JP4005761B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記憶装置に係わり、特にNANDセル、NORセル、DINORセル、ANDセル型EEPROM等の不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
従来、半導体記憶装置の一つとして、電気的書き替えを可能としたEEPROMが知られている。なかでも、メモリセルを複数個直列接続してNANDセルブロックを構成するNANDセル型EEPROMは、高集積化ができるものとして注目されている。
【0003】
NANDセル型EEPROMの一つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート(電荷蓄積層)と制御ゲートが積層されたFET−MOS構造を有する。そして、複数個のメモリセルが隣接するもの同士でソース・ドレインを共用する形で直列接続されてNANDセルを構成し、これを一単位としてビット線に接続するものである。このようなNANDセルがマトリックス配列されてメモリセルアレイが構成される。メモリセルアレイは、p型半導体基板、又はp型ウェル領域内に集積形成される。
【0004】
メモリセルアレイの列方向に並ぶNANDセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側ソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている。メモリトランジスタの制御ゲート及び選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれ制御ゲート線(ワード線)、選択ゲート線として共通接続される。
【0005】
このNANDセル型EEPROMの動作は、次の通りである。データ書き込みの動作は、主にビット線コンタクトから最も離れた位置のメモリセルから順に行う。まず、データ書き込み動作が開始されると、書き込みデータに応じてビット線には0V(“1”データ書き込みビット線)又は電源電圧Vcc(“0”データ書き込みビット線)が与えられ、選択されたビット線コンタクト側選択ゲート線にはVccが与えられる。この場合、“1”データ書き込みビット線に接続された選択NANDセルでは、選択ゲートトランジスタを介してNANDセル内のチャネル部が0Vに固定される。一方、“0”データ書き込みビット線に接続された選択NANDセルでは、NANDセル内チャネル部は、選択ゲートトランジスタを介して[Vcc−Vtsg](但し、Vtsgは選択ゲートトランジスタの閾値電圧)まで充電された後、フローティング状態となる。続いて、選択NANDセル内における選択メモリセルの制御ゲート線が0V→Vpp(=20V程度:書き込み用高電圧)、選択NANDセル内の他の制御ゲート線が0V→Vmg(=10V程度:中間電圧)となる。
【0006】
“1”データ書き込みビット線に接続された選択NANDセルでは、NAND内チャネル部が0Vに固定されているため、選択NANDセル内の選択メモリセルの制御ゲート線(=Vpp電位)とチャネル部(=0V)に大きな電位差(=20V程度)が発生し、チャネル部から浮遊ゲートに電子の注入が生じる。これにより、その選択されたメモリセルの閾値電圧は正方向にシフトし、“1”データの書き込みが完了する。
【0007】
これに対し、“0”データ書き込みビット線に接続された選択NANDセルでは、NAND内のチャネル部がフローティング状態にあるため、選択NANDセル内の制御ゲート線とチャネル部との間の容量カップリングの影響により、制御ゲート線の電圧上昇(0V→Vpp,Vmg)に伴い、チャネル部の電位がフローティング状態を維持したまま[Vcc−Vtsg]電位→Vmch(=8V程度)と上昇する。この時には、選択NANDセル内の選択メモリセルの制御ゲート線(=Vpp電位)とチャネル部(=Vmch)との間の電位差が12V程度と比較的小さいため、電子注入が起こらない。従って、選択メモリセルの閾値電圧は変化せず、負の状態に維持される。
【0008】
データ消去は、選択されたNANDセルブロック内の全てのメモリセルに対して同時に行われる。即ち、選択されたNANDセルブロック内の全ての制御ゲート線を0Vとし、ビット線、ソース線、p型ウェル領域(もしくはp型半導体基板)、非選択NANDセルブロック中の制御ゲート線及び全ての選択ゲート線に20V程度の高電圧を印加する。これにより、選択NANDセルブロック中の全てのメモリセルで浮遊ゲート中の電子がp型ウェル領域(もしくはp型半導体基板)に放出され、閾値電圧は負方向にシフトする。
【0009】
一方、データ読み出し動作は、選択されたメモリセルの制御ゲート線を0Vとし、それ以外のメモリセルの制御ゲート線及び選択ゲート線を電源電圧Vccとして、選択メモリセルで電流が流れるか否かを検出することにより行われる。
【0010】
以上の動作説明から明らかなように、NANDセル型EEPROMでは、データ書き込み動作時には“0”データ書き込みビット線に接続された選択NANDセル内のチャネルは、制御ゲート線との容量カップリングを利用してVmch電位のフローティング状態とされる。この時に、もしソース線側の選択ゲートトランジスタを介したソース線へのリーク電流が大きいと、フローティング状態にあるチャネル電位が大幅に低下することになり、選択メモリセルの制御ゲート・チャネル間電位差が大きくなり、チャネルから浮遊ゲートヘの電子注入が発生する危険が高くなる。つまり、誤って“1”データが書き込まれる(今後、誤書き込み動作と呼ぶことにする)危険性が高くなる。そこで、上記リーク電流を小さくするために、通常データ書き込み動作時にはソース線をVcc程度の正電圧にバイアスする手法を用いる。
【0011】
ところで、このようなNANDセル型EEPROMでは、通常データ書き込み・データ消去などの信頼性試験の所要時間を短縮することによるテストコストの低減を実現するために、通常データ書き込み動作よりも一度に“1”データを書き込むメモリセル数が多い動作を用いてチップ内の全メモリセルのデータ書き込み、消去に要する時間を短縮する方式が必要とされている。例えば、通常データ書き込み動作時よりも多くのメモリセルヘの“1”データ書き込みを一度に行う複数ブロック一括“1”データ書き込み動作が備えられている。当然ながら、この複数ブロック一括“1”データ書き込み動作では、通常のデータ書き込み動作の場合よりも多くのNANDセルにおいて、チャネル部が0Vに固定されるとともに、通常のデータ書き込み動作時と同様に、ソース線が正電圧に設定される。
【0012】
上記データ書き込み動作時に、“1”データ書き込みビット線に接続されたNANDセル内のソース線側に設けられている選択ゲートトランジスタは、ソース・ドレインがそれぞれ正電圧・0Vにあるとともに制御ゲートが0Vに設定された状態では、ソース・ドレイン間に少量のリーク電流が流れる。通常のデータ書き込み動作では、チャネル部が0Vに設定されるNANDセルが比較的少ないため、このリーク電流の総量も問題にならない程度の大きさである。しかし、複数ブロック一括“1”データ書き込み動作では、一度に選択するNANDセルの数(つまり、チャネル部が0Vに設定されるNANDセル数)が通常データ書き込み動作時よりもずっと多いため、リーク電流の総量も大きくなり、信頼性試験時における消費電流の増加、チップ内の局所的な電源電圧降下やノイズ増加などによるチップの誤動作発生などの問題があった。
【0013】
特に、今後メモリセルの微細化が進んでいくと、選択ゲートトランジスタのゲート長も縮小されていき、選択ゲートトランジスタを介したリーク電流が増加する可能性が高くなるため、上記したリーク電流の総量もメモリセル微細化に伴い増加し、問題がさらに深刻化して行く恐れがある。
【0014】
【発明が解決しようとする課題】
このように、従来のNANDセル型等のEEPROMにおいては、信頼性試験時に、その所要時間を短縮するために、一度のデータ書き込み動作においてデータ書き込みを行うメモリセル数を通常動作時よりも多くするために、消費電流の増加、チップ内の局所的な電源電圧降下やノイズ増加などによる誤動作発生などの問題があった。
【0015】
また、この問題を解決するために、通常データ書き込み動作を信頼性試験時に用いると、信頼性試験の所要時間が長くなり、テストコスト増加によるチップコスト増加という問題があった。
【0016】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、ソース線に接続された選択ゲートトランジスタやメモリセルトランジスタを介して流れるリーク電流の総量を減少させることができる半導体記憶装置を提供することにある。
【0017】
また、この発明の他の目的は、信頼性試験時における消費電流の増加やチップの誤動作などの問題を防ぐことができ、信頼性試験の所要時間を短縮できる半導体記憶装置を提供することにある。
【0018】
更に、この発明の別の目的は、安価で信頼性の高いチップを実現することができる半導体記憶装置を提供することにある。
【0019】
【課題を解決するための手段】
この発明の一態様に係る半導体記憶装置は、少なくとも1つのメモリセルと少なくとも1つの選択ゲートトランジスタを含むメモリセルユニットがマトリクス配列されたメモリセルアレイを具備し、通常のデータ書き込み動作を行う第1のデータ書き込み動作と1つの前記メモリセルアレイ内の複数のワード線に接続された複数のメモリセルへ同一データを同時に書き込む第2のデータ書き込み動作とを有し、前記メモリセルのゲートとソース・ドレイン間に電源電圧より大きい電位差を与えることにより、前記メモリセルのデータ書き替えを実行する半導体記憶装置であって、前記メモリセルは前記選択ゲートトランジスタを介してソース線と接続され、前記第1のデータ書き込み動作では前記メモリセルに書き込むデータに応じて前記メモリセルのドレイン電圧が異なるとともに、前記データ書き替えを実行している期間中の前記ソース線の電位設定レベルが、前記第1のデータ書き込み動作時よりも前記第2のデータ書き込み動作時の方が低い。
【0020】
また、この発明の一態様に係る半導体記憶装置は、少なくとも1つのメモリセルと少なくとも1つの選択ゲートトランジスタを含むメモリセルユニットがマトリクス配列されたメモリセルアレイと、前記メモリセルアレイ内のソース線の電位を制御するソース線電位制御回路とを具備し、前記メモリセルは前記選択ゲートトランジスタを介して前記ソース線と接続され、前記第1のデータ書き込み動作では前記メモリセルに書き込むデータに応じて前記メモリセルのドレイン電圧が異なるとともに、前記ソース線電位制御回路により、通常のデータ書き込みを行う第1のデータ書き込み動作時よりも、1つの前記メモリセルアレイ内の複数のワード線に接続された複数のメモリセルへ同一データを同時に書き込む第2のデータ書き込み動作時の方が前記メモリセルのデータ書き替えを実行している期間中のソース線電位設定レベルが低い。
【0021】
更に、この発明の一態様に係る半導体記憶装置は、複数のブロックを有し、各々に少なくとも1つのメモリセルと少なくとも1つの選択ゲートトランジスタを含むメモリセルユニットがマトリクス配列されたメモリセルアレイと、前記メモリセルアレイ内の制御ゲート線を選択的に駆動するロウデコーダと、前記メモリセルアレイ内のソース線の電位を制御するソース線電位制御回路とを具備し、前記メモリセルは前記選択ゲートトランジスタを介して前記ソース線と接続され、前記第1のデータ書き込み動作では前記メモリセルに書き込むデータに応じて前記メモリセルのドレイン電圧が異なるとともに、前記ソース線電位制御回路の制御により、通常のデータ書き込みを行う第1のデータ書き込み動作における前記メモリセルのデータ書き替えを実行している期間中のソース線電位設定レベルよりも、1つの前記メモリセルアレイ内の複数のワード線に接続された複数のメモリセルへ同一データを同時に書き込む第2のデータ書き込み動作における前記メモリセルのデータ書き替えを実行している期間中のソース線電位設定レベルを低くする。
【0022】
そして、上記半導体記憶装置において、下記(a)〜(n)のような特徴を備えている。
【0023】
(a)前記第1のデータ書き込み動作時の書き込み用高電圧を発生する書き込み用高電圧発生回路と、前記第1のデータ書き込み動作時の書き込み用中間電圧を発生する書き込み用中間電圧発生回路とを更に具備する。
【0024】
(b)前記第1のデータ書き込み動作は、単一ブロック中のメモリセルに対してデータを書き込む動作であり、前記第2のデータ書き込み動作は、複数ブロック中のメモリセルに対して同時にデータを書き込む動作である。
【0025】
(c)前記第1のデータ書き込み動作は、単一ブロック中のメモリセルに対してデータを書き込む動作であり、前記第2のデータ書き込み動作は、1つのメモリセルアレイ内の全てのブロックに対して同時にデータを書き込む動作である。
【0026】
(d)前記第1のデータ書き込み動作は、単一ブロック中のメモリセルに対してデータを書き込む動作であり、前記第2のデータ書き込み動作は、1つのメモリセルアレイ内の不良ブロックを除く全てのブロックに対して同時にデータを書き込む動作である。
【0027】
(e)前記第1のデータ書き込み動作は、単一ブロック中のメモリセルに対してデータを書き込む動作であり、前記第2のデータ書き込み動作は、チップ内の全てのブロックに対して同時にデータを書き込む動作である。
【0028】
(f)前記第1のデータ書き込み動作は、単一ブロック中のメモリセルに対してデータを書き込む動作であり、前記第2のデータ書き込み動作は、チップ内の不良ブロックを除く全てのブロックに対して同時にデータを書き込む動作である。
【0029】
(g)前記第1のデータ書き込み動作は、チップ外部から入力されたデータの書き込みを行う動作であり、前記第2のデータ書き込み動作は、前記メモリセルの閾値電圧を正の値に設定する動作である。
【0030】
(h)前記第1のデータ書き込み動作は、チップ外部から入力されたデータの書き込みを行う動作であり、前記第2のデータ書き込み動作は、選択した全てのメモリセルに対して第1のデータのみのデータ書き込みを行う動作である。
【0031】
(i)前記第1のデータ書き込み動作では、選択ブロック内の全制御ゲート線のうち一部の制御ゲート線のみが選択され、前記第2のデータ書き込み動作では、選択ブロック内の全ての制御ゲート線が選択される。
【0032】
(j)前記メモリセルのゲートとソース・ドレイン間に電源電圧より大きい電位差を与えることによりメモリセルのデータ書き替えを実行している期間において、ソース線電位設定レベルが前記第1のデータ書き込み動作時よりも前記第2のデータ書き込み動作時の方が低い。
【0033】
(k)前記第1のデータ書き込み動作と前記第2のデータ書き込み動作では、動作を起動するコマンドの入力方法が異なり、コマンドの種類とその組み合わせの違いにより、ソース線電位設定レベルを変更する。
【0034】
(l)前記メモリセルのゲートとソース・ドレイン間に電源電圧より大きい電位差を与えることにより、メモリセルのデータ書き替えを実行している期間におけるソース線電位のレベル設定用コマンドを有し、このコマンドを用いて前記第1のデータ書き込み動作と前記第2のデータ書き込み動作の前記期間でのソース線電位設定レベルを変更する。
【0035】
(m)前記メモリセルのゲートとソース・ドレイン間に電源電圧より大きい電位差を与えることによりメモリセルのデータ書き替えを実行している期間におけるソース線電位設定レベルは、前記第2のデータ書き込み動作時に、データ書き込みを行うビット線の電位設定レベルと同じである。
【0036】
(n)前記メモリセルのゲートとソース・ドレイン間に電源電圧より大きい電位差を与えることによりメモリセルのデータ書き替えを実行している期間におけるソース線電位設定レベルは、前記第2のデータ書き込み動作時に0Vである。
【0037】
上記のような構成によれば、例えば複数ブロック一括“1”データ書き込み動作のように、複数のメモリセルへ同一データを同時に書き込む動作時に、選択ゲートトランジスタのソース・ドレイン間の電位差、あるいはメモリセルトランジスタの制御ゲート・チャネル間の電位差を小さくすることができ、ソース線に接続された選択ゲートトランジスタを介したリーク電流やメモリセルトランジスタのリーク電流の総量を減少させることができる。
【0038】
従って、信頼性試験時における消費電流の増加やチップの誤動作などの問題を防ぐことができるため、信頼性試験の所要時間の大幅な短縮を実現できる。これによって、安価で信頼性の高いチップを実現することができる。
【0039】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図1は、本発明の一実施の形態に係わる半導体記憶装置について説明するためのもので、NANDセル型EEPROMの概略構成を示すブロック図である。メモリセルアレイ101に対して、データ書き込み・読み出し・再書き込み及びベリファイ読み出しを行うためにビット線制御回路102が設けられている。このビット線制御回路102はデータ入出力バッファ106につながり、アドレスバッファ104からのアドレス信号ADRを受けるカラムデコーダ103の出力を入力として受ける。また、上記メモリセルアレイ101に対して制御ゲート線及び選択ゲート線を制御するためにロウデコーダ105が設けられるとともに、メモリセルアレイ101が形成されるp型シリコン基板(又は、p型ウェル領域)の電位を制御するための基板電位制御回路107が設けられている。
【0040】
また、上記メモリセルアレイ101内のソース線の電位を制御するために、ソース線電位制御回路108が設けられている。更に、データ書き込み動作時に、書き込み用高電圧Vpp(〜20V)・中間電圧Vmg(〜10V)のそれぞれを発生するために、書き込み用高電圧発生回路109と書き込み用中間電圧発生回路110が設けられている。
【0041】
上記ビット線制御回路102は、主にCMOSフリップフロップから成り、書き込みのためのデータのラッチやビット線の電位を読むためのセンス動作、また書き込み後のベリファイ読み出しのためのセンス動作、さらに再書き込みデータのラッチを行う。
【0042】
図2(a),(b)は、上記メモリセルアレイ101の一つのNANDセル部分の平面図と等価回路図であり、図3(a),(b)はそれぞれ図2(a)のA−A’及びB−B’断面図である。素子分離酸化膜12で囲まれたp型シリコン基板(又はp型ウェル領域)11に複数のNANDセルからなるメモリセルアレイが形成されている。一つのNANDセルに着目して説明すると、この実施の形態では、8個のメモリセルM1〜M8が直列接続されて一つのNANDセルを構成している。
【0043】
メモリセルはそれぞれ、基板11にゲート絶縁膜13を介して浮遊ゲート14(141,142,…,148)が形成され、この上に絶縁膜15を介して制御ゲート16(161,162,…,168)が形成されて構成されている。これらのメモリセルのソース・ドレインであるn型拡散層19(190,191,…,1910)は、隣接するもの同士共用する形で接続され、これによりメモリセルが直列接続されている。
【0044】
上記NANDセルのドレイン側、ソース側にはそれぞれ、メモリセルの浮遊ゲート、制御ゲートと同時に形成された選択ゲート149,169及び1410,1610が設けられている。素子形成された基板11上はCVD酸化膜17により覆われ、この上にビット線18が配設されている。このビット線18は、NANDセルの一端のドレイン側拡散層19にコンタクトされている。行方向に並ぶNANDセルの制御ゲート16は、共通に制御ゲート線CG1,CG2,…,CG8として配設されている。これら制御ゲートはワード線となる。選択ゲート149,169及び1410,1610もそれぞれ行方向に連続的に選択ゲート線SG1,SG2として配設されている。
【0045】
図4は、このようなNANDセルがマトリクス配列されたメモリセルアレイの等価回路を示している。同一のワード線や選択ゲート線を共有するNANDセル群をブロックと呼び、図4中の破線で囲まれた領域が1個のブロックとすることにする。通常の読み出し・書き込み動作時には、複数のブロックのうち1個だけが選択(選択ブロックと呼ぶ)される。
【0046】
図5に、通常データ書き込み動作を表すタイミング図を示す。なお、図5では、NANDセル内の8本の制御ゲート線CG1〜CG8のうち、CG2が選択された場合を例にとって説明を行う。通常データ書き込み動作では、動作が始まると、まず選択ブロック内のビット線コンタクト側の選択ゲート線SG1が0V→Vccとなるとともに、“0”データ書き込みビット線も0V→Vccとなるため、選択ブロック内の“0”データ書き込みビット線に接続されたNANDセルのチャネル部電位Vchannelは0V→[Vcc−Vtsg]となる。また、メモリセルアレイ101内のソース線電位設定レベルは、ソース線電位制御回路108の制御により0V→Vccとなる。続いて、書き込み用高電圧発生回路109から出力される書き込み用高電圧VPGM(〜20V)により、選択された制御ゲート線CG2の充電が開始されるとともに、書き込み用中間電圧発生回路110から出力される書き込み用中間電圧(〜10V)VMWLにより、他の制御ゲート線CGi(CG1,CG3〜CG8)の充電が開始される。この充電が完了した後、しばらく上記各制御ゲート線の電圧が維持され、“1”データ書き込みを行うメモリセルの閾値電圧が正の方向にシフトし、データ書き込みが実行される。続いて、各制御ゲート線の電圧が0Vまで低下した後、選択ゲート線SG1、“0”データ書き込みビット線BLa、ソース線がそれぞれ0Vとなり、通常データ書き込み動作が終了する。
【0047】
上記した通常データ書き込み動作中の制御ゲート線が20Vや10Vにある時には、チャネル部電位Vchannelは、“1”データ書き込みビット線BLbに接続されたNANDセル内では0Vに固定され、“0”データ書き込みビット線BLaに接続されたNANDセル内では、制御ゲート線CG1〜CG8とチャネル部電位Vchannelの間の容量カップリングの影響により、8V程度の電位でのフローティング状態にある。
【0048】
従って、“1”データ書き込みメモリセルでは制御ゲート・チャネル間電位差が20V程度と大きいためチャネルから浮遊ゲートヘの電子の注入が起こる。これに対し、“0”データ書き込みメモリセルでは、制御ゲート・チャネル間電位差が12V程度と比較的小さいため電子の注入は起こらない。
【0049】
“0”データ書き込みビット線BLaに接続されたNANDセル内のチャネル部電位Vchannelはフローティング状態にあるため、もしVchannel→ソース線のようなリーク電流が大きい場合には8V程度にあるべき電位が低下し、選択メモリセルの制御ゲート・チャネル間電位差が大きくなるため、誤って電子注入が起こる危険が高くなる。この危険を避けるため、通常書き込み動作時には、図5に示したように、ソース線電位をVccという正電圧に設定することにより、Vchannel→ソース線の経路のリーク電流を大幅に低下させている。
【0050】
上述したようなNANDセル型EEPROMでは、データ書き込み・データ消去などの信頼性試験の所要時間を短縮するために、データ書き込み動作としては通常データ書き込み動作の他に、通常データ書き込み動作時よりも多くのメモリセルヘの“1”データ書き込みを一度に行う複数ブロック一括“1”データ書き込み動作が備えられている。この複数ブロック一括“1”データ書き込み動作は、一度に複数のブロックを同時選択し、選択されたブロック内の全てのメモリセルを一度に“1”データ書き込みする動作である。当然ながら、この複数ブロック一括“1”データ書き込み動作では、通常のデータ書き込み動作の場合よりも多くのNANDセルにおいて、チャネル部が0Vに固定される。
【0051】
次に、上記複数ブロック一括“1”データ書き込み動作について図6のタイミング図により説明する。図6において、図5と異なる部分は、制御ゲート線CG1〜CG8が全て選択されている(20Vが印加されている)こと、書き込みを行うデータが全で“1”であるためビット線(“1”データ書き込みビット線BLb)とチャネル部電位Vchannelの波形がそれぞれ1つずつであること、及び上記ソース線電位制御回路108によりソース線電位設定レベルが切り替えられ、ソース線が0Vに固定されていることである。
【0052】
この複数ブロック一括“1”データ書き込み動作により、選択された複数ブロック内の全てのメモリセルに対して一度に“1”データ書き込みを実行することができ、従って信頼性試験の所要時間を大幅に短縮できる。複数ブロック一括“1”データ書き込み動作では、“0”データ書き込みビット線BLaが存在しないため、選択ブロック内のNANDセルのチャネル部電位Vchannelは全て0Vに固定された状態にある。従って、リーク電流に起因する“0”データ書き込みNANDセル内のチャネル部電位Vchannelの電位低下を気にする必要がないため、ソース線電位設定レベルは0Vに固定しても問題ない。
【0053】
これに対し、従来は、図1乃至図4に示したような構成のNANDセル型EEPROMにおいて、複数ブロック一括“1”データ書き込み動作を行う時には、通常データ書き込み動作時と同様に、ソース線を電源電圧Vccに設定していた(図7のタイミング図参照)。“1”データ書き込みビット線BLbに接続されたNANDセル内におけるソース線側の選択ゲートトランジスタS2は、ソース・ドレインがそれぞれ正電圧・0Vにあるとともにゲートが0Vに設定された状態では、ソース・ドレイン間に少量のリーク電流を流していた。通常データ書き込み動作では、チャネル部が0Vに設定されるNANDセルが比較的少ないため、このリーク電流の総量も問題にならない程度の大きさであった。しかし、複数ブロック一括“1”データ書き込み動作では一度に選択するNANDセルの数(つまり、チャネル部が0Vに設定されるNANDセル数)が通常データ書き込み動作時よりもずっと多いため、リーク電流の総量も大きくなり、信頼性試験時における消費電流の増加、チップ内の局所的な電源電圧降下やノイズ増加などによるチップ誤動作発生などの問題が発生した。
【0054】
特に、今後メモリセルの微細化が進んでいくと、選択ゲートトランジスタのゲート長も縮小されていき、選択ゲートトランジスタS2を介したリーク電流が増加する可能性が高くなるため、上記したリーク電流の総量もメモリセル微細化に伴い増加し、問題がさらに深刻化していく恐れがあった。
【0055】
しかしながら、複数ブロック一括“1”データ書き込み動作に対して図6のような方式を用いることにより、ソース線側の選択ゲートトランジスタS2のソース・ドレイン間の電位差がなくなるので、複数ブロック一括“1”データ書き込み動作中のソース側の選択ゲートトランジスタS2を介したリーク電流の発生を防ぐことができ、従来の問題を解決できる。従って、メモリセル微細化時の動作の信頼性を高めることができる。
【0056】
このように、通常データ書き込み動作時よりも複数ブロック一括“1”データ書き込み動作時のソース線電位を低くすることにより、複数ブロック一括“1”データ書き込み動作時に従来問題となっていた大きなリーク電流の発生を防ぐことができるため、複数ブロック一括“1”データ書き込み動作の信頼性試験時おける問題がなくなる。この結果、信頼性試験の所要時間の大幅な短縮を実現できる。従って、本発明を用いることにより、従来よりも信頼性が高く安価なチップを実現することができる。
【0057】
上記したような従来方式にて複数ブロック一括“1”データ書き込み動作時のリーク電流が大きい、という問題は今後半導体記憶装置の集積度が向上するほど深刻になることが予想される。なぜならば、集積度向上につれ、ソース線側の選択ゲートトランジスタS2のゲート長は縮小される方向となり、従ってソース線側選択ゲートトランジスタS2のソース・ドレイン間のリーク電流は増加する方向となるためである。この問題を防ぐために、複数ブロック一括“1”データ書き込み動作を用いないようにすると、集積度向上による信頼性試験時間のさらなる増加となり、やはり大きな問題となってくる。従って、本発明を用いることによるメリットは、今後の集積度向上につれさらに大きくなっていくことが分かる。
【0058】
以上、一実施の形態を用いて本発明に係る半導体記憶装置の説明を行なってきたが、本発明は上記実施の形態に限定されるものではなく、種々変更可能である。
【0059】
例えば、図6では複数ブロック一括“1”データ書き込み動作時のソース線電位が0Vの場合の実施の形態を示したが、他の場合、例えば図8に示したように、複数ブロック一括“1”データ書き込み動作時のソース線電位設定レベルがVL(0V<VL<Vcc)である場合にも、従来方式の場合よりもリーク電流を減少させることができ、有効となる。図8の方式では、従来方式に較べて、複数ブロック一括“1”データ書き込み動作時のソース線電位が低いため、「ソース線(VL電位)→ソース線側の選択ゲートトランジスタS2(ゲート=0V)→チャネル部(電位Vchannel=0V)」の経路のリーク電流もソース線=Vccの場合よりも大幅に小さくなるため、複数ブロック一括“1”データ書き込み動作を使用することが可能となる。
【0060】
その他、図9に示したような、通常データ書き込み動作時のソース線電位設定レベルがVccではなくVL2(>0V)である場合でも、複数ブロック一括“1”データ書き込み動作時のソース線電位設定レベルを図6や図7のように0VやVL(<VL2)に設定することにより、1個のNANDセルあたりの「ソース線→ソース線側の選択ゲートトランジスタ(ゲート=0V)→チャネル部(電位Vchannel=0V)」の経路のリーク電流を通常データ書き込み動作時よりも複数ブロック一括“1”データ書き込み動作時の方が小さくなるように設定でき、複数ブロック一括“1”データ書き込み動作の使用を可能にできる。
【0061】
また、“1”データ書き込み時のビット線電圧が0VでなくVo(>0V)である場合にも、通常データ書き込み時よりも複数ブロック一括“1”データ書き込み動作時の方がソース線が低くなるように設定する方法は有効である。特に、一括動作時に「ビット線電圧=ソース線電圧」となるように設定する場合には、リーク電流を完全になくすことができ、極めて有効となる。
【0062】
上記各実施の形態では、通常データ書き込み動作と複数ブロック一括“1”データ書き込み動作(選択ブロックが複数、且つ一度に選択ブロック内の全制御ゲート線を選択(選択ブロック内の全メモリセルに“1”データを書き込む))にて、後者の方がソース線電位が低い場合の実施の形態を例にとって本発明の説明を行なったが、他の場合、例えば複数ブロック一括“1”データ書き込み動作の代わりに複数ブロック内単一制御ゲート線“1”データ書き込み動作(複数のブロックを同時選択し、選択された複数ブロックのそれぞれにおいて1本ずつ選択された制御ゲート線(例えばCG2)に接続された全てのメモリセルのみ選択し、一括“1”データ書き込みを行う動作)時のソース線電位が通常データ書き込み動作時のソース線電位より低い場合にも本発明は有効となる。複数ブロック内単一制御ゲート線“1”データ書き込み動作も通常データ書き込み動作よりも多くのブロックを一度に選択する動作である。この場合の実施の形態の一例としては、通常データ書き込み動作は図6の方式、複数ブロック内単一制御ゲート線“1”データ書き込み動作は図10の方式を用いる場合があり、この場合も複数ブロック内単一制御ゲート線“1”データ書き込み動作の従来例(図12の方式)を使用する場合よりもソース線電位が低く設定されるため、リーク電流の総量を減少させることができる。また、信頼性試験を行う際に、この複数ブロック内単一制御ゲート線“1”データ書き込み動作を用いる場合にも、複数ブロック一括“1”データ書き込み動作を用いる場合と同様に、通常データ書き込み動作よりも一度に多くのメモリセルヘの“1”書き込み動作を実現できるため、試験所要時間の短縮を実現できる。
【0063】
更に、図10の方式の代わりに図11の方式を用いる場合にも、従来方式である図12の方式を用いる場合に較べ、ソース線の電圧が低く設定されるため、リーク電流の総量を減少できる。
【0064】
以上の実施の形態では、通常データ書き込み動作よりも一度に多くのメモリセルヘの書き込みを実現する方法として、複数のブロックを同時選択して選択ブロック内の全メモリセルを一度に書き込む方法(図6、図8)、および複数のブロックを同時選択して各ブロックにおいて1本ずつ選択された制御ゲート線に接続された全メモリセルを一度に書込む方法(図10、図11)の二つを例にとって本発明の説明を行なってきた。しかし、他の場合、例えば複数ブロック内のそれぞれにおいて2本〜7本の制御ゲート線を同時選択し、一度に“1”データ書き込みを行う場合などにおいても有効であることは言うまでもない。
【0065】
また、一度に選択されるブロック数が1個の場合であっても、選択ブロック内の1本〜8本の選択された制御ゲート線に対して一括して“1”データ書き込みをする場合に対しては、選択されたNANDセルの中に“0”データ書き込みを行うNANDセルが存在しないため、図6、図8、図10、図11の場合と同様に、通常データ書き込み動作時よりもソース線電位を低い値に設定することによりリーク電流を減少させる方式は有効である。
【0066】
更に、複数ブロックが1個のセルアレイ内の全てのブロック、あるいはチップ内の全てのブロックに相当する場合も本発明は当然有効であり、この場合には特にデータ書き込みを行うメモリセル数を多く設定することが可能となるため、大幅な信頼性試験所要時間の短縮の実現には最も有効な手段となり得る。
【0067】
また、上記した複数ブロックが、1個のセルアレイ内の不良ブロックを除く全てのブロック、あるいはチップ内の不良ブロックを除く全てのブロックであり、この複数ブロックに対して同時に書き込みを行う方式を用いる場合に、ソース線電位を通常データ書き込み動作時よりも低い値に設定することは極めて有効である。このように、不良ブロックのみ非選択とすることにより、不良ブロック内に発生するリーク電流起因の動作不良を防ぐことができ、従って信頼性の高い動作を実現できる。不良ブロックのみ非選択とする方式以外に、「不良ブロック+不良ビット線」のみ非選択とする方式も有効であり、この場合には不良ビット線に起因するリーク電流も防ぐことができ、より信頼性の高い動作が実現できる。
【0068】
更にまた、データ書き込み動作時のソース線電位制御回路108によるソース線電位の設定レベルを、選択ブロック数に応じて変更する方式がある。例えば、選択ブロック数が1個の場合には比較的高い電位(例えばVL2〜Vcc)に、選択ブロック数が2個以上の場合には比較的低い電位(例えば0V〜VL)に設定する方式が有効となる。もちろん、他の場合、例えばソース線電位を変更する境界の選択ブロック数が1個/2個ではなく10個/11個、あるいは100個/101個などの任意の値に設定した場合も本発明は有効であり、さらに選択ブロック数の増加につれてソース線電位設定レベルを少しずつ低下させていく方式を用いることも有効となる。
【0069】
また、データ書き込み動作時のソース線電位の設定に関する他の方式として、書き込みデータに応じて設定レベルを変更する方式もある。例えば、選択ブロック数や一度にデータ書き込みを行うメモリセル数に依らず、書き込みデータが全て“1”データである場合にはソース線電位を比較的高いレベルに設定し、書き込みデータの中に“0”データが含まれている場合にはソース線電位を比較的低いレベルに設定する方式も有効である。
【0070】
更に、選択ブロック数と書き込みデータを組み合わせてソース線電位の設定レベルを変更する方式も有効である。例えば、選択ブロック数がある値以下の場合(例えば1個)には常にソース線電位を比較的高いレベルに設定、選択ブロック数がある値より多い場合には、書き込みデータに“0”データが含まれていればソース線電位を比較的高いレベルに、書き込みデータが全で“1”データであればソース線電位を比較的低いレベルに設定する、というような方式も有効となる。
【0071】
次に、データ書き込み動作の起動方法について述べる。NAND型EEPROMなどの不揮発性半導体記憶装置におけるデータ書き込み動作の起動方法の一つにコマンド方式がある。通常データ書き込み動作では、
▲1▼「書き込みデータ入力動作コマンド入力」→「アドレス入力」→「書き込みデータ入力」→「通常データ書き込み動作コマンド入力」→通常データ書き込み動作開始
の手順のようにチップにコマンドが入力されることにより動作が起動される。これに対し、複数ブロック同時選択を実現する動作方式の例としては、
▲2▼「複数ブロック同時選択コマンド入力」→「書き込みデータ入力動作コマンド入力」→「アドレス入力」→「書き込みデータ入力」→「通常データ書き込み動作コマンド入力」→複数ブロック同時データ書き込み動作開始
▲3▼「複数ブロック同時選択コマンド入力」→「通常データ書き込み動作コマンド入力」→複数ブロック同時データ書き込み動作開始
▲4▼「複数ブロック同時選択データ書き込み動作コマンド入力」→複数ブロック同時データ書き込み動作開始
がある。▲2▼は▲1▼の前に「複数ブロック同時選択コマンド入力」を追加したものであり、このコマンドにより通常動作時と異なるブロック選択手法を指定する。つまり、この▲2▼では、「複数ブロック同時選択コマンド入力」の有無により、ソース線電位設定レベルが制御されることになる。▲3▼は▲2▼から「書き込みデータ入力動作コマンド入力」、「アドレス入力」、「書き込みデータ入力」の3つを省略したものであり、▲3▼の方式使用時には書き込みデータや書き込みを行うメモリセルをあらかじめ決めておく(例えば、書き込みデータは全て“1”、書き込みを行うメモリセルはメモリセルアレイ内又はチップ内の全メモリセル)ものである。▲4▼の方式は、▲3▼の「複数ブロック同時選択コマンド入力」、「通常データ書き込み動作コマンド入力」の2つのコマンドを1つのコマンドに置き換えたものであり、他は▲3▼と同じ動作である。▲4▼の方式では、「複数ブロック同時選択データ書き込み動作コマンド入力」の有無により、ソース線電位制御回路108によるソース線電位設定レベルが制御されることになる。
【0072】
上記▲1▼〜▲4▼をベースに考えると以下の方式が考えられる。複数ブロック同時選択時のソース線電位を通常データ書き込み動作時よりも低い値に設定する手法としては、「複数ブロック同時選択コマンド」や「複数ブロック同時選択データ書き込み動作コマンド」が入力された場合には後に続くデータ書き込み動作(複数ブロックが選択される)時のソース線電位を通常データ書き込み動作時よりも低い値に設定する、というものがあり、この手法を用いることにより容易にデータ書き込み動作のソース線電位の設定値の制御を実現できる。また、▲2▼の場合などにおいて、「データ入力」時に入力された書き込みデータが全て“1”の場合に限り、後に続くデータ書き込み動作(“1”データ書き込み動作)時のソース線電位を通常データ書き込み動作時よりも低い値に設定する、という手法もあり、この手法を用いることにより容易にデータ書き込み動作のソース線電位の設定値の制御を実現できる。
【0073】
また、ソース線電位設定用コマンドを用いる方式もあり、この場合には、上記▲2▼〜▲4▼はそれぞれ▲5▼〜▲7▼のようにできる。
【0074】
▲5▼「ソース線電位設定コマンド入力」→(「ソース線電位設定用データ入力」→)「複数ブロック同時選択コマンド入力」→「書き込みデータ入力動作コマンド入力」→「アドレス入力」→「書き込みデータ入力」→「通常データ書き込み動作コマンド入力」→複数ブロック同時データ書き込み動作開始
▲6▼「ソース線電位設定コマンド入力」→(「ソース線電位設定用データ入力」→)「複数ブロック同時選択コマンド入力」→「通常データ書き込み動作コマンド入力」→複数ブロック同時データ書き込み動作開始
▲7▼「ソース線電位認定コマンド入力」→(「ソース線電位設定用データ入力」→)「複数ブロック同時選択データ書き込み動作コマンド入力」→複数ブロック同時データ書き込み動作開始
この場合には、「複数ブロック同時選択コマンド入力」や「複数ブロック同時選択データ書き込み動作コマンド入力」とソース線電位設定レベルの関係となる。
【0075】
なお、この場合、「ソース線電位設定コマンド入力」の有無や種類にてソース線電位設定レベルを指定する方式(▲5▼〜▲7▼の「ソース線電位設定用データ入力」がない場合)に加え、「ソース線電位設定コマンド入力」後の「ソース線電位設定用データ入力」のデータによりソース線電位設定レベルを指定する方式(▲5▼〜▲7▼の「ソース線電位設定用データ入力」がある場合)も実現可能であり、有効である。その他、「“1”データ一括書き込みコマンド」や「書き込みデータを全て“1”に設定するコマンド」入力時のみ、ソース線電圧設定値を低下させる、など種々実現可能である。
【0076】
以上述べたように、データ書き込み動作の種類によりソース線電位の設定レベルを変更する方式は大変有効であり、制御方法としても、選択されるブロックもしくはメモリセル数を基準に制御する方式、書き込みデータを基に(全て“1”データであるか否かを基に)制御する方式、コマンドの種類により制御する方式、など種々実現可能である。いずれにしても、通常データ書き込み動作時と比較してソース線電位設定レベルが低い状態にある特別なデータ書き込み動作を備えることは大きなメリットとなるのは、上記した通りである。
【0077】
上記各実施の形態中では、データ書き込み動作を例にとって本発明の説明を行ったが、本発明は上記実施の形態に限定されるものではなく、例えばデータ読み出し動作やデータ消去動作に対しても、単一ブロック選択時と複数ブロック選択時に対してソース線電位設定レベルを変更するなど、データ書き込み動作時と同様の方式を用いることができるのは言うまでもない。
【0078】
また、上記実施の形態では1個のNANDセル中で直列接続されたメモリセルの数が8個の場合について説明したが、直列接続するメモリセルの数が8個ではなく、例えば2,4,16,32,64個などの場合においても同様に本発明は適用可能である。また、選択ゲートトランジスタの間にあるメモリセル数が1個の場合に対しても、同様に本発明を適用できる。更に、上記実施の形態中では、NANDセル型EEPROMを例にとって本発明の説明を行ったが、本発明は上記実施の形態に限られるものではなく他のデバイス、例えばNORセル型EEPROM、DINORセル型EEPROM、ANDセル型EEPROM、及び選択トランジスタ付NORセル型EEPROMなどにおいても適用可能である。
【0079】
図13にNORセル型EEPROMにおけるメモリセルアレイの等価回路図を示す。このメモリセルアレイは、ワード線WLj,WLj+1,WLj+2,…とビット線BL0,BL1,…,BLmとの各交差位置に、NORセルMj0〜Mj+2mが設けられ、各NORセルMj0〜Mj+2mの制御ゲートは行毎にワード線WLj,WLj+1,WLj+2,…に、ドレインは列毎にビット線BL0,BL1,…,BLmにそれぞれ接続され、ソースはソース線SLに共通接続されて構成されている。
【0080】
また、図14にDINORセル型EEPROMにおけるメモリセルアレイの等価回路図を示す。DINORセル型のメモリセルアレイでは、各メインビット線D0,D1,…,Dnに対応してDINORセルが設けられる。各DINORセルは選択ゲートトランジスタSQ0,SQ1,…,SQnとメモリセルM00〜M31nとから構成されており、上記選択ゲートトランジスタSQ0,SQ1,…,SQnのドレインは各メインビット線D0,D1,…,Dnに、ゲートは選択ゲート線STに、ソースはローカルビット線LB0,LB1,…,LBnにそれぞれ接続される。各メモリセルM00〜M31nのドレインは列毎に上記ローカルビット線LB0,LB1,…,LBnに接続され、制御ゲートは行毎にワード線W0〜W31に接続され、ソースはソース線SLに共通接続される。
【0081】
図15は、ANDセル型EEPROMにおけるメモリセルアレイの等価回路図を示している。ANDセル型のメモリセルアレイにあっては、各メインビット線D0,D1,…,Dnに対応してANDセルが設けられる。各ANDセルは第1の選択ゲートトランジスタSQ10,SQ11,…,SQ1n、メモリセルM00〜M31n及び第2の選択ゲートトランジスタSQ20,SQ21,…,SQ2nから構成されており、上記第1の選択ゲートトランジスタSQ10,SQ11,…,SQ1nのドレインは各メインビット線D0,D1,…,Dnに、ゲートは第1の選択ゲート線ST1に、ソースはローカルビット線LB0,LB1,…,LBnにそれぞれ接続される。各メモリセルM00〜M31nのドレインは列毎にローカルビット線LB0,LB1,…,LBnに接続され、制御ゲートは行毎にワード線W0〜W31に接続され、ソースはローカルソース線LS0,LS1,…,LSnに接続される。上記第2の選択ゲートトランジスタSQ20,SQ21,…,SQ2nのドレインは各ローカルソース線LS0,LS1,…,LSnにそれぞれ接続され、ゲートは第2の選択ゲート線ST2に、ソースはメインソース線MSLに共通接続される。
【0082】
更に、図16に選択トランジスタ付NORセル型EEPROMにおけるメモリセルアレイの等価回路図を示す。このメモリセルアレイは、選択トランジスタSQとメモリセルトランジスタMとから成るメモリセルMCがマトリクス配列されて構成される。各選択トランジスタSQのドレインは列毎にビット線BL0,BL1,…,BLnに接続され、ゲートは行毎に選択ゲート線STに接続され、ソースは対応するメモリセルトランジスタMのドレインに接続される。上記メモリセルトランジスタMの制御ゲートは行毎にワード線WLに接続され、ソースはソース線SLに共通接続される。
【0083】
なお、DINORセル型EEPROMの詳細に関しては“H.Onoda et al.,IEDM Tech.Digest,1992,pp.599−602”を、ANDセル型EEPROMの詳細に関しては“H.Kume et al.,IEDM Tech.Digest,1992,pp.991−993”を参照されたい。
【0084】
また、上記実施の形態では電気的に書き替えが可能な不揮発性半導体記憶装置を例にとって本発明の説明を行ったが、本発明は他のデバイスでも使用可能であり、例えば他の不揮発性記憶装置やDRAM,SRAM等のデバイスにても同様に適用可能である。
【0085】
以上実施の形態を用いて本発明の説明を行ったが、本発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【0086】
【発明の効果】
以上説明したように本発明によれば、信頼性試験に使用するデータ書き込み動作時のソース線電位を通常データ書き込み動作時より低く設定することにより、ソース線からNANDセル内チャネル部へのリーク電流を大幅に低減できる。よって、多数のブロックに対して同時にデータ書き込みを行う動作を信頼性試験時に使用することができ、この結果、従来に比べて安価で信頼性の高いチップを実現できる。
【0087】
従って、ソース線に接続された選択ゲートトランジスタやメモリセルトランジスタを介したリーク電流の総量を減少させることができる半導体記憶装置が得られる。
【0088】
また、信頼性試験時における消費電流の増加やチップの誤動作などの問題を防ぐことができ、信頼性試験の所要時間を短縮できる半導体記憶装置が得られる。
【0089】
更に、安価で信頼性の高いチップを実現することができる半導体記憶装置が得られる。
【図面の簡単な説明】
【図1】本発明の一実施の形態に係わる半導体記憶装置について説明するためのもので、NANDセル型EEPROMの概略構成を示すブロック図。
【図2】図1に示したメモリセルアレイの一つのNANDセル部分の平面図と等価回路図。
【図3】図2(a)のA−A’及びB−B’断面図。
【図4】同じくNANDセルがマトリックス配列されたメモリセルアレイの等価回路図。
【図5】通常データ書き込み動作タイミングを示す図。
【図6】本発明の第1の実施の形態に係わる半導体記憶装置におけるデータ書き込み動作タイミングを示す図。
【図7】従来例に係わるデータ書き込み動作タイミングを示す図。
【図8】本発明の第2の実施の形態に係わる半導体記憶装置におけるデータ書き込み動作タイミングを示す図。
【図9】本発明の第3の実施の形態に係わる半導体記憶装置におけるデータ書き込み動作タイミングを示す図。
【図10】本発明の第4の実施の形態に係わる半導体記憶装置におけるデータ書き込み動作タイミングを示す図。
【図11】本発明の第5の実施の形態に係わる半導体記憶装置におけるデータ書き込み動作タイミングを示す図。
【図12】従来例に係わるデータ書き込み動作タイミングを示す図。
【図13】NORセル型EEPROMにおけるメモリセルアレイを示す等価回路図。
【図14】DINORセル型EEPROMにおけるメモリセルアレイを示す等価回路図。
【図15】ANDセル型EEPROMにおけるメモリセルアレイを示す等価回路図。
【図16】選択トランジスタ付NORセル型EEPROMにおけるメモリセルアレイを示す等価回路図。
【符号の説明】
101…メモリセルアレイ、
102…ビット線制御回路、
103…カラムデコーダ、
104…アドレスバッファ、
105…ロウデコーダ、
106…データ入出力バッファ、
107…基板バイアス回路、
108…ソース線電位制御回路、
109…書き込み用高電圧発生回路、
110…書き込み用中間電圧発生回路、
M1〜M8…メモリセル、
CG1〜CG8…制御ゲート線、
SG1,SG2…選択ゲート線、
BLa,BLb…ビット線、
VPGM…書き込み用高電圧、
VMWL…書き込み用中間電圧。
Claims (18)
- 少なくとも1つのメモリセルと少なくとも1つの選択ゲートトランジスタを含むメモリセルユニットがマトリクス配列されたメモリセルアレイを具備し、
通常のデータ書き込み動作を行う第1のデータ書き込み動作と1つの前記メモリセルアレイ内の複数のワード線に接続された複数のメモリセルへ同一データを同時に書き込む第2のデータ書き込み動作とを有し、前記メモリセルのゲートとソース・ドレイン間に電源電圧より大きい電位差を与えることにより、前記メモリセルのデータ書き替えを実行する半導体記憶装置であって、
前記メモリセルは前記選択ゲートトランジスタを介してソース線と接続され、
前記第1のデータ書き込み動作では前記メモリセルに書き込むデータに応じて前記メモリセルのドレイン電圧が異なるとともに、前記データ書き替えを実行している期間中の前記ソース線の電位設定レベルが、前記第1のデータ書き込み動作時よりも前記第2のデータ書き込み動作時の方が低いことを特徴とする半導体記憶装置。 - 少なくとも1つのメモリセルと少なくとも1つの選択ゲートトランジスタを含むメモリセルユニットがマトリクス配列されたメモリセルアレイと、前記メモリセルアレイ内のソース線の電位を制御するソース線電位制御回路とを具備し、
前記メモリセルは前記選択ゲートトランジスタを介して前記ソース線と接続され、
前記第1のデータ書き込み動作では前記メモリセルに書き込むデータに応じて前記メモリセルのドレイン電圧が異なるとともに、前記ソース線電位制御回路により、通常のデータ書き込みを行う第1のデータ書き込み動作時よりも、1つの前記メモリセルアレイ内の複数のワード線に接続された複数のメモリセルへ同一データを同時に書き込む第2のデータ書き込み動作時の方が前記メモリセルのデータ書き替えを実行している期間中のソース線電位設定レベルが低いことを特徴とする半導体記憶装置。 - 複数のブロックを有し、各々に少なくとも1つのメモリセルと少なくとも1つの選択ゲートトランジスタを含むメモリセルユニットがマトリクス配列されたメモリセルアレイと、
前記メモリセルアレイ内の制御ゲート線を選択的に駆動するロウデコーダと、
前記メモリセルアレイ内のソース線の電位を制御するソース線電位制御回路とを具備し、
前記メモリセルは前記選択ゲートトランジスタを介して前記ソース線と接続され、
前記第1のデータ書き込み動作では前記メモリセルに書き込むデータに応じて前記メモリセルのドレイン電圧が異なるとともに、前記ソース線電位制御回路の制御により、通常のデータ書き込みを行う第1のデータ書き込み動作における前記メモリセルのデータ書き替えを実行している期間中のソース線電位設定レベルよりも、1つの前記メモリセルアレイ内の複数のワード線に接続された複数のメモリセルへ同一データを同時に書き込む第2のデータ書き込み動作における前記メモリセルのデータ書き替えを実行している期間中のソース線電位設定レベルを低くすることを特徴とする半導体記憶装置。 - 前記第1のデータ書き込み動作時の書き込み用高電圧を発生する書き込み用高電圧発生回路と、前記第1のデータ書き込み動作時の書き込み用中間電圧を発生する書き込み用中間電圧発生回路とを更に具備することを特徴とする請求項2又は3に記載の半導体記憶装置。
- 前記第1のデータ書き込み動作は、単一ブロック中のメモリセルに対してデータを書き込む動作であり、
前記第2のデータ書き込み動作は、複数ブロック中のメモリセルに対して同時にデータを書き込む動作であることを特徴とする請求項1乃至4いずれか1つの項に記載の半導体記憶装置。 - 前記第1のデータ書き込み動作は、単一ブロック中のメモリセルに対してデータを書き込む動作であり、
前記第2のデータ書き込み動作は、1つのメモリセルアレイ内の全てのブロックに対して同時にデータを書き込む動作であることを特徴とする請求項1乃至4いずれか1つの項に記載の半導体記憶装置。 - 前記第1のデータ書き込み動作は、単一ブロック中のメモリセルに対してデータを書き込む動作であり、
前記第2のデータ書き込み動作は、1つのメモリセルアレイ内の不良ブロックを除く全てのブロックに対して同時にデータを書き込む動作であることを特徴とする請求項1乃至4いずれか1つの項に記載の半導体記憶装置。 - 前記第1のデータ書き込み動作は、単一ブロック中のメモリセルに対してデータを書き込む動作であり、
前記第2のデータ書き込み動作は、チップ内の全てのブロックに対して同時にデータを書き込む動作であることを特徴とする請求項1乃至4いずれか1つの項に記載の半導体記憶装置。 - 前記第1のデータ書き込み動作は、単一ブロック中のメモリセルに対してデータを書き込む動作であり、
前記第2のデータ書き込み動作は、チップ内の不良ブロックを除く全てのブロックに対して同時にデータを書き込む動作であることを特徴とする請求項1乃至4いずれか1つの項に記載の半導体記憶装置。 - 前記第1のデータ書き込み動作は、チップ外部から入力されたデータの書き込みを行う動作であり、
前記第2のデータ書き込み動作は、前記メモリセルの閾値電圧を正の値に設定する動作であることを特徴とする請求項1乃至9いずれか1つの項に記載の半導体記憶装置。 - 前記第1のデータ書き込み動作は、チップ外部から入力されたデータの書き込みを行う動作であり、
前記第2のデータ書き込み動作は、選択した全てのメモリセルに対して第1のデータのみのデータ書き込みを行う動作であることを特徴とする請求項1乃至9いずれか1つの項に記載の半導体記憶装置。 - 前記第1のデータ書き込み動作では、選択ブロック内の全制御ゲート線のうち一部の制御ゲート線のみが選択され、
前記第2のデータ書き込み動作では、選択ブロック内の全ての制御ゲート線が選択されることを特徴とする請求項1乃至11いずれか1つの項に記載の半導体記憶装置。 - 前記メモリセルのゲートとソース・ドレイン間に電源電圧より大きい電位差を与えることによりメモリセルのデータ書き替えを実行している期間において、ソース線電位設定レベルが前記第1のデータ書き込み動作時よりも前記第2のデータ書き込み動作時の方が低いことを特徴とする請求項1、2、4乃至12いずれか1つの項に記載の半導体記憶装置。
- 前記第1のデータ書き込み動作と前記第2のデータ書き込み動作では、動作を起動するコマンドの入力方法が異なり、コマンドの種類とその組み合わせの違いにより、ソース線電位設定レベルを変更することを特徴とする請求項1乃至13いずれか1つの項に記載の半導体記憶装置。
- 前記メモリセルのゲートとソース・ドレイン間に電源電圧より大きい電位差を与えることにより、メモリセルのデータ書き替えを実行している期間におけるソース線電位のレベル設定用コマンドを有し、このコマンドを用いて前記第1のデータ書き込み動作と前記第2のデータ書き込み動作の前記期間でのソース線電位設定レベルを変更することを特徴とする請求項1乃至14いずれか1つの項に記載の半導体記憶装置。
- 前記メモリセルのゲートとソース・ドレイン間に電源電圧より大きい電位差を与えることによりメモリセルのデータ書き替えを実行している期間におけるソース線電位設定レベルは、前記第2のデータ書き込み動作時に、データ書き込みを行うビット線の電位設定レベルと同じであることを特徴とする請求項1乃至15いずれか1つの項に記載の半導体記憶装置。
- 前記メモリセルのゲートとソース・ドレイン間に電源電圧より大きい電位差を与えることによりメモリセルのデータ書き替えを実行している期間におけるソース線電位設定レベルは、前記第2のデータ書き込み動作時に0Vであることを特徴とする請求項1乃至16いずれか1つの項に記載の半導体記憶装置。
- 前記メモリセルユニットはNANDセル型EEPROMであることを特徴とする請求項1乃至17いずれか1つの項に記載の半導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000173716A JP4005761B2 (ja) | 2000-06-09 | 2000-06-09 | 半導体記憶装置 |
US09/876,744 US6567305B2 (en) | 2000-06-09 | 2001-06-07 | Semiconductor memory device in which source line potential is controlled in accordance with data programming mode |
KR10-2001-0032013A KR100402224B1 (ko) | 2000-06-09 | 2001-06-08 | 데이터 기입 모드에 따라 소스선 전위가 제어되는 반도체기억 장치 |
US10/376,847 US6856544B2 (en) | 2000-06-09 | 2003-02-28 | Semiconductor memory device in which source line potential is controlled in accordance with data programming mode |
US11/005,594 US7057930B2 (en) | 2000-06-09 | 2004-12-06 | Semiconductor memory device in which source line potential is controlled in accordance with data programming mode |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000173716A JP4005761B2 (ja) | 2000-06-09 | 2000-06-09 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001351392A JP2001351392A (ja) | 2001-12-21 |
JP4005761B2 true JP4005761B2 (ja) | 2007-11-14 |
Family
ID=18675893
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000173716A Expired - Lifetime JP4005761B2 (ja) | 2000-06-09 | 2000-06-09 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (3) | US6567305B2 (ja) |
JP (1) | JP4005761B2 (ja) |
KR (1) | KR100402224B1 (ja) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4005761B2 (ja) * | 2000-06-09 | 2007-11-14 | 株式会社東芝 | 半導体記憶装置 |
US6621755B2 (en) * | 2001-08-30 | 2003-09-16 | Micron Technology, Inc. | Testmode to increase acceleration in burn-in |
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KR100714485B1 (ko) * | 2005-08-23 | 2007-05-07 | 삼성전자주식회사 | 비휘발성 반도체 메모리 장치 |
JP4764142B2 (ja) * | 2005-11-11 | 2011-08-31 | 株式会社東芝 | 半導体記憶装置 |
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WO2008041303A1 (fr) | 2006-09-29 | 2008-04-10 | Fujitsu Limited | Appareil à mémoire à semi-conducteur non volatile, procédé de lecture associé, procédé d'écriture associé et procédé d'effacement associé |
JP2011170941A (ja) | 2010-02-22 | 2011-09-01 | Fujitsu Semiconductor Ltd | 半導体メモリおよびシステム |
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JP6102146B2 (ja) * | 2012-09-25 | 2017-03-29 | 株式会社ソシオネクスト | 半導体記憶装置 |
KR102154499B1 (ko) | 2013-12-23 | 2020-09-10 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 동작 방법 |
US9424936B1 (en) * | 2015-03-23 | 2016-08-23 | Intel Corporation | Current leakage reduction in 3D NAND memory |
JP6709180B2 (ja) * | 2017-02-28 | 2020-06-10 | キオクシア株式会社 | メモリシステムおよび制御方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
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JP3448051B2 (ja) * | 1990-03-31 | 2003-09-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2632104B2 (ja) * | 1991-11-07 | 1997-07-23 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
US5361227A (en) * | 1991-12-19 | 1994-11-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
JPH05283708A (ja) * | 1992-04-02 | 1993-10-29 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置,その製造方法および試験方法 |
US5555204A (en) * | 1993-06-29 | 1996-09-10 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
JP3160451B2 (ja) | 1993-12-13 | 2001-04-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2838993B2 (ja) * | 1995-11-29 | 1998-12-16 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
JP4005761B2 (ja) * | 2000-06-09 | 2007-11-14 | 株式会社東芝 | 半導体記憶装置 |
-
2000
- 2000-06-09 JP JP2000173716A patent/JP4005761B2/ja not_active Expired - Lifetime
-
2001
- 2001-06-07 US US09/876,744 patent/US6567305B2/en not_active Expired - Lifetime
- 2001-06-08 KR KR10-2001-0032013A patent/KR100402224B1/ko active IP Right Grant
-
2003
- 2003-02-28 US US10/376,847 patent/US6856544B2/en not_active Expired - Lifetime
-
2004
- 2004-12-06 US US11/005,594 patent/US7057930B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US20030128587A1 (en) | 2003-07-10 |
KR20010112587A (ko) | 2001-12-20 |
KR100402224B1 (ko) | 2003-10-17 |
US7057930B2 (en) | 2006-06-06 |
US6856544B2 (en) | 2005-02-15 |
US20050094441A1 (en) | 2005-05-05 |
JP2001351392A (ja) | 2001-12-21 |
US20010050862A1 (en) | 2001-12-13 |
US6567305B2 (en) | 2003-05-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050303 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070522 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070719 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070821 |
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A61 | First payment of annual fees (during grant procedure) |
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|
R151 | Written notification of patent or utility model registration |
Ref document number: 4005761 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130831 Year of fee payment: 6 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
EXPY | Cancellation because of completion of term |