KR100402224B1 - 데이터 기입 모드에 따라 소스선 전위가 제어되는 반도체기억 장치 - Google Patents

데이터 기입 모드에 따라 소스선 전위가 제어되는 반도체기억 장치 Download PDF

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KR100402224B1 KR10-2001-0032013A KR20010032013A KR100402224B1 KR 100402224 B1 KR100402224 B1 KR 100402224B1 KR 20010032013 A KR20010032013 A KR 20010032013A KR 100402224 B1 KR100402224 B1 KR 100402224B1
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Abstract

메모리 셀의 게이트와 소스·드레인 사이에 전원 전압보다 큰 전위차를 제공함으로써, 메모리 셀의 데이터 재기입을 실행하는 반도체 기억 장치이다. 이 반도체 기억 장치는 소스선의 전위를 제어하는 소스선 전위 제어 회로를 구비하고 있다. 상기 소스선 전위 제어 회로는 복수 블록 일괄 "1" 데이터 기입 모드 시의 소스선 전위를 통상 데이터 기입 모드보다 낮게 설정한다.

Description

데이터 기입 모드에 따라 소스선 전위가 제어되는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE WITH SOURCE LINES HAVING VOLTAGE LEVELS CONTROLLED BY DATA WRITE MODES}
본 발명은 반도체 기억 장치에 관한 것으로, 더욱 자세히는 NAND 셀, NOR 셀, DINOR 셀, AND 셀형 EEPROM 등의 불휘발성 반도체 기억 장치에 관한 것이다.
종래, 반도체 기억 장치의 하나로서, 전기적 재기입을 가능하게 한 EEPROM이 알려져 있다. 그 중에서도, 메모리 셀을 여러 개 직렬 접속하여 NAND 셀 블록을 구성하는 NAND 셀형 EEPROM은 고집적화가 가능한 것으로서 주목받고 있다.
NAND 셀형 EEPROM의 하나의 메모리 셀은 반도체 기판 상에 절연막을 개재하여 부유 게이트(전하 축적층)와 제어 게이트가 적층된 FET-MOS 구조를 갖는다. 그리고, 여러 개의 메모리 셀이 인접하는 것끼리 소스·드레인을 공용하는 형으로 직렬 접속되어 NAND 셀을 구성하고, 이것을 일 단위로서 비트선에 접속하는 것이다. 이러한 NAND 셀이 매트릭스 배열되어 메모리 셀 어레이가 구성된다. 메모리 셀 어레이는 p형 반도체 기판, 또는 p형 웰 영역 내에 집적 형성된다.
메모리 셀 어레이의 열 방향으로 배열하는 NAND 셀의 일단측의 드레인은 각각 선택 게이트 트랜지스터를 통해 비트선에 공통 접속되고, 타단측 소스는 역시 선택 게이트 트랜지스터를 통해 공통 소스선에 접속되어 있다. 메모리 트랜지스터의 제어 게이트 및 선택 게이트 트랜지스터의 게이트 전극은 메모리 셀 어레이의 행 방향으로 각각 제어 게이트선(워드선), 선택 게이트선으로서 공통 접속된다.
이 NAND 셀형 EEPROM의 동작은 다음과 같다. 데이터 기입 동작은 주로 비트선 컨택트로부터 가장 떨어진 위치의 메모리 셀부터 순서대로 행한다. 우선, 데이터 기입 동작이 개시되면, 기입 데이터에 따라 비트선에는 0V("1" 데이터 기입 비트선) 또는 전원 전압 Vcc("0" 데이터 기입 비트선)이 제공되고, 선택된 비트선 컨택트측 선택 게이트 선에는 Vcc이 제공된다. 이 경우, "1" 데이터 기입 비트선에 접속된 선택 NAND 셀에서는 선택 게이트 트랜지스터를 통해 NAND 셀 내의 채널부가 0V로 고정된다. 한편, "0" 데이터 기입 비트선에 접속된 선택 NAND 셀에서, NAND 셀 내 채널부는 선택 게이트 트랜지스터를 통해 [Vcc-Vtsg](단, Vtsg는 선택 게이트 트랜지스터의 임계치 전압)까지 충전된 후, 부유 상태가 된다. 계속해서, 선택 NAND 셀 내에 있어서의 선택 메모리 셀의 제어 게이트선이 0V→Vpp(=20V 정도: 기입용 고전압), 선택 NAND 셀 내의 다른 제어 게이트선이 0V→Vmg(=10V 정도: 중간 전압)이 된다.
"1" 데이터 기입 비트선에 접속된 선택 NAND 셀에서는 NAND 내 채널부가 0V로 고정되어 있기 때문에, 선택 NAND 셀 내의 선택 메모리 셀의 제어 게이트선(= Vpp 전위)과 채널부(=0V)에 큰 전위차(=20V 정도)가 발생하고, 채널부로부터 부유 게이트에 전자 주입이 발생된다. 이에 따라, 그 선택된 메모리 셀의 임계치 전압은 플러스 방향으로 시프트하여, "1" 데이터의 기입이 완료된다.
이에 대하여, "0" 데이터 기입 비트선에 접속된 선택 NAND 셀에서는 NAND 내의 채널부가 부유 상태에 있기 때문에, 선택 NAND 셀 내의 제어 게이트선과 채널부 사이의 용량 커플링의 영향에 의해, 제어 게이트선의 전압 상승(0V→Vpp, Vmg)에따라, 채널부의 전위가 부유 상태를 유지한 채 [Vcc-Vtsg] 전위→Vmch(=8V 정도)로 상승한다. 이 때, 선택 NAND 셀 내의 선택 메모리 셀의 제어 게이트선(=Vpp 전위)과 채널부(=Vmch) 사이의 전위차가 12V 정도로 비교적 작기 때문에, 전자 주입이 발생되지 않는다. 따라서, 선택 메모리 셀의 임계치 전압은 변화하지 않고, 마이너스 상태로 유지된다.
데이터 소거는 선택된 NAND 셀 블록 내의 모든 메모리 셀에 대하여 동시에 이루어진다. 즉, 선택된 NAND 셀 블록 내의 모든 제어 게이트선을 0V로 하여, 비트선, 소스선, p형 웰 영역(또는 p형 반도체 기판), 비선택 NAND 셀 블록 중의 제어 게이트선 및 모든 선택 게이트선에 20V 정도의 고전압을 인가한다. 이에 따라, 선택 NAND 셀 블록 중의 모든 메모리 셀에서 부유 게이트 중의 전자가 p형 웰 영역(또는 p형 반도체 기판)으로 방출되어, 임계치 전압은 마이너스 방향으로 시프트한다.
한편, 데이터 판독 동작은 선택된 메모리 셀의 제어 게이트선을 0V로 하고, 그 이외의 메모리 셀의 제어 게이트선 및 선택 게이트선을 전원 전압 Vcc으로 하고, 선택 메모리 셀에서 전류가 흐르는지의 여부를 검출함으로써 이루어진다.
이상의 동작 설명에서 알 수 있는 바와 같이, NAND 셀형 EEPROM에서는 데이터 기입 동작시에는 "0" 데이터 기입 비트선에 접속된 선택 NAND 셀 내의 채널은 제어 게이트선과의 용량 커플링을 이용하여 Vmch 전위의 부유 상태가 된다. 이 때, 만약 소스선 측의 선택 게이트 트랜지스터를 통한 소스선으로의 누설 전류가 크면, 부유 상태에 있는 채널 전위가 대폭 저하하게 되어, 선택 메모리 셀의 제어게이트·채널간 전위차가 커져, 채널로부터 부유 게이트로의 전자 주입이 발생될 위험성이 높아진다. 즉, 잘못해서 "1" 데이터가 기입될(이후, 오기입 동작이라 하기로 함) 위험성이 높아진다. 그래서, 상기 누설 전류를 작게 하기 위해 통상 데이터 기입 동작 시에는 소스선을 Vcc 정도의 정전압으로 바이어스하는 방법을 이용한다.
그런데, 이러한 NAND 셀형 EEPROM에서는 통상 데이터 기입·데이터 소거 등의 신뢰성 시험의 소요 시간을 단축함에 따른 테스트 비용의 저감을 실현하기 위해 통상 데이터 기입 동작보다도 한번에 "1" 데이터를 기입하는 메모리 셀 수가 많은 동작을 이용하여 칩 내의 모든 메모리 셀의 데이터 기입, 소거 등의 소거에 소요되는 시간을 단축하는 방식이 필요하게 된다. 예를 들면, 통상 데이터 기입 동작 시보다도 많은 메모리 셀로의 "1" 데이터 기입을 한번에 행하는 복수 블록 일괄 "1" 데이터 기입 모드가 구비되어 있다. 이 복수 블록 일괄 "1" 데이터 기입 모드에서는 통상의 데이터 기입 동작의 경우보다도 많은 NAND 셀에 있어서 채널부가 0V로 고정됨과 함께, 통상의 데이터 기입 동작 시간과 마찬가지로, 소스선이 정전압으로 설정된다.
상기 데이터 기입 동작 시에 "1" 데이터 기입 비트선에 접속된 NAND 셀 내의 소스선측에 설치되어 있는 선택 게이트 트랜지스터는 소스·드레인이 각각 정전압·0V로 있음과 함께, 제어 게이트가 0V로 설정된 상태에서는 소스·드레인 사이에 소량의 누설 전류가 흐른다. 통상의 데이터 기입 동작에서는 채널부가 0V로 설정되는 NAND 셀이 비교적 적기 때문에, 이 누설 전류의 총량도 문제되지 않을 정도의크기이다. 그러나, 복수 블록 일괄 "1" 데이터 기입 모드에서는 한번에 선택하는 NAND 셀의 수(즉, 채널부가 0V로 설정되는 NAND 셀 수)가 통상 데이터 기입 동작 시보다도 훨씬 많기 때문에, 누설 전류의 총량도 커지며, 신뢰성 시험 시에 있어서의 소비 전류의 증가, 칩 내의 국소적인 전원 전압 강하나 노이즈 증가 등에 의한 칩의 오동작 발생 등의 문제가 있었다.
특히, 이후 메모리 셀의 미세화가 진행되면, 선택 게이트 트랜지스터의 게이트 길이도 축소되며, 선택 게이트 트랜지스터를 통한 누설 전류가 증가할 가능성이 높아지기 때문에, 상기한 누설 전류의 총량도 메모리 셀 미세화에 따라 증가하여, 문제가 더욱 심각해질 우려가 있다.
이와 같이, 종래의 NAND 셀형 등의 EEPROM에 있어서는 신뢰성 시험 시에 그 소요 시간을 단축하기 위해 한번의 데이터 기입 동작에서 데이터 기입을 행하는 메모리 셀 수를 통상 동작 시보다도 많게 하기 때문에, 소비 전류의 증가, 칩 내의 국소적인 전원 전압 강하나 노이즈 증가 등에 따른 오동작 발생 등의 문제가 있었다.
또한, 이 문제를 해결하기 위해 통상 데이터 기입 동작을 신뢰성 시험 시에 이용하면, 신뢰성 시험의 소요 시간이 길어지고, 테스트 비용 증가에 의한 칩 비용의 증가라는 문제가 있었다.
따라서, 본 발명의 목적은 소스선에 접속된 선택 게이트 트랜지스터나 메모리 셀 트랜지스터를 통해 흐르는 누설 전류의 총량을 감소시킬 수 있는 반도체 기억 장치를 제공하는 데 있다.
또한, 본 발명의 다른 목적은 신뢰성 시험 시에 있어서의 소비 전류의 증가나 칩의 오동작 등의 문제를 방지할 수 있어, 신뢰성 시험의 소요 시간을 단축시킬 수 있는 반도체 기억 장치를 제공하는 데 있다.
또한, 본 발명의 다른 목적은 염가이며, 신뢰성이 높은 칩을 실현시킬 수 있는 반도체 기억 장치를 제공하는 데 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 기억 장치에 대하여 설명하기 위한 것으로, NAND 셀형 EEPROM의 개략 구성을 나타내는 블록도.
도 2의 (a)는 도 1에 도시한 메모리 셀 어레이 중, 하나의 NAND 셀 부분의 패턴 평면도.
도 2의 (b)는 도 1에 도시한 메모리 셀 어레이 중, 하나의 NAND 셀 부분의 등가 회로도.
도 3의 (a)는 도 2의 (a)의 3A-3A선을 따른 단면도.
도 3의 (b)는 도 2의 (a)의 3B-3B선을 따른 단면도.
도 4는 동일하게 NAND 셀이 매트릭스 배열된 메모리 셀 어레이의 등가 회로도.
도 5는 통상의 데이터 기입 동작을 나타내는 타이밍차트.
도 6은 본 발명의 제1 실시예에 따른 반도체 기억 장치에 있어서의 데이터 기입 동작을 나타내는 타이밍차트.
도 7은 종래의 데이터 기입 동작을 나타내는 타이밍차트.
도 8은 본 발명의 제2 실시예에 따른 반도체 기억 장치에 있어서의 데이터 기입 동작을 나타내는 타이밍차트.
도 9는 본 발명의 제3 실시예에 따른 반도체 기억 장치에 있어서의 데이터 기입 동작을 나타내는 타이밍차트.
도 10은 본 발명의 제4 실시예에 따른 반도체 기억 장치에 있어서의 데이터 기입 동작을 나타내는 타이밍차트.
도 11은 본 발명의 제5 실시예에 따른 반도체 기억 장치에 있어서의 데이터 기입 동작을 나타내는 타이밍차트.
도 12는 종래의 데이터 기입 동작을 나타내는 타이밍차트.
도 13은 본 발명의 제6 실시예에 따른 반도체 기억 장치에 대하여 설명하기 위한 것으로, NOR 셀형 EEPROM에 있어서의 메모리 셀 어레이를 나타내는 등가 회로도.
도 14는 본 발명의 제7 실시예에 따른 반도체 기억 장치에 대하여 설명하기 위한 것으로, DINOR 셀형 EEPROM에 있어서의 메모리 셀 어레이를 나타내는 등가 회로도.
도 15는 본 발명의 제8 실시예에 따른 반도체 기억 장치에 대하여 설명하기 위한 것으로, AND 셀형 EEPROM에 있어서의 메모리 셀 어레이를 나타내는 등가 회로도.
도 16은 본 발명의 제9 실시예에 따른 반도체 기억 장치에 대하여 설명하기 위한 것으로, 선택 트랜지스터 부착 NOR 셀형 EEPROM에 있어서의 메모리 셀 어레이를 나타내는 등가 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 기판
12 : 소자 분리 산화막
13 : 게이트 절연막
14 : 부유 게이트
15 : 절연막
16 : 제어 게이트
17 : CVD 산화막
18 : 비트선
19 : 확산층
101 : 메모리 셀 어레이
102 : 비트선 제어 회로
103 : 컬럼 디코더
104 : 어드레스 버퍼
105 : 로우 디코더
106 : 데이터 입출력 버퍼
107 : 기판 전위 제어 회로
108 : 소스선 전위 제어 회로
109 : 기입용 고전압 발생 회로
110 : 기입용 중간 전압 발생 회로
본 발명의 상술한 목적은 게이트, 소스 및 드레인을 갖는 메모리 셀과, 상기 메모리 셀의 게이트와 소스 또는 드레인 사이에 전원 전압보다 큰 전위차를 제공함으로써, 상기 메모리 셀의 데이터 재기입을 실행하는 회로 - 상기 회로는 제1 데이터 기입 모드와 제2 데이터 기입 모드로 동작함 - 를 포함하고, 상기 제1 데이터 기입 모드에 있어서의 데이터 재기입을 실행하고 있는 기간 중의 소스선 전위는 제1 설정 레벨이며, 상기 제2 데이터 기입 모드에 있어서의 데이터 재기입을 실행하고 있는 기간 중의 소스선 전위는 상기 제1 설정 레벨과 다른 제2 설정 레벨인 반도체 기억 장치에 의해 달성된다.
또한, 본 발명의 상술한 목적은 각각이 게이트, 소스 및 드레인을 갖는 메모리 셀이 매트릭스로 배열되어 구성된 복수의 블록과, 상기 메모리 셀의 게이트와 소스 또는 드레인 사이에 전원 전압보다 큰 전위차를 제공함으로써, 상기 메모리 셀의 데이터 재기입을 실행하는 회로 - 상기 회로는 제1 데이터 기입 모드와 제2 데이터 기입 모드로 동작함 - 를 포함하고, 상기 제1 데이터 기입 모드는 단일 블록 중의 메모리 셀에 대하여 데이터를 기입하는 동작이고, 상기 제1 데이터 기입 모드에 있어서 데이터 재기입을 실행하고 있는 기간 중의 소스선 전위는 제1 설정 레벨이며, 상기 제2 데이터 기입 모드는 복수 블록 중의 메모리 셀에 대하여 동시에 데이터를 기입하는 동작이고, 상기 제2 데이터 기입 모드에 있어서의 데이터 재기입을 실행하고 있는 기간 중의 소스선 전위는 상기 제1 설정 레벨과 다른 제2 설정 레벨인 반도체 기억 장치에 의해 달성된다.
또한, 본 발명의 상술한 목적은 게이트, 소스 및 드레인을 갖는 메모리 셀과, 상기 메모리 셀의 게이트와 소스 또는 드레인 사이에 전원 전압보다 큰 전위차를 제공함으로써, 상기 메모리 셀의 데이터 재기입을 실행하는 회로 - 상기 회로는 제1 데이터 기입 모드와 제2 데이터 기입 모드로 동작함 - 를 포함하고, 상기 제1 데이터 기입 모드는 칩 외부로부터 입력된 데이터의 기입을 행하는 동작이고, 상기 제1 데이터 기입 모드에 있어서 데이터 재기입을 실행하고 있는 기간 중의 소스선 전위는 제1 설정 레벨이며, 상기 제2 데이터 기입 모드는 상기 메모리 셀의 임계치 전압을 플러스 값으로 설정하는 동작이고, 상기 제2 데이터 기입 모드에 있어서 데이터 재기입을 실행하고 있는 기간 중의 소스선 전위는 제1 설정 레벨과 다른 제2 설정 레벨인 반도체 기억 장치에 의해 달성된다.
또한, 본 발명의 상술한 목적은 각각이 게이트, 소스 및 드레인을 갖는 메모리 셀이 매트릭스로 배열되어 형성된 복수의 블록과, 상기 메모리 셀의 게이트와 소스 또는 드레인 사이에 전원 전압보다 큰 전위차를 제공함으로써, 선택된 블록 중의 상기 메모리 셀의 데이터 재기입을 실행하는 회로 - 상기 회로는 제1 데이터기입 모드와 제2 데이터 기입 모드로 동작함 - 를 포함하고, 상기 제1 데이터 기입 모드는 선택 블록 내의 모든 제어 게이트선 중 일부의 제어 게이트선만이 선택되는 동작이고, 상기 제1 데이터 기입 모드에 있어서 데이터 재기입을 실행하고 있는 기간 중의 소스선 전위는 제1 설정 레벨이고, 상기 제2 데이터 기입 모드는 선택 블록 내의 모든 제어 게이트선이 선택되는 동작이고, 상기 제2 데이터 기입 모드에 있어서 데이터 재기입을 실행하고 있는 기간 중의 소스선 전위는 상기 제1 설정 레벨과 다른 제2 설정 레벨인 반도체 기억 장치에 의해 달성된다.
본 발명의 상술한 목적은 게이트, 소스 및 드레인을 갖는 메모리 셀과, 상기 메모리 셀의 게이트와 소스 또는 드레인 사이에 전원 전압보다 큰 전위차를 제공함으로써, 상기 메모리 셀의 데이터 재기입을 실행하는 회로 - 상기 회로는 커맨드의 입력에 의해 기동되는 제1 데이터 기입 모드와, 상기 커맨드의 입력과 다른 입력 방법의 커맨드에 의해 기동되는 제2 데이터 기입 모드를 가짐 - 를 포함하고, 상기 커맨드의 종류와 그 조합의 차이에 의해 소스선 전위 설정 레벨이 변경되는 반도체 기억 장치에 의해 달성된다.
또한, 본 발명의 상술한 목적은 메모리 셀이 매트릭스로 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이 내의 소스선의 전위를 제어하는 소스선 전위 제어회로를 포함하고, 상기 소스선 전위 제어 회로에 의해 통상의 데이터 기입을 행하는 제1 데이터 기입 모드와, 복수의 메모리 셀로 동일 데이터를 동시에 기입하는 제2 데이터 기입 모드로 소스선 전위 설정 레벨을 전환하는 반도체 기억 장치에 의해 달성된다.
또한, 본 발명의 상술한 목적은 복수의 블록을 갖고, 각각에 메모리 셀이 매트릭스로 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이 내의 제어 게이트선을 선택적으로 구동하는 로우 디코더와, 상기 메모리 셀 어레이 내의 소스선의 전위를 제어하는 소스선 전위 제어 회로 - 상기 소스선 전위 제어 회로는 통상의 데이터 기입을 행하는 제1 데이터 기입 모드에 있어서의 소스선 전위 설정 레벨보다도 복수의 메모리 셀로 동일 데이터를 동시에 기입하는 제2 데이터 기입 모드의 소스선 전위 설정 레벨을 낮게 제어함 - 를 포함하는 반도체 기억 장치에 의해 달성된다.
상기한 바와 같은 구성에 따르면, 예를 들면, 복수 블록 일괄 "1" 데이터 기입 모드와 같이, 복수의 메모리 셀로 동일 데이터를 동시에 기입하는 동작 시에 선택 게이트 트랜지스터의 소스·드레인 사이의 전위차, 또는 메모리 셀 트랜지스터의 제어 게이트·채널 사이의 전위차를 작게 할 수 있으며, 소스선에 접속된 선택 게이트 트랜지스터를 통한 누설 전류나 메모리 셀 트랜지스터의 누설 전류의 총량을 감소시킬 수 있다.
따라서, 신뢰성 시험 시에 있어서의 소비 전류의 증가나 칩의 오동작 등의 문제를 방지할 수 있어, 신뢰성 시험의 소요 시간의 대폭적인 단축을 실현시킬 수 있다. 이에 따라, 염가이며 신뢰성이 높은 칩을 실현시킬 수 있었다.
〈실시예〉
도 1은 본 발명의 일 실시예에 따른 반도체 기억 장치에 대하여 설명하기 위한 것으로, NAND 셀형 EEPROM의 개략 구성을 나타내는 블록도이다. 메모리 셀 어레이(101)에는 데이터 기입·판독·재기입 및 검증 판독을 행하기 위해 비트선 제어 회로(102)가 접속되어 있다. 이 비트선 제어 회로(102)는 데이터 입출력 버퍼 (106)에 접속되어, 어드레스 버퍼(104)로부터의 어드레스 신호 ADR을 받는 컬럼 디코더(103)의 출력을 입력으로서 받는다. 또한, 상기 메모리 셀 어레이(101)에는 제어 게이트선 및 선택 게이트선을 제어하기 위해 로우 디코더(105)가 접속됨과 함께, 메모리 셀 어레이(101)가 형성되는 p형 실리콘 기판(또는 p형 웰 영역)의 전위를 제어하기 위한 기판 전위 제어 회로(107)가 접속되어 있다.
또한, 상기 메모리 셀 어레이(101) 내의 소스선의 전위를 제어하기 위해 소스선 전위 제어 회로(108)가 설치되어 있다. 또한, 데이터 기입 동작 시에 각각의 기입용 고전압 Vpp(약 20V)·중간 전압 Vmg(약 10V)을 발생하기 위해 기입용 고전압 발생 회로(109)와 기입용 중간 전압 발생 회로(110)가 설치되어 있다.
상기 비트선 제어 회로(102)는 주로 CMOS 플립플롭으로 이루어지고, 기입을 위한 데이터의 래치나 비트선의 전위를 읽기 위한 감지 동작과, 기입 후의 검증 판독을 위한 감지 동작과, 재기입 데이터의 래치를 행한다.
도 2의 (a), 도 2의 (b)는 각각 상기 메모리 셀 어레이(101) 중의 하나의 NAND 셀 부분의 패턴 평면도와 등가 회로도이며, 도 3의 (a), 도 3의 (b)는 각각 상기 도 2의 (a)의 3A-3A선 및 3B-3B선을 따른 단면도이다. 소자 분리 산화막(12)으로 둘러싸인 p형 실리콘 기판(11: 또는 p형 웰 영역)에 복수의 NAND 셀로 이루어지는 메모리 셀 어레이가 형성되어 있다. 하나의 NAND 셀에 주목하여 설명하면,이 실시예에서는 8개의 메모리 셀 M1∼M8이 직렬 접속되어 하나의 NAND 셀을 구성하고 있다.
메모리 셀은 각각 기판(11)에 게이트 절연막(13)을 개재하여 부유 게이트 (14: 141, 142, …, 148)가 형성되고, 그 위에 절연막(15)을 통해 제어 게이트(16: 161, 162, …, 168)가 형성되어 구성되어 있다. 이들 메모리 셀의 소스·드레인인 n형 확산층(19: 190, 191, …, 1910)은 인접하는 것끼리 공용하는 형으로 접속되고, 이에 따라 메모리 셀이 직렬 접속되어 있다.
상기 NAND 셀의 드레인측, 소스측에는 각각 메모리 셀의 부유 게이트, 제어 게이트와 동일 공정으로 형성된 선택 게이트(149, 169및 1410, 1610)가 설치되어 있다. 상기 선택 게이트(149와 169) 및 상기 선택 게이트(1410, 1610)는 각각 도시하지 않은 영역에서 전기적으로 접속되어 있다. 소자 형성된 기판(11) 상은 CVD 산화막 (17)에 의해 덮이고, 그 위에 비트선(18)이 배치되어 있다. 이 비트선(18)은 NAND 셀의 일단의 드레인측 확산층(19)에 컨택트되어 있다. 행 방향으로 배열되는 NAND 셀의 제어 게이트(16)는 공통으로 제어 게이트선 CG1, CG2, …, CG8로서 배치되어 있다. 이들 제어 게이트는 워드선이 된다. 선택 게이트(149, 169및 1410, 1610)도 각각 행 방향으로 연속적으로 선택 게이트선 SG1, SG2로서 배치되어 있다.
도 4는 이러한 NAND 셀이 매트릭스 배열된 메모리 셀 어레이의 등가 회로를 나타내고 있다. 동일한 워드선이나 선택 게이트선을 공유하는 NAND 셀 군을 블록이라 하고, 도 4 중의 파선으로 둘러싸인 영역을 1개의 블록이라 정의하기로 한다. 통상의 판독·기입 동작 시에는 복수의 블록 중, 1개만이 선택(선택 블록이라 함)된다.
도 5에 통상 데이터 기입 동작을 나타내는 타이밍차트를 나타낸다. 또, 도 5에서는 NAND 셀 내의 8개의 제어 게이트선 CG1∼CG8 중, CG2가 선택된 경우를 예로 들어 설명한다. 통상 데이터 기입 동작에서는 동작이 시작되면, 우선 선택 블록 내의 비트선 컨택트 측의 선택 게이트선 SG1이 0V→Vcc가 됨과 함께, "0" 데이터 기입 비트선도 0V→Vcc가 되기 때문에, 선택 블록 내의 "0" 데이터 기입 비트선에 접속된 NAND 셀의 채널부 전위 Vchannel는 0V→[Vcc-Vtsg]가 된다. 또한, 메모리 셀 어레이(101) 내의 소스선 전위 설정 레벨은 소스선 전위 제어 회로(108)의 제어에 의해 0V→Vcc가 된다. 계속해서, 기입용 고전압 발생 회로(109)로부터 출력되는 기입용 고전압 VPGM(약 20V)에 의해 선택된 제어 게이트선 CG2의 충전이 개시됨과 함께, 기입용 중간 전압 발생 회로(110)로부터 출력되는 기입용 중간 전압(약 10V) VMWL에 의해 다른 제어 게이트선 CGi(CG1, CG3∼CG8)의 충전이 개시된다. 이 충전이 완료된 후, 잠시 상기 각 제어 게이트선의 전압이 유지되고, "1" 데이터 기입을 행하는 메모리 셀의 임계치 전압이 플러스 방향으로 시프트하여 데이터 기입이 실행된다. 계속해서, 각 제어 게이트선의 전압이 0V까지 저하된 후, 선택 게이트선 SG1, "0" 데이터 기입 비트선 BLa, 소스선이 각각 0V가 되어, 통상 데이터 기입 동작이 종료된다.
상기한 통상 데이터 기입 동작 중의 제어 게이트선이 20V나 10V로 있을 때에는 채널부 전위 Vchannel은 "1" 데이터 기입 비트선 BLb에 접속된 NAND 셀 내에서는 0V로 고정되고, "0" 데이터 기입 비트선 BLa에 접속된 NAND 셀 내에서는 제어 게이트선 CG1∼CG8과 채널부 전위 Vchannel 사이의 용량 커플링의 영향에 의해 8V 정도의 전위에서의 부유 상태에 있다.
따라서, "1" 데이터 기입 메모리 셀에서는 제어 게이트·채널간 전위차가 20V 정도로 크기 때문에 채널로부터 부유 게이트로의 전자 주입이 발생된다. 이에 대하여, "0" 데이터 기입 메모리 셀에서는 제어 게이트·채널간 전위차가 12V 정도로 비교적 작기 때문에 전자 주입은 발생되지 않는다.
"0" 데이터 기입 비트선 BLa에 접속된 NAND 셀 내의 채널부 전위 Vchannel은 부유 상태에 있기 때문에, 만약 Vchannel→소스선과 같은 누설 전류가 큰 경우에는 8V 정도로 있어야 전위가 저하하고, 선택 메모리 셀의 제어 게이트·채널간 전위차가 커지기 때문에, 잘못해서 전자 주입이 발생될 위험이 크게 된다. 이 위험을 피하기 위해 통상 기입 동작 시에는 도 5에 도시한 바와 같이 소스선 전위를 Vcc이라는 정전압으로 설정함으로써, Vchannel→소스선의 경로의 누설 전류를 대폭 저하시키고 있다.
상술한 바와 같은 NAND 셀형 EEPROM에서는 데이터 기입·데이터 소거 등의 신뢰성 시험의 소요 시간을 단축하기 위해 데이터 기입 동작으로서는 통상 데이터기입 동작 외에 통상 데이터 기입 동작 시보다도 많은 메모리 셀로의 "1" 데이터 기입을 한번에 행하는 복수 블록 일괄 "1" 데이터 기입 모드가 구비되어 있다. 이 복수 블록 일괄 "1" 데이터 기입 모드는 한번에 복수의 블록을 동시 선택하고, 선택된 블록 내의 모든 메모리 셀을 한번에 "1" 데이터 기입하는 동작이다. 이 복수 블록 일괄 "1" 데이터 기입 모드에서는 통상의 데이터 기입 동작의 경우보다도 많은 NAND 셀에서, 채널부가 0V로 고정된다.
다음으로, 상기 복수 블록 일괄 "1" 데이터 기입 모드에 대하여 도 6의 타이밍차트에 의해 설명한다. 도 6에 있어서, 도 5와 다른 부분은 제어 게이트선 CG1∼CG8이 전부 선택되어 있다(20V가 인가되어 있다)는 것, 기입을 행하는 데이터가 모두 "1"이기 때문에 비트선("1" 데이터 기입 비트선 BLb)과 채널부 전위 Vchannel의 파형이 각각 하나씩인 것 및 상기 소스선 전위 제어 회로(108)에 의해 소스선 전위 설정 레벨이 전환되고, 소스선이 0V로 고정되어 있는 것이다.
이 복수 블록 일괄 "1" 데이터 기입 모드에 의해 선택된 복수 블록 내의 모든 메모리 셀에 대하여 한번에 "1" 데이터 기입을 실행할 수 있어, 신뢰성 시험의 소요 시간을 대폭 단축시킬 수 있다. 복수 블록 일괄 "1" 데이터 기입 모드에서는 "0" 데이터 기입 비트선 BLa가 존재하지 않기 때문에, 선택 블록 내의 NAND 셀의 채널부 전위 Vchannel은 전부 0V로 고정된 상태에 있다. 따라서, 누설 전류에 기인하는 "0" 데이터 기입 NAND 셀 내의 채널부 전위 Vchannel의 전위 저하를 걱정할 필요가 없기 때문에, 소스선 전위 설정 레벨은 0V로 고정하여도 문제없다.
이에 대하여, 종래는 도 1, 도 2의 (a), 도 2의 (b), 도 3의 (a), 도 3의 (b) 그리고 도 4에 도시한 구성의 NAND 셀형 EEPROM에 있어서, 복수 블록 일괄 "1" 데이터 기입 모드를 행할 때에는 통상 데이터 기입 동작 시간과 마찬가지로, 소스선을 전원 전압 Vcc로 설정하고 있다(도 7의 타이밍차트 참조). "1" 데이터 기입비트선 BLb에 접속된 NAND 셀 내에 있어서의 소스선측의 선택 게이트 트랜지스터 S2는 소스·드레인이 각각 정전압·0V로 있음과 함께, 게이트가 0V로 설정된 상태에서는 소스·드레인 사이에 소량의 누설 전류를 흘리고 있었다. 통상 데이터 기입 동작에서는 채널부가 0V로 설정되는 NAND 셀이 비교적 적기 때문에, 이 누설 전류의 총량도 문제가 되지 않은 정도의 크기이었다. 그러나, 복수 블록 일괄 "1" 데이터 기입 모드에서는 한번에 선택하는 NAND 셀의 수(즉, 채널부가 0V로 설정되는 NAND 셀 수)가 통상 데이터 기입 동작 시보다도 훨씬 많기 때문에, 누설 전류의 총량도 커지며, 신뢰성 시험 시에 있어서의 소비 전류의 증가, 칩 내의 국소적인 전원 전압 강하나 노이즈 증가 등에 의한 칩의 오동작 발생 등의 문제가 발생하였다.
특히, 금후 메모리 셀의 미세화가 진행되면, 선택 게이트 트랜지스터의 게이트 길이도 축소되며, 선택 게이트 트랜지스터 S2를 통한 누설 전류가 증가할 가능성이 높아지기 때문에, 상기한 누설 전류의 총량도 메모리 셀 미세화에 따라 증가하여, 문제가 더욱 심각해질 우려가 있었다.
그러나, 복수 블록 일괄 "1" 데이터 기입 모드에 대하여 도 6과 같은 방식을 이용함으로써, 소스선측의 선택 게이트 트랜지스터 S2의 소스·드레인 사이의 전위차가 없어지기 때문에, 복수 블록 일괄 "1" 데이터 기입 모드 시에 있어서의 소스측의 선택 게이트 트랜지스터 S2를 통한 누설 전류의 발생을 방지할 수 있어, 종래의 문제를 해결할 수 있다. 따라서, 메모리 셀 미세화 시의 동작의 신뢰성을 높일 수 있다.
이와 같이, 통상 데이터 기입 동작 시보다도 복수 블록 일괄 "1" 데이터 기입 모드 시의 소스선 전위를 낮게 함으로써, 복수 블록 일괄 "1" 데이터 기입 모드 시에 종래 문제가 되었던 큰 누설 전류의 발생을 방지할 수 있어, 복수 블록 일괄 "1" 데이터 기입 모드의 신뢰성 시험 시에 있어서 문제가 없어진다. 그 결과, 신뢰성 시험의 소요 시간의 대폭적인 단축을 실현시킬 수 있다. 따라서, 본 발명을 이용함으로써 종래보다도 신뢰성이 높고, 염가인 칩을 실현시킬 수 있었다.
상기한 바와 같은 종래 방식으로 복수 블록 일괄 "1" 데이터 기입 모드 시 누설 전류가 크다고 하는 문제는, 금후 반도체 기억 장치의 집적도가 향상할수록 심각해지는 것이 예상된다. 왜냐하면, 집적도 향상에 따라, 소스선측의 선택 게이트 트랜지스터 S2의 게이트 길이는 축소되는 방향이 되어, 소스선측의 선택 게이트 트랜지스터 S2의 소스·드레인 사이의 누설 전류는 증가하는 방향이 되기 때문이다. 이 문제를 방지하기 위해 복수 블록 일괄 "1" 데이터 기입 모드를 이용하지 않도록 하면, 집적도 향상에 의한 신뢰성 시험 시간이 한층 더 증가되어, 역시 큰 문제가 된다. 따라서, 본 발명을 이용함으로써의 장점은 금후의 집적도 향상에 따라 더욱 확대되어 가는 것을 알 수 있다.
이상, 일 실시예를 이용하여 본 발명에 따른 반도체 기억 장치의 설명을 하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 여러 가지 변경 가능하다.
예를 들면, 도 6에서는 복수 블록 일괄 "1" 데이터 기입 모드 시의 소스선전위가 0V인 경우의 실시예를 나타내었지만, 다른 경우, 예를 들면, 도 8에 도시한 바와 같이 복수 블록 일괄 "1" 데이터 기입 모드 시의 소스선 전위 설정 레벨이 VL(0V<VL<VCC)인 경우에도, 종래 방식의 경우보다도 누설 전류를 감소시킬 수 있어 유효하게 된다. 도 8의 방식에서는 종래 방식에 비하여, 복수 블록 일괄 "1" 데이터 기입 모드 시의 소스선 전위가 낮기 때문에, 「소스선(VL전위)→소스선측의 선택 게이트 트랜지스터 S2(게이트=0V)→채널부(전위 Vchannel=0V)」의 경로의 누설 전류도 소스선=Vcc의 경우보다도 대폭 작아지기 때문에, 복수 블록 일괄 "1" 데이터 기입 모드를 사용할 수 있게 된다.
기타, 도 9에 도시한 바와 같이 통상 데이터 기입 동작 시의 소스선 전위 설정 레벨이 Vcc가 아니라 VL2(>0V)인 경우라도, 복수 블록 일괄 "1" 데이터 기입 모드 시의 소스선 전위 설정 레벨을 도 6이나 도 7과 같이 0V나 VL(<VL2)로 설정함으로써, 1개의 NAND 셀 당 「소스선→소스선측의 선택 게이트 트랜지스터(게이트=0V)→채널부(전위 Vchannel=0V)」의 경로의 누설 전류를 통상 데이터 기입 동작 시보다도 복수 블록 일괄 "1" 데이터 기입 모드 시가 작아지도록 설정할 수 있고, 복수 블록 일괄 "1" 데이터 기입 모드의 사용을 가능하게 할 수 있다.
또한, "1" 데이터 기입 시의 비트선 전압이 0V가 아니라 Vo(> 0V)인 경우라도, 통상 데이터 기입 시보다도 복수 블록 일괄 "1" 데이터 기입 모드 시가 소스선이 낮게 되도록 설정하는 방법은 유효하다. 특히, 일괄 동작 시에 「비트선 전압=소스선 전압」이 되도록 설정하는 경우에는 누설 전류를 완전하게 없앨 수 있어, 매우 유효하게 된다.
상기 각 실시예에서는 통상 데이터 기입 동작과 복수 블록 일괄 "1" 데이터 기입 모드[선택 블록이 복수, 또한 한번에 선택 블록 내의 모든 제어 게이트선을 선택(선택 블록 내의 모든 메모리 셀에 "1" 데이터를 기입)]로써, 후자쪽이 소스선 전위가 낮은 경우의 실시예를 예로 들어 본 발명을 설명하였지만, 다른 경우, 예를 들면, 복수 블록 일괄 "1" 데이터 기입 모드 대신에 복수 블록 내 단일 제어 게이트선 "1" 데이터 기입 모드[복수의 블록을 동시 선택하고, 선택된 복수 블록의 각각에 있어서 하나씩 선택된 제어 게이트선(예를 들면, CG2)에 접속된 모든 메모리 셀만 선택하여, 일괄 "1" 데이터 기입을 행하는 동작] 시의 소스선 전위가 통상 데이터 기입 동작 시의 소스선 전위보다 낮은 경우에도 본 발명은 유효하게 된다. 복수 블록 내 단일 제어 게이트선 "1" 데이터 기입 모드도 통상 데이터 기입 동작보다도 많은 블록을 한번에 선택하는 동작이다. 이 경우, 실시예의 일례에서는 통상 데이터 기입 동작은 도 6의 방식, 복수 블록 내 단일 제어 게이트선 "1" 데이터 기입 모드는 도 10의 방식을 이용하는 경우가 있으며, 이 경우도 복수 블록 내 단일 제어 게이트선 "1" 데이터 기입 모드의 종래예(도 12의 방식)를 사용하는 경우보다도 소스선 전위가 낮게 설정되기 때문에, 누설 전류의 총량을 감소시킬 수 있다. 또한, 신뢰성 시험을 행할 때 이 복수 블록 내 단일 제어 게이트선 "1" 데이터 기입 모드를 이용하는 경우에도, 복수 블록 일괄 "1" 데이터 기입 모드를 이용하는 경우와 마찬가지로, 통상 데이터 기입 동작보다도 한번에 많은 메모리 셀로의"1" 기입 동작을 실현할 수 있어, 시험 소요 시간의 단축을 실현시킬 수 있다.
또한, 도 10의 방식 대신에 도 11의 방식을 이용하는 경우에도, 종래 방식인 도 12의 방식을 이용하는 경우에 비하여, 소스선의 전압이 낮게 설정되기 때문에, 누설 전류의 총량을 감소할 수 있다.
이상의 실시예에서는 통상 데이터 기입 동작보다도 한번에 많은 메모리 셀로의 기입을 실현하는 방법으로서, 복수의 블록을 동시 선택하여 선택 블록 내의 모든 메모리 셀을 한번에 기입하는 방법(도 6과 도 8) 및 복수의 블록을 동시 선택하여 각 블록에 있어서 1개씩 선택된 제어 게이트선에 접속된 모든 메모리 셀을 한번에 기입하는 방법(도 10과 도 11)의 두 가지를 예로 들어 본 발명을 설명하였다. 그러나, 다른 경우, 예를 들면 복수 블록 내의 각각에 있어서 2개∼7개의 제어 게이트선을 동시 선택하고, 한번에 "1" 데이터 기입을 행하는 경우 등에 있어서도 유효한 것은 물론이다.
또한, 한번에 선택되는 블록 수가 1개인 경우라도, 선택 블록 내의 1개∼8개의 선택된 제어 게이트선에 대하여 일괄하여 "1" 데이터 기입을 하는 경우에 대해서는 선택된 NAND 셀 중에 "0" 데이터 기입을 행하는 NAND 셀이 존재하지 않기 때문에, 도 6, 도 8, 도 10, 도 11의 경우와 마찬가지로, 통상 데이터 기입 동작 시보다도 소스선 전위를 낮은 값으로 설정함으로써 누설 전류를 감소시키는 방식은 유효하다.
또한, 복수 블록이 1개의 셀 어레이 내의 모든 블록, 또는 칩 내의 모든 블록에 상당하는 경우도 본 발명은 당연히 유효하고, 이 경우에는 특히 데이터 기입을 행하는 메모리 셀 수를 많이 설정할 수 있게 되므로, 대폭적인 신뢰성 시험 소요 시간의 단축의 실현에는 가장 유효한 수단이 될 수 있다.
또한, 상기한 복수 블록이 1개의 셀 어레이 내의 불량 블록을 제외한 모든 블록, 또는 칩 내의 불량 블록을 제외한 모든 블록이고, 이 복수 블록에 대하여 동시에 기입을 행하는 방식을 이용하는 경우에 소스선 전위를 통상 데이터 기입 동작 시보다도 낮은 값으로 설정하는 것이 매우 유효하다. 이와 같이, 불량 블록만 비선택으로 함으로써, 불량 블록 내에 발생하는 누설 전류 기인의 동작 불량을 방지할 수 있어, 신뢰성이 높은 동작을 실현시킬 수 있다. 불량 블록만 비선택으로 하는 방식 이외에 「불량 블록+불량 비트선」만 비선택으로 하는 방식도 유효하고, 이 경우에는 불량 비트선에 기인하는 누설 전류도 방지할 수 있어, 보다 신뢰성이 높은 동작을 실현시킬 수 있다.
또한, 데이터 기입 동작 시의 소스선 전위 제어 회로(108)에 의한 소스선 전위의 설정 레벨을 선택 블록 수에 따라 변경하는 방식이 있다. 예를 들면, 선택 블록 수가 1개인 경우에는 비교적 높은 전위(예를 들면, VL2∼Vcc)로 설정하고, 선택 블록 수가 2개 이상인 경우에는 비교적 낮은 전위(예를 들면, 0V∼VL)로 설정하는 방식이 유효하게 된다. 물론, 다른 경우, 예를 들면 소스선 전위를 변경하는 경계의 선택 블록 수가 1개/2개가 아니라 10개/11개, 또는 100개/101개 등의 임의의 값으로 설정한 경우도 본 발명은 유효하고, 또한 선택 블록 수의 증가에 따라 소스선 전위 설정 레벨을 조금씩 저하시키는 방식을 이용하는 것도 유효하게 된다.
또한, 데이터 기입 동작 시의 소스선 전위의 설정에 관한 다른 방식으로서, 기입 데이터에 따라 설정 레벨을 변경하는 방식도 있다. 예를 들면, 선택 블록 수나 한번에 데이터 기입을 행하는 메모리 셀 수에 따르지 않고, 기입 데이터가 전부 "1" 데이터인 경우에는 소스선 전위를 비교적 높은 레벨로 설정하고, 기입 데이터 중에 "0" 데이터가 포함되어 있는 경우에는 소스선 전위를 비교적 낮은 레벨로 설정하는 방식도 유효하다.
또한, 선택 블록 수와 기입 데이터를 조합하여 소스선 전위의 설정 레벨을 변경하는 방식도 유효하다. 예를 들면, 선택 블록 수가 임의의 값 이하인 경우(예를 들면, 1개)에는 항상 소스선 전위를 비교적 높은 레벨로 설정하고, 선택 블록 수가 임의의 값보다 많은 경우에는 기입 데이터에 "0" 데이터가 포함되어 있으면 소스선 전위를 비교적 높은 레벨로 설정하고, 기입 데이터가 모두 "1" 데이터이면 소스선 전위를 비교적 낮은 레벨로 설정하는 방식도 유효하다.
다음으로, 데이터 기입 동작의 기동 방법에 대하여 진술한다. NAND 형 EEPROM 등의 불휘발성 반도체 기억 장치에 있어서의 데이터 기입 동작의 기동 방법의 하나로 커맨드 방식이 있다. 통상 데이터 기입 동작에서는,
①「기입 데이터 입력 동작 커맨드 입력」→「어드레스 입력」→「기입 데이터 입력」→「통상 데이터 기입 동작 커맨드 입력」→통상 데이터 기입 동작 개시
의 순서와 같이 칩에 커맨드가 입력됨으로써 동작이 기동된다. 이에 대하여, 복수 블록 동시 선택을 실현하는 동작 방식의 예로서는,
②「복수 블록 동시 선택 커맨드 입력」→「기입 데이터 입력 동작 커맨드입력」→「어드레스 입력」→「기입 데이터 입력」→「통상 데이터 기입 동작 커맨드 입력」→복수 블록 동시 데이터 기입 동작 개시
③「복수 블록 동시 선택 커맨드 입력」→「통상 데이터 기입 동작 커맨드 입력」→복수 블록 동시 데이터 기입 동작 개시
④「복수 블록 동시 선택 데이터 기입 동작 커맨드 입력」→복수 블록 동시 데이터 기입 동작 개시
가 있다. ②는 ①의 앞에 「복수 블록 동시 선택 커맨드 입력」을 추가한 것으로, 이 커맨드에 의해 통상 동작 시와 다른 블록 선택 방법을 지정한다. 즉, ②에서는 「복수 블록 동시 선택 커맨드 입력」의 유무에 의해 소스선 전위 설정 레벨이 제어되게 된다. ③은 ②로부터 「기입 데이터 입력 동작 커맨드 입력」, 「어드레스 입력」, 「기입 데이터 입력」의 3개를 생략한 것으로, ③의 방식 사용 시에는 기입 데이터나 기입을 행하는 메모리 셀을 미리 결정해 두는(예를 들면, 기입 데이터는 전부 "1", 기입을 행하는 메모리 셀은 메모리 셀 어레이 내 또는 칩 내의 모든 메모리 셀) 것이다. ④의 방식은 ③의 「복수 블록 동시 선택 커맨드 입력」, 「통상 데이터 기입 동작 커맨드 입력」의 두 개의 커맨드를 하나의 커맨드로 치환한 것으로, 나머지는 ③과 동일 동작이다. ④의 방식에서는 「복수 블록 동시 선택 데이터 기입 동작 커맨드 입력」의 유무에 의해, 소스선 전위 제어 회로(108)에 의한 소스선 전위 설정 레벨이 제어되게 된다.
상기 ①∼④에 기초하여 다음과 같은 방식을 생각할 수 있다. 복수 블록 동시 선택 시의 소스선 전위를 통상 데이터 기입 동작 시보다도 낮은 값으로 설정하는 방법으로서는 「복수 블록 동시 선택 커맨드」나 「복수 블록 동시 선택 데이터 기입 동작 커맨드」가 입력된 경우에는 후에 계속되는 데이터 기입 동작(복수 블록이 선택됨) 시의 소스선 전위를 통상 데이터 기입 동작 시보다도 낮은 값으로 설정하는 경우가 있으며, 이 방법을 이용함으로써 용이하게 데이터 기입 동작의 소스선 전위의 설정치의 제어를 실현할 수 있다. 또한, ②의 경우 등에 있어서, 「데이터 입력」 시에 입력된 기입 데이터가 전부 "1"인 경우에 한하여, 나중에 계속되는 데이터 기입 동작("1" 데이터 기입 동작) 시의 소스선 전위를 통상 데이터 기입 동작 시보다도 낮은 값으로 설정하는 방법도 있으며, 이 방법을 이용함으로써 용이하게 데이터 기입 동작의 소스선 전위의 설정치의 제어를 실현할 수 있다.
또한, 소스선 전위 설정용 커맨드를 이용하는 방식도 있으며, 이 경우에는 상기 ②∼④는 각각 ⑤∼⑦과 같이 할 수 있다.
⑤「소스선 전위 설정 커맨드 입력」→(「소스선 전위 설정용 데이터 입력」→) 「복수 블록 동시 선택 커맨드 입력」→「기입 데이터 입력 동작 커맨드 입력」→「어드레스 입력」→「기입 데이터 입력」→「통상 데이터 기입 동작 커맨드 입력」→복수 블록 동시 데이터 기입 동작 개시
⑥「소스선 전위 설정 커맨드 입력」→(「소스선 전위 설정용 데이터 입력」→)「복수 블록 동시 선택 커맨드 입력」→「통상 데이터 기입 동작 커맨드 입력」→복수 블록 동시 데이터 기입 동작 개시
⑦「소스선 전위 인정 커맨드 입력」→(「소스선 전위 설정용 데이터 입력」→)「복수 블록 동시 선택 데이터 기입 동작 커맨드 입력」→복수 블록 동시 데이터 기입 동작 개시
이 경우에는 「복수 블록 동시 선택 커맨드 입력」이나 「복수 블록 동시 선택 데이터 기입 동작 커맨드 입력」과 소스선 전위 설정 레벨의 관계가 된다.
또, 이 경우, 「소스선 전위 설정 커맨드 입력」의 유무나 종류로써 소스선 전위 설정 레벨을 지정하는 방식(⑤∼⑦의 「소스선 전위 설정용 데이터 입력」이 없는 경우) 외에 「소스선 전위 설정 커맨드 입력」 후의 「소스선 전위 설정용 데이터 입력」의 데이터에 의해 소스선 전위 설정 레벨을 지정하는 방식(⑤∼⑦의 「소스선 전위 설정용 데이터 입력」이 있는 경우)도 실현 가능하고, 유효하다. 기타 「"1" 데이터 일괄 기입 커맨드」나 「기입 데이터를 전부 "1"로 설정하는 커맨드」 입력 시만, 소스선 전압 설정치를 저하시키는 등 여러 가지 실현할 수 있다.
이상 진술한 바와 같이, 데이터 기입 동작의 종류에 의해 소스선 전위의 설정 레벨을 변경하는 방식은 대단히 유효하고, 제어 방법으로서도, 선택되는 블록 또는 메모리 셀 수를 기준으로 제어하는 방식, 기입 데이터에 기초하여(전부 "1" 데이터인지의 여부에 기초하여) 제어하는 방식, 커맨드의 종류에 의해 제어하는 방식 등 여러 가지 실현할 수 있다. 어떠한 방식으로 하든, 상기한 바와 같이 통상 데이터 기입 동작 시간에 비하여 소스선 전위 설정 레벨이 낮은 상태에 있는 특별한 데이터 기입 모드를 구비하는 것이 큰 장점이 된다.
상기 각 실시예에서는 데이터 기입 동작을 예로 들어 본 발명을 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 예를 들면 데이터 판독 동작이나 데이터 소거 동작에 대해거도, 단일 블록 선택 시와 복수 블록 선택 시에 대하여 소스선 전위 설정 레벨을 변경하는 등, 데이터 기입 동작 시와 동일한 방식을 이용할 수 있는 것은 물론이다.
또한, 상기 실시예에서는 1개의 NAND 셀 중에서 직렬 접속된 메모리 셀의 수가 8개인 경우에 대하여 설명하였지만, 직렬 접속하는 메모리 셀의 수가 8개가 아니라, 예를 들면, 2, 4, 16, 32, 64개 등의 경우에 있어서도 마찬가지로 본 발명은 적용할 수 있다. 또한, 선택 게이트 트랜지스터 사이에 있는 메모리 셀 수가 1개인 경우에 대해서도, 마찬가지로 본 발명을 적용할 수 있다. 또한, 상기 실시예에서는 NAND 셀형 EEPROM을 예로 들어 본 발명을 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라 다른 디바이스, 예를 들면 NOR 셀형 EEPROM, DINOR 셀형 EEPROM, AND 셀형 EEPROM 및 선택 트랜지스터 부착 NOR 셀형 EEPROM 등에 있어서도 적용할 수 있다.
도 13에 NOR 셀형 EEPROM에서의 메모리 셀 어레이의 등가 회로도를 나타낸다. 이 메모리 셀 어레이는 워드선 WLj, WLj+1, WLj+2, …와 비트선 BL0, BL1, …, BLm과의 각 교차 위치에 NOR 셀 Mj0∼Mj+2m이 설치되고, 각 NOR 셀 Mj0∼Mj+2m의 제어 게이트는 행마다 워드선 WLj, WLj+1, WLj+2, …에 접속되고, 드레인은 열마다 비트선 BL0, BL1, …, BLm에 각각 접속되고, 소스는 소스선 SL에 공통 접속되어 형성되어 있다.
또한, 도 14에 DINOR 셀형 EEPROM에 있어서의 메모리 셀 어레이의 등가 회로도를 나타낸다. DINOR 셀형의 메모리 셀 어레이에서는 각 메인 비트선 D0, D1, …, Dn에 대응하여 DINOR 셀이 설치된다. 각 DINOR 셀은 선택 게이트 트랜지스터SQ0, SQ1, …, SQn과 메모리 셀 M00∼M31n으로 이루어져 있으며, 상기 선택 게이트 트랜지스터 SQ0, SQ1, …, SQn의 드레인은 각 메인 비트선 D0, D1, …, Dn에 접속되고, 게이트는 선택 게이트선 ST에 접속되고, 소스는 로컬 비트선 LB0, LB1, …, LBn에 각각 접속된다. 각 메모리 셀 M00∼M31n의 드레인은 열마다 상기 로컬 비트선 LB0, LB1, …, LBn에 접속되고, 제어 게이트는 행마다 워드선 W0∼W31에 접속되고, 소스는 소스선 SL에 공통 접속된다.
도 15는 AND 셀형 EEPROM에 있어서의 메모리 셀 어레이의 등가 회로도를 나타내고 있다. AND 셀형의 메모리 셀 어레이에 있어서는 각 메인 비트선 D0, D1, …, Dn에 대응하여 AND 셀이 설치된다. 각 AND 셀은 제1 선택 게이트 트랜지스터 SQ10, SQ11, …, SQ1n, 메모리 셀 M00∼M31n 및 제2 선택 게이트 트랜지스터 SQ20, SQ21, …, SQ2n으로 구성되어 있으며, 상기 제1 선택 게이트 트랜지스터 SQ10, SQ11, …, SQ1n의 드레인은 각 메인 비트선 D0, D1, …, Dn에 접속되고, 게이트는 제1 선택 게이트선 ST1에 접속되고, 소스는 로컬 비트선 LB0, LB1, …, LBn에 각각 접속된다. 각 메모리 셀 M00∼M31n의 드레인은 열마다 로컬 비트선 LB0, LB1, …, LBn에 접속되고, 제어 게이트는 행마다 워드선 W0∼W31에 접속되고, 소스는 로컬 소스선 LS0, LS1, …, LSn에 접속된다. 상기 제2 선택 게이트 트랜지스터 SQ20, SQ21, …, SQ2n의 드레인은 각 로컬 소스선 LS0, LS1, …, LSn에 각각 접속되고, 게이트는 제2 선택 게이트선 ST2에 접속되고, 소스는 메인 소스선 MSL에 공통 접속된다.
또한, 도 16에 선택 트랜지스터 부착 NOR 셀형 EEPROM에 있어서의 메모리 셀어레이의 등가 회로도를 나타낸다. 이 메모리 셀 어레이는 선택 트랜지스터 SQ와 메모리 셀 트랜지스터 M으로 이루어지는 메모리 셀 MC가 매트릭스 배열되어 구성된다. 각 선택 트랜지스터 SQ의 드레인은 열마다 비트선 BL0, BL1,…, BLn에 접속되고, 게이트는 행마다 선택 게이트선 ST에 접속되고, 소스는 대응하는 메모리 셀 트랜지스터 M의 드레인에 접속된다. 상기 메모리 셀 트랜지스터 M의 제어 게이트는 행마다 워드선 WL에 접속되고, 소스는 소스선 SL에 공통 접속된다.
또, DINOR 셀형 EEPROM의 상세에 대해서는 "H. Onoda et al., IEDN Tech. Digest, 1992, pp. 599-602"를 AND 셀형 EEPROM의 상세에 대해서는 "H. Kume et al., IEDM Tech. Digest, 1992, pp. 991-993"을 참조 바란다.
또한, 상기 실시예에서는 전기적으로 재기입이 가능한 불휘발성 반도체 기억 장치를 예로 들어 본 발명을 설명하였지만, 본 발명은 다른 디바이스에서도 사용할 수 있오, 예를 들면, 다른 불휘발성 기억 장치나 DRAM, SRAM 등의 디바이스로도 마찬가지로 적용할 수 있다.
이상, 실시예를 이용하여 본 발명을 설명하였지만, 본 발명은 상기 각 실시예에 한정되는 것이 아니라, 실시 단계에서는 그 요지를 일탈하지 않은 범위에서 다양하게 변형할 수 있다. 또한, 상기 실시예에는 여러 가지의 단계의 발명이 포함되어 있으며, 개시되는 복수의 형성 요건이 적절한 조합에 의해 여러 가지의 발명이 추출될 수 있다. 예를 들면, 실시예에 나타나는 모든 구성 요건으로부터 몇 개의 구성 요건이 삭제되어도, 발명이 이루고자 하는 기술적 과제 란에서 진술한 과제 중 적어도 하나를 해결할 수 있고, 발명의 효과 란에서 진술되어 있는 효과중, 적어도 하나를 얻을 수 있는 경우에는 이 구성 요건이 삭제된 구성이 발명으로서 추출될 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, 신뢰성 시험에 사용하는 데이터 기입 동작 시의 소스선 전위를 통상 데이터 기입 동작 시간보다 낮게 설정함으로써, 소스선으로부터 NAND 셀내 채널부로의 누설 전류를 대폭 저감시킬 수 있다. 따라서, 다수의 블록에 대하여 동시에 데이터 기입을 행하는 동작을 신뢰성 시험 시에 사용할 수 있어, 그 결과, 종래에 비하여 염가이며 신뢰성이 높은 칩을 실현시킬 수 있다.
따라서, 소스선에 접속된 선택 게이트 트랜지스터나 메모리 셀 트랜지스터를 통한 누설 전류의 총량을 감소시킬 수 있는 반도체 기억 장치를 얻을 수 있다.
또한, 신뢰성 시험 시간에 있어서의 소비 전류의 증가나 칩의 오동작 등의 문제를 방지할 수 있어, 신뢰성 시험의 소요 시간을 단축시킬 수 있는 반도체 기억 장치를 얻을 수 있다.
또한, 염가이며 신뢰성이 높은 칩을 실현시킬 수 있는 반도체 기억 장치를 얻을 수 있다.

Claims (44)

  1. 반도체 기억 장치에 있어서,
    게이트, 소스 및 드레인을 갖는 메모리 셀, 및
    상기 메모리 셀의 게이트와 소스 또는 드레인 사이에 전원 전압보다 큰 전위차를 제공함으로써, 상기 메모리 셀의 데이터 재기입을 실행하는 회로 - 상기 회로는 제1 데이터 기입 모드와 제2 데이터 기입 모드로 동작함 -
    를 포함하고,
    상기 제1 데이터 기입 모드에 있어서의 데이터 재기입을 실행하고 있는 기간 중의 소스선 전위는 제1 설정 레벨이며,
    상기 제2 데이터 기입 모드에 있어서의 데이터 재기입을 실행하고 있는 기간 중의 소스선 전위는 상기 제1 설정 레벨과 다른 제2 설정 레벨인
    것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제1 데이터 기입 모드는 단일 블록 중의 메모리 셀에 대하여 데이터를 기입하는 동작이고,
    상기 제2 데이터 기입 모드는 하나의 메모리 셀 어레이 내의 모든 블록에 대하여 동시에 데이터를 기입하는 동작인 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제1 데이터 기입 모드는 단일 블록 중의 메모리 셀에 대하여 데이터를 기입하는 동작이고,
    상기 제2 데이터 기입 모드는 하나의 메모리 셀 어레이 내의 불량 블록을 제외한 모든 블록에 대하여 동시에 데이터를 기입하는 동작인 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 제1 데이터 기입 모드는 단일 블록 중의 메모리 셀에 대하여 데이터를 기입하는 동작이고,
    상기 제2 데이터 기입 모드는 칩 내의 모든 블록에 대하여 동시에 데이터를 기입하는 동작인 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 제1 데이터 기입 모드는 단일 블록 중의 메모리 셀에 대하여 데이터를 기입하는 동작이고,
    상기 제2 데이터 기입 모드는 칩 내의 불량 블록을 제외한 모든 블록에 대하여 동시에 데이터를 기입하는 동작인 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 제1 데이터 기입 모드는 칩 외부로부터 입력된 데이터의 기입을 행하는 동작이고,
    상기 제2 데이터 기입 모드는 선택된 모든 메모리 셀에 대하여 제1 데이터만의 데이터 기입을 행하는 동작인 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 메모리 셀의 게이트와 소스·드레인 사이에 전원 전압보다 큰 전위차를 제공함으로써 메모리 셀의 데이터 재기입을 실행하고 있는 기간에 있어서, 소스선 전위 설정 레벨이 상기 제1 데이터 기입 모드 시보다도 상기 제2 데이터 기입 모드 시가 낮은 것을 특징으로 하는 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 메모리 셀의 게이트와 소스·드레인 사이에 전원 전압보다 큰 전위차를 제공함으로써, 메모리 셀의 데이터 재기입을 실행하고 있는 기간에 있어서 소스선 전위의 레벨 설정용 커맨드를 갖고, 이 커맨드를 이용하여 상기 제1 데이터 기입 모드와 상기 제2 데이터 기입 모드의 상기 기간에서의 소스선 전위 설정 레벨을 변경하는 것을 특징으로 하는 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 메모리 셀의 게이트와 소스·드레인 사이에 전원 전압보다 큰 전위차를제공함으로써 메모리 셀의 데이터 재기입을 실행하고 있는 기간에 있어서 소스선 전위 설정 레벨이 상기 제2 데이터 기입 모드 시에 데이터 기입을 행하는 비트선의 전위 설정 레벨과 동일한 것을 특징으로 하는 반도체 기억 장치.
  10. 제1항에 있어서,
    상기 메모리 셀의 게이트와 소스·드레인 사이에 전원 전압보다 큰 전위차를 제공함으로써 메모리 셀의 데이터 재기입을 실행하고 있는 기간에 있어서 소스선 전위 설정 레벨이 상기 제2 데이터 기입 모드 시에 0V인 것을 특징으로 하는 반도체 기억 장치.
  11. 반도체 기억 장치에 있어서,
    각각이 게이트, 소스 및 드레인을 갖는 메모리 셀이 매트릭스로 배열되어 형성된 복수의 블록, 및
    상기 메모리 셀의 게이트와 소스 또는 드레인 사이에 전원 전압보다 큰 전위차를 제공함으로써 상기 메모리 셀의 데이터 재기입을 실행하는 회로 - 상기 회로는 제1 데이터 기입 모드와 제2 데이터 기입 모드로 동작함 -
    를 포함하고,
    상기 제1 데이터 기입 모드는 단일 블록 중의 메모리 셀에 대하여 데이터를 기입하는 동작이고, 상기 제1 데이터 기입 모드에 있어서 데이터 재기입을 실행하고 있는 기간 중의 소스선 전위는 제1 설정 레벨이며,
    상기 제2 데이터 기입 모드는 복수 블록 중의 메모리 셀에 대하여 동시에 데이터를 기입하는 동작이고, 상기 제2 데이터 기입 모드에 있어서의 데이터 재기입을 실행하고 있는 기간 중의 소스선 전위는 상기 제1 설정 레벨과 다른 제2 설정 레벨인
    것을 특징으로 하는 반도체 기억 장치.
  12. 반도체 기억 장치에 있어서,
    게이트, 소스 및 드레인을 갖는 메모리 셀, 및
    상기 메모리 셀의 게이트와 소스 또는 드레인 사이에 전원 전압보다 큰 전위차를 제공함으로써 상기 메모리 셀의 데이터 재기입을 실행하는 회로 - 상기 회로는 제1 데이터 기입 모드와 제2 데이터 기입 모드로 동작함 -
    를 포함하고,
    상기 제1 데이터 기입 모드는 칩 외부로부터 입력된 데이터의 기입을 행하는 동작이고, 상기 제1 데이터 기입 모드에 있어서 데이터 재기입을 실행하고 있는 기간 중의 소스선 전위는 제1 설정 레벨이며,
    상기 제2 데이터 기입 모드는 상기 메모리 셀의 임계치 전압을 플러스 값으로 설정하는 동작이고, 상기 제2 데이터 기입 모드에 있어서 데이터 재기입을 실행하고 있는 기간 중의 소스선 전위는 제1 설정 레벨과 다른 제2 설정 레벨인
    것을 특징으로 하는 반도체 기억 장치.
  13. 반도체 기억 장치에 있어서,
    각각이 게이트, 소스 및 드레인을 갖는 메모리 셀이 매트릭스로 배열되어 구성된 복수의 블록, 및
    상기 메모리 셀의 게이트와 소스 또는 드레인 사이에 전원 전압보다 큰 전위차를 제공함으로써 선택된 블록 중의 상기 메모리 셀의 데이터 재기입을 실행하는 회로 - 상기 회로는 제1 데이터 기입 모드와 제2 데이터 기입 모드로 동작함 -
    를 포함하고,
    상기 제1 데이터 기입 모드는 선택 블록 내의 모든 제어 게이트선 중 일부의 제어 게이트선만이 선택되는 동작이고, 상기 제1 데이터 기입 모드에 있어서 데이터 재기입을 실행하고 있는 기간 중의 소스선 전위는 제1 설정 레벨이며,
    상기 제2 데이터 기입 모드는 선택 블록 내의 모든 제어 게이트선이 선택되는 동작이고, 상기 제2 데이터 기입 모드에 있어서 데이터 재기입을 실행하고 있는 기간 중의 소스선 전위는 상기 제1 설정 레벨과 다른 제2 설정 레벨인
    것을 특징으로 하는 반도체 기억 장치,
  14. 반도체 기억 장치에 있어서,
    게이트, 소스 및 드레인을 갖는 메모리 셀, 및
    상기 메모리 셀의 게이트와 소스 또는 드레인 사이에 전원 전압보다 큰 전위차를 제공함으로써 상기 메모리 셀의 데이터 재기입을 실행하는 회로 - 상기 회로는 커맨드의 입력에 의해 기동되는 제1 데이터 기입 모드와, 상기 커맨드의 입력과다른 입력 방법의 커맨드에 의해 기동되는 제2 데이터 기입 모드를 가짐 -
    를 포함하고,
    상기 커맨드의 종류와 그 조합의 차이에 의해 소스선 전위 설정 레벨이 변경되는
    것을 특징으로 하는 반도체 기억 장치.
  15. 반도체 기억 장치에 있어서,
    메모리 셀이 매트릭스로 배열된 메모리 셀 어레이, 및
    상기 메모리 셀 어레이 내의 소스선의 전위를 제어하는 소스선 전위 제어 회로
    를 포함하고,
    상기 소스선 전위 제어 회로에 의해 통상의 데이터 기입을 행하는 제1 데이터 기입 모드와, 복수의 메모리 셀로 동일 데이터를 동시에 기입하는 제2 데이터 기입 모드로 소스선 전위 설정 레벨을 전환하는
    것을 특징으로 하는 반도체 기억 장치.
  16. 제15항에 있어서,
    상기 제1 데이터 기입 모드 시의 기입용 고전압을 발생하는 기입용 고전압 발생 회로와,
    상기 제1 데이터 기입 모드 시의 기입용 중간 전압을 발생하는 기입용 중간전압 발생 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  17. 제15항에 있어서,
    상기 제1 데이터 기입 모드는 단일 블록 중의 메모리 셀에 대하여 데이터를 기입하는 동작이고,
    상기 제2 데이터 기입 모드는 복수 블록 중의 메모리 셀에 대하여 동시에 데이터를 기입하는 동작인 것을 특징으로 하는 반도체 기억 장치.
  18. 제15항에 있어서,
    상기 제1 데이터 기입 모드는 단일 블록 중의 메모리 셀에 대하여 데이터를 기입하는 동작이고,
    상기 제2 데이터 기입 모드는 하나의 메모리 셀 어레이 내의 모든 블록에 대하여 동시에 데이터를 기입하는 동작인 것을 특징으로 하는 반도체 기억 장치.
  19. 제15항에 있어서,
    상기 제1 데이터 기입 모드는 단일 블록 중의 메모리 셀에 대하여 데이터를 기입하는 동작이고,
    상기 제2 데이터 기입 모드는 하나의 메모리 셀 어레이 내의 불량 블록을 제외한 모든 블록에 대하여 동시에 데이터를 기입하는 동작인 것을 특징으로 하는 반도체 기억 장치.
  20. 제15항에 있어서,
    상기 제1 데이터 기입 모드는 단일 블록 중의 메모리 셀에 대하여 데이터를 기입하는 동작이고,
    상기 제2 데이터 기입 모드는 칩 내의 모든 블록에 대하여 동시에 데이터를 기입하는 동작인 것을 특징으로 하는 반도체 기억 장치.
  21. 제15항에 있어서,
    상기 제1 데이터 기입 모드는 단일 블록 중의 메모리 셀에 대하여 데이터를 기입하는 동작이고,
    상기 제2 데이터 기입 모드는 칩 내의 불량 블록을 제외한 모든 블록에 대하여 동시에 데이터를 기입하는 동작인 것을 특징으로 하는 반도체 기억 장치.
  22. 제15항에 있어서,
    상기 제1 데이터 기입 모드는 칩 외부로부터 입력된 데이터의 기입을 행하는 동작이고,
    상기 제2 데이터 기입 모드는 상기 메모리 셀의 임계치 전압을 플러스 값으로 설정하는 동작인 것을 특징으로 하는 반도체 기억 장치.
  23. 제15항에 있어서,
    상기 제1 데이터 기입 모드는 칩 외부로부터 입력된 데이터의 기입을 행하는 동작이고,
    상기 제2 데이터 기입 모드는 선택된 모든 메모리 셀에 대하여 제1 데이터만의 데이터 기입을 행하는 동작인 것을 특징으로 하는 반도체 기억 장치.
  24. 제15항에 있어서,
    상기 제1 데이터 기입 모드에서는 선택 블록 내의 모든 제어 게이트선 중, 일부 제어 게이트선만이 선택되고,
    상기 제2 데이터 기입 모드에서는 선택 블록 내의 모든 제어 게이트선이 선택되는 것을 특징으로 하는 반도체 기억 장치.
  25. 제15항에 있어서,
    상기 메모리 셀의 게이트와 소스·드레인 사이에 전원 전압보다 큰 전위차를 제공함으로써 메모리 셀의 데이터 재기입을 실행하고 있는 기간에 있어서, 소스선 전위 설정 레벨이 상기 제1 데이터 기입 모드 시보다도 상기 제2 데이터 기입 모드 시가 낮은 것을 특징으로 하는 반도체 기억 장치.
  26. 제15항에 있어서,
    상기 제1 데이터 기입 모드와 상기 제2 데이터 기입 모드에서는, 동작을 기동하는 커맨드의 입력 방법이 다르고, 커맨드의 종류와 그 조합의 차이에 의해 소스선 전위 설정 레벨을 변경하는 것을 특징으로 하는 반도체 기억 장치.
  27. 제15항에 있어서,
    상기 메모리 셀의 게이트와 소스·드레인 사이에 전원 전압보다 큰 전위차를 제공함으로써, 메모리 셀의 데이터 재기입을 실행하고 있는 기간에 있어서 소스선 전위의 레벨 설정용 커맨드를 갖고, 이 커맨드를 이용하여 상기 제1 데이터 기입 모드와 상기 제2 데이터 기입 모드의 상기 기간에서의 소스선 전위 설정 레벨을 변경하는 것을 특징으로 하는 반도체 기억 장치.
  28. 제15항에 있어서,
    상기 메모리 셀의 게이트와 소스·드레인 사이에 전원 전압보다 큰 전위차를 제공함으로써 메모리 셀의 데이터 재기입을 실행하고 있는 기간에 있어서 소스선 전위 설정 레벨이 상기 제2 데이터 기입 모드 시에 데이터 기입을 행하는 비트선의 전위 설정 레벨과 동일한 것을 특징으로 하는 반도체 기억 장치.
  29. 제15항에 있어서,
    상기 메모리 셀의 게이트와 소스·드레인 사이에 전원 전압보다 큰 전위차를 제공함으로써 메모리 셀의 데이터 재기입을 실행하고 있는 기간에 있어서 소스선 전위 설정 레벨이 상기 제2 데이터 기입 모드 시에 0V인 것을 특징으로 하는 반도체 기억 장치.
  30. 반도체 기억 장치에 있어서,
    복수의 블록을 갖고, 각각에 메모리 셀이 매트릭스로 배열된 메모리 셀 어레이,
    상기 메모리 셀 어레이 내의 제어 게이트선을 선택적으로 구동하는 로우 디코더, 및
    상기 메모리 셀 어레이 내의 소스선의 전위를 제어하는 소스선 전위 제어 회로 - 상기 소스선 전위 제어 회로는 통상의 데이터 기입을 행하는 제1 데이터 기입 모드에 있어서의 소스선 전위 설정 레벨보다도, 복수의 메모리 셀로 동일 데이터를 동시에 기입하는 제2 데이터 기입 모드의 소스선 전위 설정 레벨을 낮게 제어함 -
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  31. 제30항에 있어서,
    상기 제1 데이터 기입 모드 시의 기입용 고전압을 발생하는 기입용 고전압 발생 회로와,
    상기 제1 데이터 기입 모드 시의 기입용 중간 전압을 발생하는 기입용 중간 전압 발생 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  32. 제30항에 있어서,
    상기 제1 데이터 기입 모드는 단일 블록 중의 메모리 셀에 대하여 데이터를기입하는 동작이고,
    상기 제2 데이터 기입 모드는 복수 블록 중의 메모리 셀에 대하여 동시에 데이터를 기입하는 동작인 것을 특징으로 하는 반도체 기억 장치.
  33. 제30항에 있어서,
    상기 제1 데이터 기입 모드는 단일 블록 중의 메모리 셀에 대하여 데이터를 기입하는 동작이고,
    상기 제2 데이터 기입 모드는 하나의 메모리 셀 어레이 내의 모든 블록에 대하여 동시에 데이터를 기입하는 동작인 것을 특징으로 하는 반도체 기억 장치.
  34. 제30항에 있어서,
    상기 제1 데이터 기입 모드는 단일 블록 중의 메모리 셀에 대하여 데이터를 기입하는 동작이고,
    상기 제2 데이터 기입 모드는 하나의 메모리 셀 어레이 내의 불량 블록을 제외한 모든 블록에 대하여 동시에 데이터를 기입하는 동작인 것을 특징으로 하는 반도체 기억 장치.
  35. 제30항에 있어서,
    상기 제1 데이터 기입 모드는 단일 블록 중의 메모리 셀에 대하여 데이터를 기입하는 동작이고,
    상기 제2 데이터 기입 모드는 칩 내의 모든 블록에 대하여 동시에 데이터를 기입하는 동작인 것을 특징으로 하는 반도체 기억 장치.
  36. 제30항에 있어서,
    상기 제1 데이터 기입 모드는 단일 블록 중의 메모리 셀에 대하여 데이터를 기입하는 동작이고,
    상기 제2 데이터 기입 모드는 칩 내의 불량 블록을 제외한 모든 블록에 대하여 동시에 데이터를 기입하는 동작인 것을 특징으로 하는 반도체 기억 장치.
  37. 제30항에 있어서,
    상기 제1 데이터 기입 모드는 칩 외부로부터 입력된 데이터의 기입을 행하는 동작이고,
    상기 제2 데이터 기입 모드는 상기 메모리 셀의 임계치 전압을 플러스 값으로 설정하는 동작인 것을 특징으로 하는 반도체 기억 장치.
  38. 제30항에 있어서,
    상기 제1 데이터 기입 모드는 칩 외부로부터 입력된 데이터의 기입을 행하는 동작이고,
    상기 제2 데이터 기입 모드는 선택된 모든 메모리 셀에 대하여 제1 데이터만의 데이터 기입을 행하는 동작인 것을 특징으로 하는 반도체 기억 장치.
  39. 제30항에 있어서,
    상기 제1 데이터 기입 모드에서는 선택 블록 내의 모든 제어 게이트선 중 일부 제어 게이트선만이 선택되고,
    상기 제2 데이터 기입 모드에서는 선택 블록 내의 모든 제어 게이트선이 선택되는 것을 특징으로 하는 반도체 기억 장치.
  40. 제30항에 있어서,
    상기 메모리 셀의 게이트와 소스·드레인 사이에 전원 전압보다 큰 전위차를 제공함으로써 메모리 셀의 데이터 재기입을 실행하고 있는 기간에 있어서, 소스선 전위 설정 레벨이 상기 제1 데이터 기입 모드 시보다도 상기 제2 데이터 기입 모드 시가 낮은 것을 특징으로 하는 반도체 기억 장치.
  41. 제30항에 있어서,
    상기 제1 데이터 기입 모드와 상기 제2 데이터 기입 모드에서는 동작을 기동하는 커맨드의 입력 방법이 다르고, 커맨드의 종류와 그 조합의 차이에 의해 소스선 전위 설정 레벨을 변경하는 것을 특징으로 하는 반도체 기억 장치.
  42. 제30항에 있어서,
    상기 메모리 셀의 게이트와 소스·드레인 사이에 전원 전압보다 큰 전위차를제공함으로써 메모리 셀의 데이터 재기입을 실행하고 있는 기간에 있어서 소스선 전위의 레벨 설정용 커맨드를 갖고, 이 커맨드를 이용하여 상기 제1 데이터 기입 모드와 상기 제2 데이터 기입 모드의 상기 기간에서의 소스선 전위 설정 레벨을 변경하는 것을 특징으로 하는 반도체 기억 장치.
  43. 제30항에 있어서,
    상기 메모리 셀의 게이트와 소스·드레인 사이에 전원 전압보다 큰 전위차를 제공함으로써 메모리 셀의 데이터 재기입을 실행하고 있는 기간에 있어서 소스선 전위 설정 레벨이 상기 제2 데이터 기입 모드 시에 데이터 기입을 행하는 비트선의 전위 설정 레벨과 동일한 것을 특징으로 하는 반도체 기억 장치.
  44. 제30항에 있어서,
    상기 메모리 셀의 게이트와 소스·드레인 사이에 전원 전압보다 큰 전위차를 제공함으로써 메모리 셀의 데이터 재기입을 실행하고 있는 기간에 있어서 소스선 전위 설정 레벨이 상기 제2 데이터 기입 모드 시에 0V인 것을 특징으로 하는 반도체 기억 장치.
KR10-2001-0032013A 2000-06-09 2001-06-08 데이터 기입 모드에 따라 소스선 전위가 제어되는 반도체기억 장치 KR100402224B1 (ko)

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