KR100559714B1

KR100559714B1 - 낸드 플래시 메모리 소자 및 이의 프로그램 방법

Info

Publication number: KR100559714B1
Application number: KR1020040026766A
Authority: KR
Inventors: 박진수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-04-19
Filing date: 2004-04-19
Publication date: 2006-03-10
Also published as: TW200535846A; JP2005310347A; US7212439B2; KR20050101685A; TWI276104B; US20050232012A1

Abstract

본 발명은 낸드 플래시 메모리 소자 및 이의 프로그램 방법에 관한 것으로, 다수의 셀 블록과 접속된 소스라인을 연결하는 공통 소스라인을 제거할 수 있어 소자의 직접도를 향상시킬 수 있고, 각 셀 블록별로 소스라인에 인가되는 전압을 제어할 수 있으며, 정전용량이 큰 비트라인 대신 상대적으로 정전용량이 적은 소스 라인에 펌핑전압을 인가하여 채널 영역의 프라치지전압 레벨을 올릴 수 있으며, 이로인해 디스터번스를 줄일 수 있고, 비트라인에 전원전압 보다 낮은 전압을 사용할 수 있어 전류 소모를 줄일 수 있는 낸드 플래시 메모리 소자 및 이의 프로그램 방법을 제공한다.

플래시, 소스라인, 소스라인 선택부, 프로그램, 디스터번스

Description

낸드 플래시 메모리 소자 및 이의 프로그램 방법{NAND flash memory device and method of programming the same}

도 1은 본 발명에 따른 낸드 플래시 메모리 소자의 회로도이다.

도 2는 본 발명에 따른 동작 전압 생성부의 회로도이다.

도 3은 본 발명의 제 1 실시예에 따른 낸드 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 개념도이다.

도 4는 본 발명의 제 2 실시예에 따른 낸드 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 개념도이다.

도 5는 본 발명의 제 3 실시예에 따른 낸드 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 개념도이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 셀 블록 110 : 셀 스트링부

120 : 스트링 선택부 130 : 소스 선택부

200 : X 디코더부 210 : 스트링 전송 트랜지스터

220 : 워드라인 전송 트랜지스터 230 : 소스 전송 트랜지스터

300 : 소스라인 선택부 310, 320 : 소스라인 트랜지스터

400 : 동작 전압 생성부 500 : 스위치부

510 : 스트링 디스차지 트랜지스터 520 : 소스 디스차지 트랜지스터

본 발명은 낸드 플래시 메모리 소자 및 이의 프로그램 방법에 관한 것으로, 특히 소자의 공통 소스라인을 변경하여 낸드 플래시 메모리 소자의 프로그램 디스터번스를 방지할 수 있는 낸드 플래시 메모리 소자 및 이의 프로그램 방법에 관한 것이다.

낸드 플래시 메모리 소자에 있어서, '0'을 프로그램 하기 위해서는 비트라인(Bit Line)에 0V를 인가하고, '1'을 프로그램 하기 위해서는 비트라인에 Vcc를 인가한다. '1'프로그램시 해당 프로그램 되지 않는 셀의 채널(Channel)은 먼저 Vcc-Vth로 프리차지(Precharge)된 후, 셀프 부스팅(Self Boosting) 동작에 의해 상승함으로써 셀의 게이트 - 채널간 전압차를 줄일 수 있게 되어 셀이 프로그램 되는 현상을 방지할 수 있다. 하지만, 전원전압이 1.8V이하에서는 프리차지된 전압이 낮아지게 된다. 이로인해 게이트 채널간 전압차가 커짐으로써 셀이 받는 프로그램 디스터번스(Program Disturbance)가 커지게 되는 문제점이 발생한다.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 플래시 메모리 셀 블록 각각의 소스라인을 분리하고, 각각의 소스라인을 블록단위로 제어함으로써, 채널의 부스팅 레벨을 상승시킬 수 있는 낸드 플래시 메모리 소자 및 이의 프로그램 방법을 제공한다.

본 발명에 따른 낸드 플래시 메모리 소자는 다수의 셀 블록들, 다수의 소스 라인들, 및 다수의 소스 라인 선택부들을 포함한다. 다수의 셀 블록들 각각은, 스트링 선택부, 다수의 셀 스트링들, 및 소스 선택부를 포함한다. 다수의 셀 스트링들 각각은, 직렬 접속된 다수의 플래시 셀들을 포함하고, 프로그램 동작시, 다수의 플래시 셀들 각각에 소정 정보가 프로그램되고, 소거 동작시, 다수의 플래시 셀들 각각에 저장된 정보가 소거되고, 독출 동작시, 다수의 플래시 셀들 각각에 저장된 정보가 독출된다. 다수의 소스 라인들은 다수의 셀 블록들 중 한 쌍의 셀 블록들마다 하나씩, 한 쌍의 셀 블록들 사이에 각각 배치된다. 다수의 소스 라인 선택부들 각각은, 다수의 동작 전압들 중에서 한 쌍의 동작 전압들 중 어느 하나에 응답하여 동작하고, 글로벌 공통 소스 라인으로부터 수신되는 고전압 또는 접지전압의 글로벌 공통 소스 라인 신호를, 다수의 소스 라인들에 각각 선택적으로 공급한다.

또한, 본 발명에 따른 낸드 플래시 메모리 소자의 프로그램 방법은, 클럭 신호와, 다수의 제어 신호들에 응답하여, 다수의 동작 전압들 중 하나 또는 일부를 생성하는 단계; 상기 생성된 동작 전압(들)에 응답하여, 다수의 셀 블록들 중 하나 또는 일부를 선택하고, 그 선택된 셀 블록(들)의, 로컬 스트링 선택 라인(들)에 스트링 전압의 로컬 스트링 선택 신호를, 소스 선택 라인(들)에 접지 전압의 로컬 소스 선택 신호를, 및 다수의 로컬 워드 라인들에 접지 전압의 다수의 로컬 워드 라인 신호들을 각각 공급하는 단계; 상기 다수의 셀 블록들 중 한 쌍의 셀 블록들마다 하나씩, 상기 한 쌍의 셀 블록들 사이에 각각 배치되는 다수의 소스 라인들 중에서, 상기 선택된 셀 블록(들)에 연결된 소스 라인(들)에, 상기 생성된 동작 전압(들)에 응답하여, 전원전압의 글로벌 공통 소스 라인 신호를 선택적으로 공급하는 단계; 선택된 셀 블록(들)에 연결된 다수의 비트 라인들 중 선택된 비트 라인(들)에 상기 접지 전압의 비트 라인 신호(들)를 공급하고, 선택되지 않은 비트 라인(들)에 패스 전압의 비트 라인 신호(들)을 공급하는 단계; 및 설정된 시간 이 후, 상기 다수의 로컬 워드 라인들 중 선택된 워드 라인(들)에 프로그램 전압의 상기 로컬 워드 라인 신호(들)를 공급하고, 선택되지 않은 워드 라인에 바이패스 전압의 상기 로컬 워드 라인 신호(들)를 공급함으로써, 상기 선택된 워드 라인(들)과 상기 선택된 비트 라인(들)에 연결된 플래시 셀들을 프로그램하는 단계를 포함한다.

또한, 본 발명에 따른 낸드 플래시 메모리 소자의 프로그램 방법은, 클럭 신호와, 다수의 제어 신호들에 응답하여, 다수의 동작 전압들 중 하나 또는 일부를 생성하는 단계; 상기 생성된 동작 전압(들)에 응답하여, 다수의 셀 블록들 중 하나 또는 일부를 선택하고, 그 선택된 셀 블록(들)의, 로컬 스트링 선택 라인(들)에 접지 전압의 로컬 스트링 선택 신호를, 및 소스 선택 라인(들)에 펌핑 전압의 로컬 소스 선택 신호를 각각 공급하는 단계; 상기 다수의 셀 블록들 중 한 쌍의 셀 블록들마다 하나씩, 상기 한 쌍의 셀 블록들 사이에 각각 배치되는 다수의 소스 라인들 중에서, 상기 선택된 셀 블록(들)에 연결된 소스 라인(들)에, 상기 생성된 동작 전압(들)에 응답하여, 프리차지 전압의 글로벌 공통 소스 라인 신호를 선택적으로 공급하는 단계; 상기 선택된 셀 블록(들)의 다수의 로컬 워드 라인들 중 선택된 워드 라인(들)에 프로그램 전압의 상기 로컬 워드 라인 신호(들)를 공급하고, 선택되지 않은 워드 라인에 바이패스 전압의 상기 로컬 워드 라인 신호(들)를 공급하는 단계; 상기 선택된 셀 블록(들)에 연결된 다수의 비트 라인들 중 선택된 비트 라인(들)에 상기 접지 전압의 비트 라인 신호(들)를 공급하고, 선택되지 않은 비트 라인(들)에 패스 전압의 비트 라인 신호(들)을 공급하는 단계; 및 설정된 시간 이 후, 상기 선택된 셀 블록(들)의, 상기 로컬 스트링 선택 라인(들)에 패스 전압의 로컬 스트링 선택 신호를, 및 상기 소스 선택 라인(들)에 접지 전압의 상기 로컬 소스 선택 신호를 각각 공급함으로써, 상기 선택된 워드 라인(들)과 상기 선택된 비트 라인(들)에 연결된 플래시 셀들을 프로그램하는 단계를 포함한다.

또한, 본 발명에 따른 낸드 플래시 메모리 소자의 프로그램 방법은, 클럭 신호와, 다수의 제어 신호들에 응답하여, 다수의 동작 전압들 중 하나 또는 일부를 생성하는 단계; 상기 생성된 동작 전압(들)에 응답하여, 다수의 셀 블록들 중 하나 또는 일부를 선택하고, 그 선택된 셀 블록(들)의, 로컬 스트링 선택 라인(들)에 접지 전압의 로컬 스트링 선택 신호를, 소스 선택 라인(들)에 펌핑 전압의 로컬 소스 선택 신호를, 및 다수의 로컬 워드 라인들에 접지 전압의 다수의 로컬 워드 라인 신호들을 각각 공급하는 단계; 상기 다수의 셀 블록들 중 한 쌍의 셀 블록들마다 하나씩, 상기 한 쌍의 셀 블록들 사이에 각각 배치되는 다수의 소스 라인들 중에서, 상기 선택된 셀 블록(들)에 연결된 소스 라인(들)에, 상기 생성된 동작 전압(들)에 응답하여, 프리차지 전압의 글로벌 공통 소스 라인 신호를 선택적으로 공급하는 단계; 상기 선택된 셀 블록(들)에 연결된 다수의 비트 라인들 중 선택된 비트 라인(들)에 상기 접지 전압의 비트 라인 신호(들)를 공급하고, 선택되지 않은 비트 라인(들)에 패스 전압의 비트 라인 신호(들)을 공급하는 단계; 제1 설정 시간 이 후, 상기 선택된 셀 블록(들)의 다수의 로컬 워드 라인들 중 선택된 워드 라인(들)에 프로그램 전압의 상기 로컬 워드 라인 신호(들)를 공급하고, 선택되지 않은 워드 라인에 바이패스 전압의 상기 로컬 워드 라인 신호(들)를 공급하는 단계; 및 제2 설정 시간 이 후, 상기 선택된 셀 블록(들)의, 상기 로컬 스트링 선택 라인(들)에 패스 전압의 로컬 스트링 선택 신호를, 및 상기 소스 선택 라인(들)에 접지 전압의 상기 로컬 소스 선택 신호를 각각 공급함으로써, 상기 선택된 워드 라인(들)과 상기 선택된 비트 라인(들)에 연결된 플래시 셀들을 프로그램하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

도 1을 참조하면, 본 발명의 낸드 플래시 메모리 소자는 다수의 플래시 셀이 직렬 접속된 다수의 셀 스트링(110a, 110b,...)을 포함하고, 소정의 제어신호에 따라 플래시 셀들의 정보가 소거되거나, 선택된 플래시 셀에 소정 정보가 프로그램되거나, 선택된 셀의 정보가 독출되는 다수의 셀 블록(100a, 100b,...)과, 다수의 셀 블록(100a, 100b,...) 내의 다수의 셀 스트링(110a, 110b,...)이 각기 접속된 다수의 소스라인(SL)과, 다수의 소스라인(SL) 각각에, (프로그램 동작시에는) 별도의 고전압(독출 동작시에는 접지전압)을 인가하기 위한 소스라인 선택부(300)를 포함한다. 동작 전압(BSELa, BSELb)에 따라 상기 소정의 제어신호를 전송하는 X 디코더부(200a, 200b)를 더 포함할 수 있다.

상술한 낸드 플래시 메모리 소자를 좀더 구체적으로 설명하면 다음과 같다.

다수의 셀 스트링(110a, 110b,...)이 각기 다수의 비트라인(BL0 내지 BLn)에 대응되도록 배열되고, 로컬 스트링 선택 신호(DSL), 로컬 소스 선택 신호(SSL), 다수의 로컬 워드라인(WL0 내지 WLn)의 전압과 다수의 비트라인(BL0 내지 BLn)(n은 정수)의 전압에 따라 소거되거나, 선택된 셀 스트링(110a, 110b,... 중 일부) 내의 선택된 셀에 소정의 정보가 프로그램되거나, 상기 선택된 셀의 정보가 독출되는 다수의 셀 블록(100a, 100b,...)과, 동작 전압(BSELa, BSELb)에 따라 다수의 글로벌 신호를 다수의 셀 블록(100a, 100b,...) 각각에 로컬 스트링 선택 신호(DSL), 로컬 소스 선택 신호(SSL) 및 다수의 로컬 워드라인 신호(WL0 내지 WLn)로 전송하는 다수의 X 디코더부(200a, 200b,...)와, 상기 다수의 셀 블록 각각의 다수의 셀 스트링(110a, 110b,...)의 공통 소스 단자에 접속된 다수의 소스 라인(SL)과, 상기 동작 전압(BSELa, BSELb)에 따라 글로벌 공통 소스 라인 신호(GSL)를 다수의 소스 라인(SL)에 각기 인가하는 다수의 소스라인 선택부(300)를 포함한다.

본 실시예에서는 인접한 두 셀 블록(100a 및 100b)이 하나의 소스라인(SL)을 공유하는 것이 바람직하다. 또한, 본 발명에서는 종래의 소스라인을 연결하는 공통 소스라인을 형성하지 않는다. 즉, 셀 어레이내에 공통 소스라인을 드로잉하지 않는다. 따라서, 글로벌 공통 소스 라인 신호(GSL)를 생성하고, 이를 소스 라인 선택부(300)를 통해 개개의 셀 블록(100a 및 100b)에 인가함으로써 소스 라인(SL)을 셀 블록(100) 단위로 제어할 수 있다. 다수의 글로벌 신호는 글로벌 스트링 선택 신호(GDSL), 글로벌 소스 선택 신호(GSSL) 및 다수의 글로벌 워드라인(GWL0 내지 GWLn)를 지칭한다.

또한, 클럭 신호(CLK)와 외부의 제 1 제어신호들(SEL[K])에 따라 동작 전압(BSELn)(n은 a, b,..)을 생성하는 동작 전압 생성부(400a, 400b,...)를 더 포함할 수 있다. 또한, 제 2 제어신호(CS)에 따라 가상 접지신호(VGND)를 로컬 스트링 선택신호(DSL) 및 로컬 소스 선택 신호(SSL)로 전송하는 스위치부(500a, 500b,...)를 더 포함할 수 있다. 또한, 비트 라인(BL)과 각기 접속되어 선택될 셀 블록(100)내의 셀에 프로그램할 소정의 데이터를 저장하는 다수의 페이지 버퍼부(미도시)를 더 포함할 수 있다.

셀 블록(100a, 100b)은 로컬 스트링 선택신호(DSL)에 따라 다수의 비트라인 신호(BL)를 전송하는 스트링 선택부(120a, 120b)와, 로컬 소스 선택신호(SSL)에 따라 소스라인 신호(SL)를 전송하는 소스 선택부(130a, 130b)와, 다수의 비트라인 신호(BL), 소스라인 신호(SL) 및 다수의 로컬 워드라인 신호(WL0 내지 WLn)에 따라 소정의 데이터를 저장하는 셀 스트링부를 포함한다. 스트링 선택부(120a, 120b)는 다수의 비트라인(BL)에 각기 접속되어 로컬 스트링 선택신호(SSL)에 따라 비트라인(BL) 신호를 전송하는 다수의 스트링 선택 트랜지스터(T1 내지 Tn)를 포함한다. 소스 선택부(130a, 130b)는 소스라인(SL)에 접속되어 로컬 소스 선택신호(SSL)에 따라 소스라인(SL) 신호를 전송하는 다수의 소스 선택 트랜지스터(T100 내지 Tm)(m은 정수)를 포함한다. 셀 스트링부는 직렬 접속된 다수의 셀이 다수의 스트링 선택 트랜지스터(T1 내지 Tn)와 다수의 소스 선택 트랜지스터(T100 내지 Tm) 사이에 각기 접속된 다수의 셀 스트링(110a, 110b,...)을 포함하되, 다수의 셀 스트링(110a, 110b,...) 내의 동일위치에 있는 셀의 게이트 각각에 로컬 워드라인(WL)이 접속되어 다수의 비트라인 신호(BL), 공통 소스라인 신호(SSL) 및 다수의 로컬 워드라인 신호(WL0 내지 WLn)에 따라 소정의 데이터를 저장하거나 소거한다.

X 디코더부(200a, 200b,...)는 동작전압(BSEL)에 따라 각기 글로벌 스트링 선택신호(GDSL)를 로컬 스트링 선택신호(DSL)로 전송하는 스트링 전송 트랜지스터(210)와, 글로벌 소스 선택신호(GSSL)를 로컬 소스 선택신호(SSL)로 전송하는 소스 전송 트랜지스터(230)와, 다수의 글로벌 워드라인 신호(GWL0 내지 GWLn)를 다수의 로컬 워드라인 신호(WL0 내지 WLn)로 전송하는 다수의 워드라인 전송 트랜지스터(220)를 포함한다.

소스라인 선택부(300)는 각기 서로 다른 동작 전압(BSELa 및 BSELb)에 따라 글로벌 공통 소스라인 신호(GSL)를 소스라인(SL)에 인가하는 제 1 및 제 2 소스라인 트랜지스터(310 및 320)를 포한한다. 각기 서로 다른 동작전압(BSELa 및 BSELb)은 소스라인(SL)을 공유하는 두개의 셀 블록(100a 및 100b)중, 제 1 셀 블록(100a)과 접속된 제 1 X 디코더부(200a)에 인가되는 제 1 동작 전압(BSELa)과, 다른 하나의 제 2 셀 블록(100b)과 접속된 제 2 X 디코더부(200b)에 인가되는 제 2 동작 전압(BSELb)을 지칭한다(도 1 참조).

스위치부들(500a, 500b) 각각은 제 2 제어신호(CS)에 따라 각기 로컬 스트링 선택신호(DSL)로 가상 접지신호(VGND)를 전송하는 스트링 디스차지 트랜지스터(510)와, 로컬 소스 선택신호(SSL)로 가상 접지신호(VGND)를 전송하는 소스 디스차지 트랜지스터(520)를 포함한다. 스위치부들(500a, 500b) 각각은 프로그램 또는 리드시 선택되지 않은 셀 블록(100a 또는 100b)에 로컬 스트링 선택신호(DSL)와 로컬 소스 선택 신호(SSL)로 로직 로우의 가상 접지 신호(VGND)를 전송하는 역할을 한다.

도 2는 본 발명에 따른 동작 전압 생성부의 회로도이다. 동작 전압 생성부들(400a, 400b,...)의 구성 및 동작은 서로 유사하므로, 도 2에서는 상기 동작 전압 생성부(400a)의 구성 및 동작을 중심으로 설명한다.

도 2를 참조하면, 동작 전압 생성부(400a)는 클럭 신호(CLK)와 제 1 제어신호들(SEL[K])을 로직 조합하는 낸드 게이트(ND)와, 전원전압에 따라 동작 전압 출력단을 프리차지하는 제 1 NMOS 트랜지스터(N1)와, 낸드 게이트(ND)의 출력단과 동작 전압 출력단 사이에 직렬 접속된 커패시터(C1) 및 제 2 NMOS 트랜지스터(N2)와, 펌프 전압(VPP) 입력단과 제 2 NMOS 트랜지스터(N2)의 게이트 단자 사이에 접속되어 동작 전압(BSELa)에 따라 구동하는 제 3 NMOS 트랜지스터(N3)를 포함한다. 본 발명에서의 동작 전압 생성부(400a)는 상기 동작 전압(BSELa)을 펌핑된 전압(VPP)보다 Vth 만큼 높은 전압으로 생성하는 것이 바람직하다. 즉, 상술한 구성을 갖는 동작 전압 생성부 회로에 한정되지 않고, 다양한 소자로 구성된 다양한 형태의 회로가 가능하다.

앞서 상술한 다수의 스트링 선택 트랜지스터(T1 내지 Tn)와 다수의 소스 선택 트랜지스터(T100 내지 Tm)는 NMOS 트랜지스터를 사용하는 것이 바람직하다. 다수의 스트링 선택 트랜지스터(T1 내지 Tn)와 다수의 소스 선택 트랜지스터(T100 내지 Tm)중 첫 번째 트랜지스터(T1 및 T100)들 간에 다수의 셀 스트링(110)중 첫 번째 셀 스트링이 접속된다. 다수의 셀 스트링중 첫 번째 셀들은 첫 번째 워드라인 신호(WL0)에 따라 동작한다. 셀 스트링(110)에 16의 2의 배수 개수만큼의 셀이 직렬 접속되어 있는 것이 바람직하다. 본 발명의 낸드 플래시 소자에 있어서는 1024의 2의 배수 개수만큼의 셀 블록(100)이 위치해 있는 것이 바람직하다.

스트링 전송 트랜지스터(210), 소스 전송 트랜지스터(230), 다수의 워드라인 전송 트랜지스터(220), 제 1 및 제 2 소스라인 트랜지스터(310 및 320)로 1 내지 28V의 전압에서도 동작이 가능한 고전압 NMOS 트랜지스터를 사용하는 것이 바람직하다. 즉, 20V 이상의 정션 브레이크다운 전압을 갖는 트랜지스터를 사용하는 것이 효과적이다. 또한, 상술한 트랜지스터로 이온주입되지 않은 반도체 기판 상에 형성되는 네이티브 고전압 트랜지스터를 사용하는 것이 바람직하다.

스트링 디스차지 트랜지스터(510), 소스 디스차지 트랜지스터(520), 제 1 및 제 2 소스라인 트랜지스터(310 및 320)로 고전압 NMOS 트랜지스터 또는 일반 NMOS 트랜지스터를 사용하는 것이 바람직하다.

상술한 구성을 갖는 본 발명에 있어서, 선택된 셀 블록내의 소정의 셀 내의 데이터를 프로그램하기 위한 과정을 설명하면 다음과 같다. 이때, 선택된 셀 블록을 도 1의 100a로 하고, 선택되지 않은 셀 블록을 도 1의 100b로 하여 설명한다.

도 1 및 도 3을 참조하면, 본 발명의 제 1 실시예에 따른 낸드 플래시 메모리 소자의 프로그램 과정은 다음과 같다. 먼저, 제1 동작 전압 생성부(400a)가 클럭 신호(CLK)와 제 1 제어신호들(SEL[K])에 응답하여, 동작 전압(BSELa)을 생성한다. 이때, 제2 동작 전압 생성부(400b)는 동작 전압(BSELb)을 생성하지 않는다. 그 결과, 상기 동작 전압(BSELa)에 응답하여, X 디코더부(200a)의 스트링 전송 트랜지스터(210), 소스 전송 트랜지스터(230), 및 다수의 워드라인 전송 트랜지스터(220)와, 소스라인 선택부(300)의 제1 소스라인 트랜지스터(310)가 턴 온된다. 한편, X 디코더부(200b)의 스트링 전송 트랜지스터(210), 소스 전송 트랜지스터(230), 및 다수의 워드라인 전송 트랜지스터(220)와, 소스라인 선택부(300)의 제2 소스라인 트랜지스터(320)는 턴 오프된다. 결국, 상기 셀 블록(100a)이 선택되고, 상기 셀 블록(100b)은 선택되지 않는다.
상기 X 디코더부(200a)의 상기 스트링 전송 트랜지스터(210)는 스트링 전압의 글로벌 스트링 선택 신호(GDSL)를 상기 셀 블록(100a)의 로컬 스트링 선택 라인에 로컬 스트링 선택 신호(DSL)로서 공급한다. 상기 X 디코더부(200a)의 상기 소스 전송 트랜지스터(230)는 접지 전압의 글로벌 소스 선택 신호(GSSL)를 상기 셀 블록(100a)의 소스 선택 라인에 로컬 소스 선택 신호(SSL)로서 공급한다. 또, 상기 X 디코더부(200a)의 다수의 워드라인 전송 트랜지스터(220)는 접지 전압의 다수의 글로벌 워드 라인 신호들(GWL0∼GWLn)을 상기 셀 블록(100a) 다수의 로컬 워드 라인들에 접지 전압의 다수의 로컬 워드 라인 신호들(WL0∼WLn)로서 각각 공급한다. 또, 소스라인 선택부(300)의 제1 소스라인 트랜지스터(310)는 상기 셀 블록(100a)에 연결된 소스 라인(SL)에 전원 전압의 글로벌 공통 소스 라인 신호(GSL)를 공급한다. 이때, 상기 제2 소스라인 트랜지스터(320)가 턴 오프된 상태이므로, 상기 셀 블록(100b)은 상기 셀 블록(100a)에 연결된 상기 소스 라인(SL)으로부터 분리된다.
또, 상기 셀 블록(100a)에 연결된 다수의 비트 라인들(BL0∼BLn) 중 선택된 비트 라인(들)에 상기 접지 전압(BL : "0" Program)의 비트 라인 신호(들)이 공급되고, 선택되지 않은 비트 라인(들)에 패스 전압(V1)(BL : "1" Program)의 비트 라인 신호(들)이 공급된다. 설정된 시간 이 후, 상기 다수의 글로벌 워드 라인 신호들(GWL0∼GWLn) 중 선택된 워드 라인(Sel WL)에 대응하는 일부가 프로그램 전압 레벨로 변경되고, 선택되지 않은 워드 라인(Unsel WL)에 대응하는 나머지가 바이패스 전압 레벨로 변경된다. 그 결과, 상기 X 디코더부(200a)의 상기 다수의 워드라인 전송 트랜지스터(220) 중 일부는 상기 다수의 로컬 워드 라인들(WL0∼WLn) 중 선택된 워드 라인(들)(Sel WL)에 상기 프로그램 전압의 글로벌 워드 라인 신호들(GWL0∼GWLn 중 일부)을 로컬 워드 라인 신호들(WL0∼WLn 중 일부)로서 각각 공급한다. 또, 상기 X 디코더부(200a)의 상기 다수의 워드라인 전송 트랜지스터(220) 중 나머지는 상기 다수의 로컬 워드 라인들(WL0∼WLn) 중 선택되지 않은 워드 라인(Unsel WL)에 바이패스 전압의 글로벌 워드 라인 신호들(GWL0∼GWLn 중 일부)을 로컬 워드 라인 신호들(WL0∼WLn 중 일부)로서 각각 공급한다. 결국, 상기 셀 블록(100a)에서 상기 선택된 워드 라인(들)(Sel WL)과 상기 선택된 비트 라인(들)(BL0∼BLn 중 일부)에 연결된 플래시 셀들이 프로그램된다.

상술한 전원전압은 3.0 내지 1.6V의 범위에 포함되는 전압을 사용하는 것이 바람직하다. 스트링 전압 및 패스전압으로 전원전압을 사용하는 것이 바람직하다. 프로그램 전압으로는 17 내지 19V의 범위에 포함되는 전압을 사용하고, 바이패스 전압으로 9 내지 11V의 범위에 포함되는 전압을 사용하는 것이 바람직하다.

또한, 상기의 프로그램 방법에 있어서, 외부의 어드레스를 통해 프로그램될 셀의 정보를 입력받아 비트라인(BL)과 워드라인(WL)을 선택하는 단계와, 상기 프로그램될 셀이 포함된 셀 블록(100)과 접속된 X 디코더부(200) 및 소스라인 선택부(300)를 인에이블 시키고, 페이지 버퍼에 프로그램할 데이터를 저장하는 단계를 더 포함할 수 있다.

상술한 제 1 실시예에 따른 프로그램 방법을 구체적으로 설명하면 다음과 같다.

페이지 버퍼부를 통해 선택된 비트라인(BL : "0" Program)에 접지전압을 인가하고, 선택되지 않은 비트라인(BL : "1" Program)에는 전원전압을 인가한다. X 디코더부(200a)를 통해 로컬 스트링 선택라인(DSL)에 전원전압을 인가하고, 로컬 소스 선택 라인(SSL)에 접지전원을 인가하고, 워드라인(WL)에 접지전압을 인가한다. 이로써, 로컬 스트링 선택라인(DSL)에 접속된 로컬 스트링 선택 트랜지스터(T1 내지 Tn)가 턴 온 된다. 그 결과, 선택되지 않은 비트라인(BL)에 가해진 전원전압을 통해 선택되지 않은 셀 스트링(110a)의 채널 영역은 Vcc - Vth 까지의 전압으로 프리차지되고, 선택된 비트 라인(BL)에 가해진 접지전압에 따라 선택된 셀 스트링(110a)의 채널 영역은 0V 전위를 유지한다.

이후에 선택된 워드라인(Sel WL)에는 18V를 인가하고, 선택되지 않은 워드라인(Unsel WL)에는 10V를 인가한다. 이로써, 프로그램 되지 않은 셀 스트링(전원전압이 인가된)의 채널은 셀프 부스팅이 되어 프로그램이 되지 않는다. 또한, 프로그램될 셀 스트링의 채널은 접지전원을 유지하고 있지만, 선택되지 않은 워드라인(Unsel WL)에 접속된 셀의 채널과 게이트 간의 전압차가 작기 때문에 프로그램되지 않고, 선택된 워드라인(Sel WL)에 접속된 셀은 채널과 게이트간의 전압차가 커 프로그램이 수행된다.

도 1 및 도 4를 참조하면, 본 발명의 제 2 실시예에 따른 낸드 플래시 메모리 소자의 프로그램 과정은 다음과 같다. 먼저, 제1 동작 전압 생성부(400a)가 클럭 신호(CLK)와 제 1 제어신호들(SEL[K])에 응답하여, 동작 전압(BSELa)을 생성한다. 이때, 제2 동작 전압 생성부(400b)는 동작 전압(BSELb)을 생성하지 않는다. 그 결과, 상기 동작 전압(BSELa)에 응답하여, X 디코더부(200a)의 스트링 전송 트랜지스터(210), 소스 전송 트랜지스터(230), 및 다수의 워드라인 전송 트랜지스터(220)와, 소스라인 선택부(300)의 제1 소스라인 트랜지스터(310)가 턴 온된다. 한편, X 디코더부(200b)의 스트링 전송 트랜지스터(210), 소스 전송 트랜지스터(230), 및 다수의 워드라인 전송 트랜지스터(220)와, 소스라인 선택부(300)의 제2 소스라인 트랜지스터(320)는 턴 오프된다. 결국, 상기 셀 블록(100a)이 선택되고, 상기 셀 블록(100b)은 선택되지 않는다.
상기 X 디코더부(200a)의 상기 스트링 전송 트랜지스터(210)는 접지 전압의 글로벌 스트링 선택 신호(GDSL)를 상기 셀 블록(100a)의 로컬 스트링 선택 라인에 로컬 스트링 선택 신호(DSL)로서 공급한다. 상기 X 디코더부(200a)의 상기 소스 전송 트랜지스터(230)는 펌핑 전압의 글로벌 소스 선택 신호(GSSL)를 상기 셀 블록(100a)의 소스 선택 라인에 로컬 소스 선택 신호(SSL)로서 공급한다. 또, 소스라인 선택부(300)의 제1 소스라인 트랜지스터(310)는 상기 셀 블록(100a)에 연결된 소스 라인(SL)에 프리차지 전압의 글로벌 공통 소스 라인 신호(GSL)를 공급한다. 이때, 상기 제2 소스라인 트랜지스터(320)가 턴 오프된 상태이므로, 상기 셀 블록(100b)은 상기 셀 블록(100a)에 연결된 상기 소스 라인(SL)으로부터 분리된다. 또, 상기 X 디코더부(200a)의 상기 다수의 워드라인 전송 트랜지스터(220) 중 일부는 상기 다수의 로컬 워드 라인들(WL0∼WLn) 중 선택된 워드 라인(들)(Sel WL)에 상기 프로그램 전압의 글로벌 워드 라인 신호들(GWL0∼GWLn 중 일부)을 로컬 워드 라인 신호들(WL0∼WLn 중 일부)로서 각각 공급한다. 또, 상기 X 디코더부(200a)의 상기 다수의 워드라인 전송 트랜지스터(220) 중 나머지는 상기 다수의 로컬 워드 라인들(WL0∼WLn) 중 선택되지 않은 워드 라인(Unsel WL)에 바이패스 전압의 글로벌 워드 라인 신호들(GWL0∼GWLn 중 일부)을 로컬 워드 라인 신호들(WL0∼WLn 중 일부)로서 각각 공급한다. 또, 상기 셀 블록(100a)에 연결된 다수의 비트 라인들(BL0∼BLn) 중 선택된 비트 라인(들)에 상기 접지 전압(BL : "0" Program)의 비트 라인 신호(들)이 공급되고, 선택되지 않은 비트 라인(들)에 패스 전압(V1)(BL : "1" Program)의 비트 라인 신호(들)이 공급된다. 설정된 시간 이 후, 상기 글로벌 스트링 선택 신호(GDSL)가 패스 전압(V1) 레벨로 변경되고, 상기 글로벌 소스 선택 신호(GSSL)가 접지 전압 레벨로 변경된다. 그 결과, 상기 X 디코더부(200a)의 상기 스트링 전송 트랜지스터(210)는 상기 패스 전압(V1)의 글로벌 스트링 선택 신호(GDSL)를 상기 셀 블록(100a)의 로컬 스트링 선택 라인에 로컬 스트링 선택 신호(DSL)로서 공급한다. 또, 상기 X 디코더부(200a)의 상기 소스 전송 트랜지스터(230)는 상기 접지 전압의 글로벌 소스 선택 신호(GSSL)를 상기 셀 블록(100a)의 소스 선택 라인에 로컬 소스 선택 신호(SSL)로서 공급한다. 결국, 상기 셀 블록(100a)에서 상기 선택된 워드 라인(들)(Sel WL)과 상기 선택된 비트 라인(들)(BL0∼BLn 중 일부)에 연결된 플래시 셀들이 프로그램된다.

펌핑 전압 및 프리차지전압으로 9 내지 13V의 범위에 포함되는 전압을 사용하는 것이 바람직하다. 패스전압(V1)으로 스트링 선택 트랜지스터(T1 내지 Tn)의 문턱전압보다는 크고, 전원전압보다 낮거나 동일한 전압을 사용하는 것이 바람직하다. 전원전압은 3.0 내지 1.6V의 범위에 포함되는 전압을 사용하는 것이 바람직하다. 프로그램 전압으로는 17 내지 19V의 범위에 포함되는 전압을 사용하고, 바이패스 전압으로 9 내지 11V의 범위에 포함되는 전압을 사용하는 것이 바람직하다.

또한, 상기의 프로그램 방법에 있어서, 외부의 어드레스를 통해 프로그램될 셀의 정보를 입력받아 비트라인(BL)과 워드라인(WL)을 선택하는 단계와, 상기 프로그램될 셀이 포함된 셀 블록(100a)과 접속된 X 디코더부(200a) 및 소스라인 선택부(300)를 인에이블 시키고, 페이지 버퍼부에 프로그램할 데이터를 저장하는 단계를 더 포함할 수 있다.

상술한 제 2 실시예에 따른 프로그램 방법을 구체적으로 설명하면 다음과 같다.

페이지 버퍼부를 통해 선택된 비트라인(BL : "0" Program)에 접지전원을 인가하고, 선택되지 않을 비트라인(BL : "1" Program)에는 패스전압(V1)을 인가한다. X 디코더부(200a)를 통해 로컬 스트링 선택라인(DSL)에 접지전원을 인가하고, 로컬 소스 선택라인(SSL)에 10V를 인가하고, 선택된 워드라인(Sel WL)에 18V를 인가하고, 선택되지 않은 워드라인(Unsel WL)에 10V를 인가한다. 소스라인 선택부(300)를 통해 소스라인(SL)에 10V의 전압을 인가한다.

이로써, 채널 전압을 소정 전압 레벨로 상승시킨다. 즉, 로컬 소스 선택 트랜지스터(T1 내지 Tn)는 턴온되고, 소스라인(SL)에 인가된 10V의 전압을 통해 셀 블록(100a) 전체 셀 스트링(110a)의 채널 영역은 10V - Vth 까지의 전압으로 프리차지된다. 이때, Vth는 모든 셀이 소거된 셀일 경우에는 로컬 소스 선택 트랜지스터의 문턱 전압을 지칭하고, 프로그램 셀이 있는 경우에는 프로그램 셀의 문턱 전압을 지칭하는 것이 바람직하다. 이때, 스트링 선택 트랜지스터(T100 내지 Tm)와 셀은 모두 턴오프 된다. 셀의 게이트에는 점차적으로 10V 또는 18V의 전압이 인가된다.

채널 전압을 소정 전압 레벨로 프리차지한 다음, 로컬 소스 선택 라인(SSL)의 전압을 디스차지한다. 이로써, 로컬 소스 선택 트랜지스터(T100 내지 Tm)는 턴오프 된다. 그후, X 디코더부(200a)를 통해 로컬 스트링 선택 라인(DSL)에 패스 전압을 인가한다.

이로써, 스트링 선택 트랜지스터(DSL)가 턴온되어, 선택된 비트라인(BL : "0" Program)과 접속된 셀 스트링(110)의 채널 전압을 0V로 떨어뜨린다. 이로인해 셀의 게이트와 채널간의 전압차가 18V를 유지하게 되어 선택된 워드라인(Sel WL)에 접속된 셀이 프로그램된다. 하지만, 셀의 게이트와 채널간의 전압차가 10V를 유지하는 선택되지 않은 워드라인(Unsel WL)에 접속된 셀은 프로그램되지 않는다. 또한, 선택되지 않은 비트라인(BL : "1" Program)에 접속된 셀 스트링의 채널 전압은 10V -Vth를 유지하게 되어 프로그램되지 않는다. 본 실시예에서는 소스라인(SL)을 통해 채널 영역에 10V 보다 더 높은 전압을 인가할 수도 있다. 이로인해 셀이 받는 디스터번스를 줄일 수 있다.

도 1 및 도 5를 참조하면, 본 발명의 제 3 실시예에 따른 낸드 플래시 메모리 소자의 프로그램 과정은 다음과 같다. 먼저, 제1 동작 전압 생성부(400a)가 클럭 신호(CLK)와 제 1 제어신호들(SEL[K])에 응답하여, 동작 전압(BSELa)을 생성한다. 이때, 제2 동작 전압 생성부(400b)는 동작 전압(BSELb)을 생성하지 않는다. 그 결과, 상기 동작 전압(BSELa)에 응답하여, X 디코더부(200a)의 스트링 전송 트랜지스터(210), 소스 전송 트랜지스터(230), 및 다수의 워드라인 전송 트랜지스터(220)와, 소스라인 선택부(300)의 제1 소스라인 트랜지스터(310)가 턴 온된다. 한편, X 디코더부(200b)의 스트링 전송 트랜지스터(210), 소스 전송 트랜지스터(230), 및 다수의 워드라인 전송 트랜지스터(220)와, 소스라인 선택부(300)의 제2 소스라인 트랜지스터(320)는 턴 오프된다. 결국, 상기 셀 블록(100a)이 선택되고, 상기 셀 블록(100b)은 선택되지 않는다.
상기 X 디코더부(200a)의 상기 스트링 전송 트랜지스터(210)는 접지 전압의 글로벌 스트링 선택 신호(GDSL)를 상기 셀 블록(100a)의 로컬 스트링 선택 라인에 로컬 스트링 선택 신호(DSL)로서 공급한다. 상기 X 디코더부(200a)의 상기 소스 전송 트랜지스터(230)는 펌핑 전압의 글로벌 소스 선택 신호(GSSL)를 상기 셀 블록(100a)의 소스 선택 라인에 로컬 소스 선택 신호(SSL)로서 공급한다. 또, 상기 X 디코더부(200a)의 다수의 워드라인 전송 트랜지스터(220)는 접지 전압의 다수의 글로벌 워드 라인 신호들(GWL0∼GWLn)을 상기 셀 블록(100a) 다수의 로컬 워드 라인들에 접지 전압의 다수의 로컬 워드 라인 신호들(WL0∼WLn)로서 각각 공급한다. 또, 소스라인 선택부(300)의 제1 소스라인 트랜지스터(310)는 상기 셀 블록(100a)에 연결된 소스 라인(SL)에 프리차지 전압의 글로벌 공통 소스 라인 신호(GSL)를 공급한다. 이때, 상기 제2 소스라인 트랜지스터(320)가 턴 오프된 상태이므로, 상기 셀 블록(100b)은 상기 셀 블록(100a)에 연결된 상기 소스 라인(SL)으로부터 분리된다. 또, 상기 셀 블록(100a)에 연결된 다수의 비트 라인들(BL0∼BLn) 중 선택된 비트 라인(들)에 상기 접지 전압(BL : "0" Program)의 비트 라인 신호(들)이 공급되고, 선택되지 않은 비트 라인(들)에 패스 전압(V1)(BL : "1" Program)의 비트 라인 신호(들)이 공급된다. 제1 설정 시간 이 후, 상기 다수의 글로벌 워드 라인 신호들(GWL0∼GWLn) 중 선택된 워드 라인(Sel WL)에 대응하는 일부가 프로그램 전압 레벨로 변경되고, 선택되지 않은 워드 라인(Unsel WL)에 대응하는 나머지가 바이패스 전압 레벨로 변경된다. 그 결과, 상기 X 디코더부(200a)의 상기 다수의 워드라인 전송 트랜지스터(220) 중 일부는 상기 다수의 로컬 워드 라인들(WL0∼WLn) 중 선택된 워드 라인(들)(Sel WL)에 상기 프로그램 전압의 글로벌 워드 라인 신호들(GWL0∼GWLn 중 일부)을 로컬 워드 라인 신호들(WL0∼WLn 중 일부)로서 각각 공급한다. 또, 상기 X 디코더부(200a)의 상기 다수의 워드라인 전송 트랜지스터(220) 중 나머지는 상기 다수의 로컬 워드 라인들(WL0∼WLn) 중 선택되지 않은 워드 라인(Unsel WL)에 바이패스 전압의 글로벌 워드 라인 신호들(GWL0∼GWLn 중 일부)을 로컬 워드 라인 신호들(WL0∼WLn 중 일부)로서 각각 공급한다. 상기 제1 설정 시간 보다 긴 제2 설정 시간 이 후, 상기 글로벌 스트링 선택 신호(GDSL)가 패스 전압(V1) 레벨로 변경되고, 상기 글로벌 소스 선택 신호(GSSL)가 접지 전압 레벨로 변경된다. 그 결과, 상기 X 디코더부(200a)의 상기 스트링 전송 트랜지스터(210)는 상기 패스 전압(V1)의 글로벌 스트링 선택 신호(GDSL)를 상기 셀 블록(100a)의 로컬 스트링 선택 라인에 로컬 스트링 선택 신호(DSL)로서 공급한다. 또, 상기 X 디코더부(200a)의 상기 소스 전송 트랜지스터(230)는 상기 접지 전압의 글로벌 소스 선택 신호(GSSL)를 상기 셀 블록(100a)의 소스 선택 라인에 로컬 소스 선택 신호(SSL)로서 공급한다. 결국, 상기 셀 블록(100a)에서 상기 선택된 워드 라인(들)(Sel WL)과 상기 선택된 비트 라인(들)(BL0∼BLn 중 일부)에 연결된 플래시 셀들을 프로그램된다.

상기 펌핑 전압 및 프리차지 전압으로 3 내지 6V의 범위에 포함되는 전압을 사용하는 것이 바람직하다. 패스전압(V1)으로 스트링 선택 트랜지스터의 문턱전압보다는 크고, 전원전압보다 낮거나 동일한 전압을 사용하는 것이 바람직하다. 전원전압은 3.0 내지 1.6V의 범위에 포함되는 전압을 사용하는 것이 바람직하다. 프로그램 전압으로는 17 내지 19V의 범위에 포함되는 전압을 사용하고, 바이패스 전압으로 9 내지 11V의 범위에 포함되는 전압을 사용하는 것이 바람직하다.

또한, 상기의 프로그램 방법에 있어서, 외부의 어드레스를 통해 프로그램될 셀의 정보를 입력받아 비트라인(BL)과 워드라인(WL)을 선택하는 단계와, 상기 프로그램될 셀이 포함된 셀 블록(100a)과 접속된 X 디코더부(200a) 및 소스라인 선택부(300)를 인에이블 시키고, 페이지 버퍼에 프로그램할 데이터를 저장하는 단계를 더 포함할 수 있다.

상술한 제 3 실시예에 따른 프로그램 방법을 구체적으로 설명하면 다음과 같다.

페이지 버퍼부를 통해 선택된 비트라인(BL : "0" Program)에 접지전원을 인가하고, 선택되지 않을 비트라인(BL : "1" Program)에는 패스전압(V1)을 인가한다. X 디코더부(200a)를 통해 로컬 스트링 선택라인(DSL)에 접지전원을 인가하고, 로컬 소스 선택라인(SSL)에 4.5V를 인가하고, 워드라인(WL)에 0V를 인가한다. 소스라인 선택부(300)를 통해 소스라인에 4.5V의 전압을 인가한다.

이로써, 채널 전압을 소정 전압 레벨로 상승시킨다. 즉, 로컬 소스 선택 트랜지스터(T100 내지 Tm)는 턴온되고, 소스라인(SL)에 인가된 4.5V의 전압을 통해 셀 블록(100a) 전체 셀 스트링(110a)의 채널 영역은 4.5V - Vth 까지의 전압으로 프리차지된다. 이때, Vth는 로컬 소스 선택 트랜지스터(T100 내지 Tm)의 문턱 전압을 지칭한다. 이때, 스트링 선택 트랜지스터(T1 내지 Tn)와 셀은 모두 턴오프 된다.

이후에, 선택된 워드라인(Sel WL)에 18V를 인가하고, 선택되지 않은 워드라인(Unsel WL)에 10V를 인가하게 되면 채널 전압이 부스팅 되어 올라간다. 이후, 로컬 소스 선택 라인(SSL)을 디스차지한 다음, 로컬 스트링 선택 라인(DSL)에 선택된 비트라인(BL : "0" Program)에 인가된 전압과 동일한 전압을 인가한다.

이로써, 스트링 선택 트랜지스터(T1 내지 Tn)가 턴온되어, 선택된 비트라인(BL : "0" Program)과 접속된 셀 스트링(110a)의 채널 전압을 0V로 떨어뜨린다. 이로인해 셀의 게이트와 채널간의 전압차가 18V를 유지하게 되어 선택된 워드라인(Sel WL)에 접속된 셀이 프로그램된다. 하지만, 셀의 게이트와 채널간의 전압차가 10V를 유지하는 선택되지 않은 워드라인(Unsel WL)에 접속된 셀은 프로그램되지 않는다. 또한, 선택되지 않은 비트라인(BL : "1" Program)에 접속된 셀 스트링(110a)의 채널 전압은 10V - Vth를 유지하게 되어 프로그램되지 않는다. 본 실시예에서는 소스라인(SL)을 통해 채널 영역에 4.5V 보다 더 높은 전압을 인가할 수도 있다. 이로인해 셀이 받는 디스터번스를 줄일 수 있다.

본 발명에서는 정전용량이 큰 비트라인 대신 상대적으로 정전용량이 적은 소스 라인에 펌핑전압을 인가하여 프라치지 레벨을 올릴 수 있다. 본 발명에서는 한 블록의 소스 라인을 부스팅 시킬수 있는 펌프 용량만 증가시키면 충분한 부스팅 전압 레벨을 얻을 수 있다. 또한, 비트라인에 기존의 전원전압 대신 더 낮은 전압을 사용할 수 있다. 이로인해 전체 소자의 전류 소모를 줄일 수 있다.

상술한 바와 같이, 본 발명은 다수의 셀 블록과 접속된 소스라인을 연결하는 공통 소스라인을 제거할 수 있어 소자의 직접도를 향상시킬 수 있다.

또한, 각 셀 블록별로 소스라인에 인가되는 전압을 제어할 수 있다.

또한, 정전용량이 큰 비트라인 대신 상대적으로 정전용량이 적은 소스 라인에 펌핑전압을 인가하여 채널 영역의 프라치지전압 레벨을 올릴 수 있다.

또한, 비트라인에 전원전압 보다 낮은 전압을 사용할 수 있어 전류 소모를 줄일 수 있다.

Claims

각각이, 스트링 선택부, 다수의 셀 스트링들, 및 소스 선택부를 포함하는 다수의 셀 블록들;

상기 다수의 셀 블록들 중 한 쌍의 셀 블록들마다 하나씩, 상기 한 쌍의 셀 블록들 사이에 각각 배치되는 다수의 소스 라인들; 및

각각이, 다수의 동작 전압들 중에서 한 쌍의 동작 전압들 중 어느 하나에 응답하여 동작하고, 글로벌 공통 소스 라인으로부터 수신되는 고전압 또는 접지전압의 글로벌 공통 소스 라인 신호를, 상기 다수의 소스 라인들에 각각 선택적으로 공급하는 다수의 소스 라인 선택부들을 포함하고,

상기 다수의 셀 스트링들 각각은, 직렬 접속된 다수의 플래시 셀들을 포함하고, 프로그램 동작시, 상기 다수의 플래시 셀들 각각에 소정 정보가 프로그램되고, 소거 동작시, 상기 다수의 플래시 셀들 각각에 저장된 정보가 소거되고, 독출 동작시, 상기 다수의 플래시 셀들 각각에 저장된 정보가 독출되는 낸드 플래시 메모리 소자.
제 1 항에 있어서,

클럭 신호와, 다수의 제어 신호들에 각각 응답하여, 상기 다수의 동작 전압들을 각각 생성하는 다수의 동작 전압 생성부들; 및

상기 다수의 셀 블록들 각각에 하나씩 대응하게 배치되고, 각각이, 글로벌 스트링 선택 신호, 글로벌 소스 선택 신호, 및 다수의 글로벌 워드 라인 신호들을 수신하고, 상기 다수의 동작 전압들 중 하나에 응답하여, 자신과 대응하는 셀 블록에 로컬 스트링 선택 신호, 다수의 로컬 워드 라인 신호들, 및 로컬 소스 선택 신호를 공급하는 다수의 X 디코더부들을 더 포함하는 낸드 플래시 메모리 소자.
제 2 항에 있어서, 상기 다수의 X 디코더부들 각각은,

상기 다수의 동작 전압들 중 하나에 응답하여, 상기 글로벌 스트링 선택신호를 상기 로컬 스트링 선택 신호로서 출력하는 스트링 전송 트랜지스터;

상기 다수의 동작 전압들 중 하나에 응답하여, 상기 글로벌 소스 선택 신호를 상기 로컬 소스 선택 신호로서 출력하는 소스 전송 트랜지스터; 및

상기 다수의 동작 전압들 중 하나에 응답하여, 상기 다수의 글로벌 워드 라인 신호들을 상기 다수의 로컬 워드 라인 신호들로서 각각 출력하는 다수의 워드 라인 전송 트랜지스터들을 포함하는 낸드 플래시 메모리 소자.
제 2 항에 있어서,

상기 다수의 셀 블록들 각각에 하나씩 대응하게 배치되고, 각각이, 제어 신호에 응답하여, 자신과 대응하는 셀 블록에 상기 로컬 스트링 선택 신호 및 상기 로컬 소스 선택 신호를 공급하는 다수의 스위치부들 더 포함하고,

상기 다수의 스위치부들 각각은,

상기 제어 신호에 응답하여, 가상 접지 신호를 상기 로컬 스트링 선택 신호로서 출력하는 스트링 디스차지 트랜지스터; 및

상기 제어 신호에 응답하여, 상기 가상 접지 신호를 상기 로컬 소스 선택 신호로서 출력하는 소스 디스차지 트랜지스터를 포함하는 낸드 플래시 메모리 소자.
제 1 항에 있어서, 상기 다수의 소스 라인 선택부들 각각은,

상기 한 쌍의 동작 전압들 중 하나에 응답하여, 상기 글로벌 공통 소스 라인 신호를 상기 다수의 소스 라인들 중 자신과 대응하는 하나에 선택적으로 공급하는 제1 소스 라인 트랜지스터; 및

상기 한 쌍의 동작 전압들 중 나머지 하나에 응답하여, 상기 글로벌 공통 소스 라인 신호를 상기 다수의 소스 라인들 중 자신과 대응하는 하나에 선택적으로 공급하는 제2 소스 라인 트랜지스터를 포함하는 낸드 플래시 메모리 소자.
제 2 항에 있어서,

상기 다수의 소스 라인 선택부들 각각에 인가되는 상기 한 쌍의 동작 전압들은, 상기 다수의 X 디코더들 중 상기 한 쌍의 셀 블록들에 각각 대응하게 배치되는 한 쌍의 X 디코더부들에 각각 인가되는 동작 전압들이고,

상기 한 쌍의 셀 블록들은 그들 사이에 배치되는 하나의 소스 라인을 공유하는 낸드 플래시 메모리 소자.
제 2 항에 있어서,

상기 다수의 셀 블록들 각각의 상기 스트링 선택부는, 다수의 비트 라인들에 각각 접속되고, 상기 로컬 스트링 선택 신호에 각각 응답하여, 상기 다수의 비트 라인들로부터 수신되는 다수의 비트 라인 신호들을 상기 다수의 셀 스트링들에 각각 전송하는 다수의 스트링 선택 트랜지스터들을 포함하고,

상기 다수의 셀 블록들 각각의 상기 소스 선택부는, 상기 다수의 소스 라인들 중 자신과 대응하게 배치된 하나의 소스 라인에 각각 접속되고, 상기 로컬 소스 선택 신호에 각각 응답하여, 상기 하나의 소스 라인으로부터 수신되는 상기 글로벌 공통 소스 라인 신호를 상기 다수의 셀 스트링들에 각각 전송하는 다수의 소스 선택 트랜지스터들을 포함하고,

상기 다수의 셀 스트링들 각각의 상기 다수의 플래시 셀들의 게이트들에는 상기 다수의 로컬 워드 라인 신호들이 각각 입력되고, 상기 다수의 셀 스트링들 각각의 상기 다수의 플래시 셀들 각각은, 상기 다수의 비트 라인 신호들 중 하나, 상기 글로벌 공통 소스 라인 신호, 및 상기 다수의 로컬 워드 라인 신호들 중 하나에 응답하여, 상기 프로그램 동작, 상기 소거 동작, 및 상기 독출 동작 중 하나를 실행하는 낸드 플래시 메모리 소자.
낸드 플래시 메모리 소자의 프로그램 방법에 있어서,

클럭 신호와, 다수의 제어 신호들에 응답하여, 다수의 동작 전압들 중 하나 또는 일부를 생성하는 단계;

상기 생성된 동작 전압(들)에 응답하여, 다수의 셀 블록들 중 하나 또는 일부를 선택하고, 그 선택된 셀 블록(들)의, 로컬 스트링 선택 라인(들)에 스트링 전압의 로컬 스트링 선택 신호를, 소스 선택 라인(들)에 접지 전압의 로컬 소스 선택 신호를, 및 다수의 로컬 워드 라인들에 접지 전압의 다수의 로컬 워드 라인 신호들을 각각 공급하는 단계;

상기 다수의 셀 블록들 중 한 쌍의 셀 블록들마다 하나씩, 상기 한 쌍의 셀 블록들 사이에 각각 배치되는 다수의 소스 라인들 중에서, 상기 선택된 셀 블록(들)에 연결된 소스 라인(들)에, 상기 생성된 동작 전압(들)에 응답하여, 전원전압의 글로벌 공통 소스 라인 신호를 선택적으로 공급하는 단계;

선택된 셀 블록(들)에 연결된 다수의 비트 라인들 중 선택된 비트 라인(들)에 상기 접지 전압의 비트 라인 신호(들)를 공급하고, 선택되지 않은 비트 라인(들)에 패스 전압의 비트 라인 신호(들)을 공급하는 단계; 및

설정된 시간 이 후, 상기 다수의 로컬 워드 라인들 중 선택된 워드 라인(들)에 프로그램 전압의 상기 로컬 워드 라인 신호(들)를 공급하고, 선택되지 않은 워드 라인에 바이패스 전압의 상기 로컬 워드 라인 신호(들)를 공급함으로써, 상기 선택된 워드 라인(들)과 상기 선택된 비트 라인(들)에 연결된 플래시 셀들을 프로그램하는 단계를 포함하는 낸드 플래시 메모리 소자의 프로그램 방법.
제 8 항에 있어서,

상기 다수의 소스 라인들 중 선택되지 않은 셀 블록(들)에 연결된 상기 소스 라인(들)에 상기 글로벌 공통 소스 라인 신호의 공급을 정지하는 단계를 더 포함하고,

상기 전원전압은 3.0V 내지 1.6V의 범위에 포함되고, 상기 스트링 전압 및 상기 패스전압은 각각 상기 전원전압이고, 상기 프로그램 전압은 17V 내지 19V의 범위에 포함되고, 상기 바이패스 전압은 9V 내지 11V의 범위에 포함되는 낸드 플래시 메모리 소자의 프로그램 방법.
낸드 플래시 메모리 소자의 프로그램 방법에 있어서,

클럭 신호와, 다수의 제어 신호들에 응답하여, 다수의 동작 전압들 중 하나 또는 일부를 생성하는 단계;

상기 생성된 동작 전압(들)에 응답하여, 다수의 셀 블록들 중 하나 또는 일부를 선택하고, 그 선택된 셀 블록(들)의, 로컬 스트링 선택 라인(들)에 접지 전압의 로컬 스트링 선택 신호를, 및 소스 선택 라인(들)에 펌핑 전압의 로컬 소스 선택 신호를 각각 공급하는 단계;

상기 다수의 셀 블록들 중 한 쌍의 셀 블록들마다 하나씩, 상기 한 쌍의 셀 블록들 사이에 각각 배치되는 다수의 소스 라인들 중에서, 상기 선택된 셀 블록(들)에 연결된 소스 라인(들)에, 상기 생성된 동작 전압(들)에 응답하여, 프리차지 전압의 글로벌 공통 소스 라인 신호를 선택적으로 공급하는 단계;

상기 선택된 셀 블록(들)의 다수의 로컬 워드 라인들 중 선택된 워드 라인(들)에 프로그램 전압의 상기 로컬 워드 라인 신호(들)를 공급하고, 선택되지 않은 워드 라인에 바이패스 전압의 상기 로컬 워드 라인 신호(들)를 공급하는 단계;

상기 선택된 셀 블록(들)에 연결된 다수의 비트 라인들 중 선택된 비트 라인(들)에 상기 접지 전압의 비트 라인 신호(들)를 공급하고, 선택되지 않은 비트 라인(들)에 패스 전압의 비트 라인 신호(들)을 공급하는 단계; 및

설정된 시간 이 후, 상기 선택된 셀 블록(들)의, 상기 로컬 스트링 선택 라인(들)에 패스 전압의 로컬 스트링 선택 신호를, 및 상기 소스 선택 라인(들)에 접지 전압의 상기 로컬 소스 선택 신호를 각각 공급함으로써, 상기 선택된 워드 라인(들)과 상기 선택된 비트 라인(들)에 연결된 플래시 셀들을 프로그램하는 단계를 포함하는 낸드 플래시 메모리 소자의 프로그램 방법.
제 10 항에 있어서,

상기 다수의 소스 라인들 중 선택되지 않은 셀 블록(들)에 연결된 상기 소스 라인(들)에 상기 글로벌 공통 소스 라인 신호의 공급을 정지하는 단계를 더 포함하고,

상기 펌핑 전압 및 상기 프리차지 전압은 각각 9V 내지 13V의 범위에 포함되고, 상기 프로그램 전압은 17V 내지 19V의 범위에 포함되고, 상기 바이패스 전압은 9V 내지 11V의 범위에 포함되고,

상기 패스전압은, 상기 생성된 동작 전압(들)에 응답하여, 상기 선택된 셀 블록(들)의 상기 로컬 스트링 선택 라인(들)에 상기 로컬 스트링 선택 신호를 공급하는 스트링 선택 트랜지스터(들)의 문턱 전압보다 크고, 상기 전원 전압보다 낮거나 동일한 낸드 플래시 메모리 소자의 프로그램 방법.
낸드 플래시 메모리 소자의 프로그램 방법에 있어서,

클럭 신호와, 다수의 제어 신호들에 응답하여, 다수의 동작 전압들 중 하나 또는 일부를 생성하는 단계;

상기 생성된 동작 전압(들)에 응답하여, 다수의 셀 블록들 중 하나 또는 일부를 선택하고, 그 선택된 셀 블록(들)의, 로컬 스트링 선택 라인(들)에 접지 전압의 로컬 스트링 선택 신호를, 소스 선택 라인(들)에 펌핑 전압의 로컬 소스 선택 신호를, 및 다수의 로컬 워드 라인들에 접지 전압의 다수의 로컬 워드 라인 신호들을 각각 공급하는 단계;

상기 다수의 셀 블록들 중 한 쌍의 셀 블록들마다 하나씩, 상기 한 쌍의 셀 블록들 사이에 각각 배치되는 다수의 소스 라인들 중에서, 상기 선택된 셀 블록(들)에 연결된 소스 라인(들)에, 상기 생성된 동작 전압(들)에 응답하여, 프리차지 전압의 글로벌 공통 소스 라인 신호를 선택적으로 공급하는 단계;

상기 선택된 셀 블록(들)에 연결된 다수의 비트 라인들 중 선택된 비트 라인(들)에 상기 접지 전압의 비트 라인 신호(들)를 공급하고, 선택되지 않은 비트 라인(들)에 패스 전압의 비트 라인 신호(들)을 공급하는 단계;

제1 설정 시간 이 후, 상기 선택된 셀 블록(들)의 다수의 로컬 워드 라인들 중 선택된 워드 라인(들)에 프로그램 전압의 상기 로컬 워드 라인 신호(들)를 공급하고, 선택되지 않은 워드 라인에 바이패스 전압의 상기 로컬 워드 라인 신호(들)를 공급하는 단계; 및

제2 설정 시간 이 후, 상기 선택된 셀 블록(들)의, 상기 로컬 스트링 선택 라인(들)에 패스 전압의 로컬 스트링 선택 신호를, 및 상기 소스 선택 라인(들)에 접지 전압의 상기 로컬 소스 선택 신호를 각각 공급함으로써, 상기 선택된 워드 라인(들)과 상기 선택된 비트 라인(들)에 연결된 플래시 셀들을 프로그램하는 단계를 포함하는 낸드 플래시 메모리 소자의 프로그램 방법.
제 12 항에 있어서,

상기 다수의 소스 라인들 중 선택되지 않은 셀 블록(들)에 연결된 상기 소스 라인(들)에 상기 글로벌 공통 소스 라인 신호의 공급을 정지하는 단계를 더 포함하고,

상기 펌핑 전압 및 상기 프리차지 전압은 3V 내지 6V의 범위에 포함되고, 상기 프로그램 전압은 17V 내지 19V의 범위에 포함되고, 상기 바이패스 전압은 9V 내지 11V의 범위에 포함되고, 상기 전원 전압은 1.6V 내지 3.0V의 범위에 포함되고,

상기 패스 전압은, 상기 생성된 동작 전압(들)에 응답하여, 상기 선택된 셀 블록(들)의 상기 로컬 스트링 선택 라인(들)에 상기 로컬 스트링 선택 신호를 공급하는 스트링 선택 트랜지스터(들)의 문턱 전압보다 크고, 상기 전원 전압보다 낮거나 동일한 낸드 플래시 메모리 소자의 프로그램 방법.