KR100630752B1 - 플래쉬 메모리 장치의 낮은 동작 전원 전압에 적합한워드라인 디코더 - Google Patents

플래쉬 메모리 장치의 낮은 동작 전원 전압에 적합한워드라인 디코더 Download PDF

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Abstract

본 발명은 플래쉬 메모리 장치의 낮은 동작 전원 전압에 적합한 워드라인 디코더에 대하여 개시된다. 워드라인 디코더는 블록 선택 신호에 응답하여 고전압의 블록 워드라인 구동 신호를 발생한다. 워드라인 디코더는 블록 선택 신호를 입력하는 제1 인버터와, 제1 인버터의 출력을 입력하는 제2 인버터와, 그리고 제2 인버터의 출력을 블록 워드라인 구동 신호로 전달하는 제1 및 제2 트랜지스터를 포함한다. 제1 및 제2 트랜지스터의 게이트들은 전원 전압에 연결된다. 워드라인 디코더는 고전압이 그 소스에 연결되고 블록 워드라인 구동 신호가 그 게이트에 연결되는 제3 트랜지스터와, 제3 트랜지스터의 드레인과 블록 워드라인 구동 신호 사이에 연결되는 제4 트랜지스터와, 제3 트랜지스터의 드레인과 제4 트랜지스터의 게이트 사이에 연결되고 블록 워드라인 구동 신호가 그 게이트에 연결되는 제5 트랜지스터와, 그리고 제1 인버터 출력과 제2 트랜지스터의 게이트 사이에 연결되고 전원 전압이 그 게이트에 연결되는 제6 트랜지스터를 포함한다.
워드라인 디코더, 낮은 동작 전원, DC 전류 경로, 전력 소모, 플래쉬 메모리 장치,

Description

플래쉬 메모리 장치의 낮은 동작 전원 전압에 적합한 워드라인 디코더{Wordline decoder suitable to low operating power voltage of flash memory device}
도 1은 종래의 플래쉬 메모리 장치를 설명하는 도면이다.
도 2는 종래의 워드라인 디코딩부의 회로 다이어그램이다.
도 3은 본 발명의 제1 실시예에 따른 워드라인 디코딩부의 회로 다이어그램이다.
도 4는 본 발명의 제1 실시예에 따른 워드라인 디코딩부의 회로 다이어그램이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 낮은 동작 전원의 플래쉬 메모리 장치에서 고전압 레벨을 전달하는 워드라인 디코더에 관한 것이다.
비휘발성 메모리 장치는 휴대 정보 단말기를 이용한 인터넷 등의 디지털 정보 통신망과 휴대 전화의 발달에 따라, 각 휴대 단말기의 정보를 비휘발적으로 저장해두는 것이 가능한 메모리 장치로 각광받고 있다. 비휘발성 메모리 장치로서는 예를 들어, 저장된 데이터를 소정의 비트수에 대하여 일괄적으로 전기적으로 소거하는 것이 가능하고, 또한 전기적으로 데이터의 기록이 가능한 플래쉬 메모리가 있다.
플래쉬 메모리 장치는 복수의 메모리 셀들을 포함하는 다수개의 섹터들로 구성되고, 블록(섹터) 단위로 메모리 셀 데이터의 소거(삭제)가 행해지고, 메모리 셀 마다 프로그램(기록)이 행해진다. 낸드형 플래쉬 메모리 장치는 다이나믹 램에 준하는 집적도와 메모리 용량을 가지는 장점으로 인하여, 그 용도 및 활용성이 점차 증대되고 있다.
낸드형 플래쉬 메모리 장치는, 기본적으로 다수개의 메모리 셀들이 직렬로 연결된 메모리 스트링(string)이 비트 라인과 소스 라인 사이에 직렬로 연결된 구조를 가지며, 이러한 메모리 스트링들이 다수개로 배열되어 메모리 셀 어레이를 구성한다.
도 1은 종래의 플래쉬 메모리 장치를 설명하는 도면이다. 이를 참조하면, 플래쉬 메모리 장치(100)는 블록 메모리 셀 어레이(110)와 워드 라인 디코더(120)를 포함한다. 플래쉬 메모리 장치(100)는 다수개의 블록 메모리 셀 어레이들을 포함할 수 있는 데, 단위 블록 메모리 셀 어레이들에 대응하여 워드라인 디코더들이 일대일로 배치된다. 설명의 편의를 위하여, 본 명세서는 단위 블록 메모리 셀 어레이(110)에 대응되는 하나의 워드라인 디코더(120)에 대하여 설명한다.
블록 메모리 셀 어레이(110)는 n개의 비트 라인들(BL0,BL1,…, BLn-1)에 연결된 메모리 스트링들(CS)로 구성된다. 메모리 스트링들(CS)은 소스 라인(CSL)에 공통으로 연결된다. 메모리 스트링(CS)의 메모리 셀들(M0~M15)의 게이트들은 워드 라인들(WL0~WL15)에 각각 연결된다. 메모리 스트링들(CS)을 각각 비트 라인들(BL0,BL1,…, BLn-1)에 연결시키는 스트링 선택 트랜지스터(SST)의 게이트들은 스트링 선택 라인(SSL)에 연결된다. 메모리 스트링들(CS)을 공통 소스 라인(CSL)에 연결시키는 접지 선택 트랜지스터들(GST)의 게이트들은 접지 선택 라인(GSL)에 연결된다.
워드 라인 디코더(120)는 메모리 셀 어레이(110)의 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 워드 라인들(WL0~WL15)을 선택적으로 활성화시킨다. 워드 라인 디코더(120)는 어드레스 신호들(ADDR)을 수신하여, 블록 워드라인 구동 신호(BLKWL), 워드 라인 구동 신호들(S0~S15), 스트링 선택 전압(VSSL) 및 접지 선택 전압(VGSL)을 발생하는 디코딩부(122)와, 블록 워드라인 구동 신호(BLKWL)에 응답하여, 워드 라인 구동 신호들(S0~S15), 스트링 선택 전압(VSSL) 및 접지 선택 전압(VGSL)을 워드 라인들(WL0-WL15), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 전달하는 워드 라인 구동부(124)를 포함한다.
디코딩부(122)는 수신되는 어드레스 신호들(ADDR)을 디코딩하여, 프로그램 동작, 소거 동작, 또는 독출 동작에서 스트링 선택 라인(SSL), 워드 라인들(WL0~WL15) 및 접지 선택 라인(GSL)으로 해당되는 구동 전압들, 예컨대 프로그램 전압(Vpgm), 소거 전압(Verase), 또는 독출 전압(Vread)을 제공한다. 그리고, 디코딩부(122)는 블록 워드라인 구동 신호(BLKWL)로 고전압(VPP)을 제공한다.
워드 라인 구동부(124)는 스트링 선택 전압(VSSL), 워드 라인 구동 신호들 (S0~S15), 접지 선택 전압(VGSL) 및 공통 소스 라인 전압(VCSL) 각각과 스트링 선택 라인(SSL), 워드 라인들(WL0-WL15), 접지 선택 라인(GSL) 및 공통 소스 라인(CSL) 각각 사이에 연결되는 고전압용 패스 트랜지스터들(SN, WN0-WN15, GN, CN)을 포함한다. 고전압용 패스 트랜지스터들(SN, WN0-WN15, GN, CN)의 게이트들은 서로 연결되어, 블록 워드라인 구동 신호(BLKWL)에 연결된다.
도 2는 디코딩부(122)의 블록 워드라인 구동 신호(BLKWL)를 발생하는 구체적인 회로 다이어그램이다.
도 2를 참조하면, 디코딩부(122)는 블록 선택 신호(BLKi)에 응답하여 블록 워드라인 구동 신호(BLKWL)로 고전압(VPP)을 제공한다. 블록 선택 신호(BLKi)는 수신되는 어드레스 신호들(ADDR)을 디코딩하여 발생되는, 블록 메모리 셀 어레이(110)을 선택하는 신호이다.
블록 선택 신호(BLKi)는 제1 인버터(201)로 입력된다. 제1 인버터(201)의 출력은 제2 인버터(202)로 입력되고, 제2 인버터(202)의 출력은 엔모스 트랜지스터(203)와 제1 디플리션 트랜지스터(204)를 통하여 블록 워드라인 구동 신호(BLKWL)으로 출력된다. 엔모스 트랜지스터(203)와 제1 디플리션 트랜지스터(204)의 게이트들은 전원 전압(VDD)에 연결된다. 그리고, 제1 및 제2 인버터들(201, 202)도 전원 전압(VDD)으로 구동된다.
디코딩부(122)는 고전압(VPP)과 블록 워드라인 구동 신호(BLKWL) 사이에 직렬 연결되는 제2 디플리션 트랜지스터(205)와 피모스 트랜지스터(206)를 더 포함한다. 제2 디플리션 트랜지스터(205)의 게이트는 블록 워드라인 구동 신호(BLKWL)에 연결되고, 피모스 트랜지스터(206)의 게이트는 제1 인버터(201)의 출력에 연결된다.
이러한 디코딩부(122)는 플래쉬 메모리 장치의 낮은 동작 전압화 경향에 따라, 전원 전압(VDD) 레벨이 1.8V 정도로 낮아지면, 전력 소모를 증가시키는 부적절한 전류 경로(A)가 형성된다.
제1 및 제2 디플리션 트랜지스터들(204, 205)의 문턱 전압(Vth)이 -2.2.V 정도라고 가정하고, 고전압(VPP) 레벨은 20V 내지 22V 정도라고 가정하자. 블록 선택 신호(BLKi)의 로직 로우에 응답하여, 제1 인버터(201)의 출력은 로직 하이가 되고, 제2 인버터(202)의 출력은 로직 로우가 된다. 로직 로우의 제2 인버터(202)의 출력은 엔모스 트랜지스터(203)와 제1 디플리션 트랜지스터(204)를 통해 로직 로우의 블록 워드라인 구동 신호(BLKWL)로 발생된다.
여기에서, 피모스 트랜지스터(206)는 로직 하이의 제1 인버터(201) 출력에 의해 턴오프되어져야 한다. 그런데, 전원 전압(VDD) 레벨이 낮아짐에 따라 피모스 트랜지스터(206)는 턴온 상태로 변한다.
디코딩부(122)는, 전원 전압이 낮은 상태에서 블록 워드라인 구동 신호(BLKWL)가 접지 전압(GND) 레벨로 발생되면, 제2 디플리션 트랜지스터(205), 피모스 트랜지스터(206), 제1 디플리션 트랜지스터(204), 엔모스 트랜지스터(203), 그리고 제2 인버터(202)의 엔모스 트랜지스터(미도시)를 통하는 고전압(VPP)에서 접지 전압(VSS)으로의 DC 전류 경로(A)가 형성된다. 이러한 DC 전류 경로(A)에 의해 전력 소모가 커지는 문제점이 발생한다.
그러므로, 전력 소모를 줄이기 위하여, 전원 전압(VDD)이 낮아지더라도 부적절한 전류 경로 형성을 방지할 수 있는 워드라인 디코더의 존재가 필요하다.
본 발명의 목적은 낮아지는 전원 전압에 적합한 워드라인 디코더를 재공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 워드라인 디코더는 블록 선택 신호를 입력하는 제1 인버터; 제1 인버터의 출력을 입력하는 제2 인버터; 그 게이트들이 전원 전압에 연결되고, 제2 인버터의 출력을 블록 워드라인 구동 신호로 전달하는 제1 및 제2 트랜지스터; 고전압이 그 소스에 연결되고, 블록 워드라인 구동 신호가 그 게이트에 연결되는 제3 트랜지스터; 제3 트랜지스터의 드레인과 블록 워드라인 구동 신호 사이에 연결되는 제4 트랜지스터; 제3 트랜지스터의 드레인과 제4 트랜지스터의 게이트 사이에 연결되고, 블록 워드라인 구동 신호가 그 게이트에 연결되는 제5 트랜지스터; 및 제1 인버터 출력과 제2 트랜지스터의 게이트 사이에 연결되고, 전원 전압이 그 게이트에 연결되는 제6 트랜지스터를 포함한다.
본 발명의 다른 실시예에 따른 워드라인 디코더는 블록 선택 신호를 입력하는 제1 인버터; 제1 인버터의 출력을 입력하는 제2 인버터; 그 게이트들이 전원 전압에 연결되고, 제2 인버터의 출력을 블록 워드라인 구동 신호로 전달하는 제1 및 제2 트랜지스터; 고전압이 그 소스에 연결되고, 블록 워드라인 구동 신호가 그 게 이트에 연결되는 제3 트랜지스터; 제3 트랜지스터의 드레인과 블록 워드라인 구동 신호 사이에 연결되는 제4 트랜지스터; 고전압과 제4 트랜지스터의 게이트 사이에 연결되고, 제3 및 제4 트랜지스터들 사이의 노드가 그 게이트에 연결되는 제5 트랜지스터; 및 제1 인버터 출력과 제2 트랜지스터의 게이트 사이에 연결되고, 전원 전압이 그 게이트에 연결되는 제6 트랜지스터를 포함한다.
본 발명의 실시예들에 따라, 제1 트랜지스터는 엔모스 트랜지스터이고, 제2 및 제3 트랜지스터들은 디플리션 엔모스 트랜지스터들이고, 제4 및 제5 트랜지스터들은 피모스 트랜지스터들이고, 제6 트랜지스터는 엔모스 트랜지스터인 것이 바람직하다.
따라서, 본 발명의 워드라인 디코더는 전원 전압 레벨이 낮아지더라도 고전압에서 접지 전압으로의 DC 전류 경로를 차단하여, 전력 소비의 증가를 방지한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 제1 실시예에 따른 디코딩부를 설명하는 도면이다.
도 3을 참조하면, 디코딩부(300)는 도 1의 워드라인 디코더(120) 내에 포함된다. 디코딩부(300)는 블록 선택 신호(BLKi)를 입력하는 제1 인버터(301)를 포함 한다. 제1 인버터(301)의 출력은 제2 인버터(302)로 입력되고, 제2 인버터(302)의 출력은 제1 엔모스 트랜지스터(303)와 제1 디플리션 엔모스 트랜지스터(304)를 통해 블록 워드라인 구동 신호(BLKWL)로 발생된다. 제1 및 제2 인버터(301, 302)는 전원 전압(VDD)으로 구동된다. 제1 엔모스 트랜지스터(303)와 제1 디플리션 엔모스 트랜지스터(304)의 게이트들은 전원 전압(VDD)에 연결된다.
디코딩부(300)는 고전압(VPP)과 블록 워드라인 구동 신호(BLKWL) 사이에 직렬 연결되는 제2 디플리션 엔모스 트랜지스터(305)와 제1 피모스 트랜지스터(306)를 더 포함한다. 제2 디플리션 엔모스 트랜지스터(305)의 게이트는 블록 워드라인 구동 신호(BLKWL)에 연결된다.
추가적으로, 제2 디플리션 엔모스 트랜지스터(305)의 드레인과 제1 피모스 트랜지스터(306)의 게이트 사이에는 제2 피모스 트랜지스터(307)가 연결되고, 제1 인버터(301)의 출력과 제1 피모스 트랜지스터(307)의 게이트 사이에는 제2 엔모스 트랜지스터(308)가 연결된다. 제2 피모스 트랜지스터(307)의 게이트는 블록 워드라인 구동 신호(BLKWL)이 연결된다. 제2 엔모스 트랜지스터(308)의 게이트는 전원 전압(VDD)이 연결된다.
디코딩부(300)의 동작은 다음과 같이 설명된다.
첫번째로, 블록 선택 신호(BLKi)가 로직 로우인 경우를 살펴보면, 블록 선택 신호(BLKi)의 로직 로우에 응답하여, 제1 및 제2 인버터(301, 302), 제1 엔모스 트랜지스터(303)와 제1 디플리션 엔모스 트랜지스터(304)를 통해 블록 워드라인 구동 신호(BLKWL)가 로직 로우로 발생된다. 이 때, 로직 로우의 블록 워드라인 구동 신 호(BLKWL)에 응답하여 제2 피모스 트랜지스터(307)가 턴온되어, 제1 피모스 트랜지스터(306)의 게이트로 고전압(VPP) 레벨이 인가된다. 이에 따라, 제1 피모스 트랜지스터(306)가 턴오프된다.
한편, 블록 선택 신호(BLKi)의 로직 로우에 응답하여 제1 인버터(301)의 출력은 로직 하이가 되는 데, 이때의 전압 레벨은 전원 전압(VDD) 레벨이다. 전원 전압(VDD) 레벨의 제1 인버터(301) 출력은 제2 엔모스 트랜지스터(308)를 통하여 제1 피모스 트랜지스터(306)의 게이트로 전달된다.
제1 피모스 트랜지스터(306)는 그 게이트로 제2 엔모스 트랜지스터(308)를 통하여 전원 전압(VDD) 레벨이 전달되지만, 로직 로우의 블록 워드라인 구동 신호(BLKWL)에 응답하여 턴온된 제2 피모스 트랜지스터(307)를 통해 고전압(VPP) 레벨이 강하게 구동된다. 즉, 제1 피모스 트랜지스터(306)의 게이트는 제2 엔모스 트랜지스터(308)를 통해 전달되는 전원 전압(VDD) 레벨 보다 제2 피모스 트랜지스터(307)을 통해 전달되는 고전압(VPP) 레벨에 의해 그 전압 레벨이 결정된다.
따라서, 디코딩부(300)는 전원 전압(VDD) 레벨이 낮아지더라도, 제1 피모스 트랜지스터(306)의 게이트 전압 레벨이 고전압(VPP)으로 잡히기 때문에, 제1 피모스 트랜지스터(306)를 완전히 턴오프시킨다. 그리하여 종래의 디코딩부(120, 도 2)에서와 같은 DC 전류 경로(A)를 형성하지 않는다.
두번째로, 블록 선택 신호(BLKi)가 로직 하이인 경우를 살펴보면, 블록 선택 신호(BLKi)의 로직 하이에 응답하여, 제1 및 제2 인버터(301, 302), 제1 엔모스 트랜지스터(303)와 제1 디플리션 엔모스 트랜지스터(304)를 통해 블록 워드라인 구동 신호(BLKWL)가 로직 하이로 발생된다. 로직 로우의 블록 워드라인 구동 신호(BLKWL)에 응답하여 제2 피모스 트랜지스터(307)가 턴온된다. 제1 피모스 트랜지스터(306)의 게이트로 로직 로우의 제1 인버터(301) 출력이 인가되어, 제1 피모스 트랜지스터(306)가 턴온된다. 블록 워드라인 구동 신호(BLKWL)는 제2 디플리션 엔모스 트랜지스터(305)와 제1 피모스 트랜지스터(306)를 통하여 고전압(VPP) 레벨이 된다.
도 4는 본 발명의 제2 실시예에 따른 디코딩부를 설명하는 도면이다.
도 4를 참조하면, 디코딩부(400)는 도 3의 디코딩부(300)와 비교하여, 제2 피모스 트랜지스터(307')의 연결 관계가 다르다는 차이가 있고, 나머지 구성 요소들의 연결 관계는 거의 동일하다.
제2 피모스 트랜지스터(307')는 그 소스에 고전압(VPP)이 연결되고, 그 게이트에 제2 디플리션 엔모스 트랜지스터(305)와 제1 피모스 트랜지스터(306) 사이의 노드가 연결되고, 그 드레인에 제1 피모스 트랜지스터(306)의 게이트가 연결된다.
블록 선택 신호(BLKi)의 로직 로우에 응답하여, 제1 및 제2 인버터(301, 302), 제1 엔모스 트랜지스터(303), 그리고 제1 디플리션 엔모스 트랜지스터(304)를 통해 블록 워드라인 구동 신호(BLKWL)가 로직 로우로 발생된다. 로직 하이의 제1 인버터(301) 출력에 의해 제2 엔모스 트랜지스터(308)이 턴오프된다. 이 후, 고전압(VPP)이 인가되면, 제2 피모스 트랜지스터(307')를 통하여 제1 피모스 트랜지스터(306)의 게이트로 고전압(VPP)이 잡히면서, 제1 피모스 트랜지스터(306)가 턴오프된다.
블록 선택 신호(BLKi)의 로직 하이에 응답하여, 제1 및 제2 인버터(301, 302), 제1 엔모스 트랜지스터(303), 그리고 제1 디플리션 엔모스 트랜지스터(304)를 통해 블록 워드라인 구동 신호(BLKWL)가 로직 하이로 발생된다. 로직 로우의 제1 인버터(301) 출력이 제2 엔모스 트랜지스터(308)를 통해 제1 피모스 트랜지스터(306)의 게이트로 전달된다. 제2 피모스 트랜지스터(307')는 그 게이트로 고전압(VPP) 레벨이 잡히면서 턴오프된다.
따라서, 디코딩부(400)는 전원 전압(VDD) 레벨이 낮아지더라도, 제2 엔모스 트랜지스터(308)와 제2 피모스 트랜지스터(307)에 의해 제1 피모스 트랜지스터(306)를 완전히 턴오프시키기 때문에, 종래의 디코딩부(120, 도 2)에서와 같은 DC 전류 경로(A)를 형성하지 않는다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 워드라인 디코더는 전원 전압 레벨이 낮아지더라도 고전압에서 접지 전압으로의 DC 전류 경로를 차단하여, 전력 소비의 증가를 방지한다.

Claims (14)

  1. 플래쉬 메모리 장치의 블록 워드라인 구동 신호를 발생하는 워드라인 디코더에 있어서,
    블록 선택 신호를 입력하는 제1 인버터;
    상기 제1 인버터의 출력을 입력하는 제2 인버터;
    그 게이트들이 전원 전압에 연결되고, 상기 제2 인버터의 출력을 상기 블록 워드라인 구동 신호로 전달하는 제1 및 제2 트랜지스터;
    고전압이 그 소스에 연결되고, 상기 블록 워드라인 구동 신호가 그 게이트에 연결되는 제3 트랜지스터;
    상기 제3 트랜지스터의 드레인과 상기 블록 워드라인 구동 신호 사이에 연결되는 제4 트랜지스터;
    상기 제3 트랜지스터의 드레인과 상기 제4 트랜지스터의 게이트 사이에 연결되고, 상기 블록 워드라인 구동 신호가 그 게이트에 연결되는 제5 트랜지스터; 및
    상기 제1 인버터 출력과 상기 제2 트랜지스터의 게이트 사이에 연결되고, 상기 전원 전압이 그 게이트에 연결되는 제6 트랜지스터를 구비하는 것을 특징으로 하는 워드라인 디코더.
  2. 제1항에 있어서, 상기 제1 트랜지스터는
    엔모스 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
  3. 제1항에 있어서, 상기 제2 트랜지스터는
    디플리션 엔모스 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
  4. 제1항에 있어서, 상기 제3 트랜지스터는
    디플리션 엔모스 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
  5. 제1항에 있어서, 상기 제4 트랜지스터는
    피모스 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
  6. 제1항에 있어서, 상기 제5 트랜지스터는
    피모스 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
  7. 제1항에 있어서, 상기 제6 트랜지스터는
    엔모스 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
  8. 플래쉬 메모리 장치의 블록 워드라인 구동 신호를 발생하는 워드라인 디코더에 있어서,
    블록 선택 신호를 입력하는 제1 인버터;
    상기 제1 인버터의 출력을 입력하는 제2 인버터;
    그 게이트들이 전원 전압에 연결되고, 상기 제2 인버터의 출력을 상기 블록 워드라인 구동 신호로 전달하는 제1 및 제2 트랜지스터;
    고전압이 그 소스에 연결되고, 상기 블록 워드라인 구동 신호가 그 게이트에 연결되는 제3 트랜지스터;
    상기 제3 트랜지스터의 드레인과 상기 블록 워드라인 구동 신호 사이에 연결되는 제4 트랜지스터;
    상기 고전압과 상기 제4 트랜지스터의 게이트 사이에 연결되고, 상기 제3 및 제4 트랜지스터들 사이의 노드가 그 게이트에 연결되는 제5 트랜지스터; 및
    상기 제1 인버터 출력과 상기 제2 트랜지스터의 게이트 사이에 연결되고, 상기 전원 전압이 그 게이트에 연결되는 제6 트랜지스터를 구비하는 것을 특징으로 하는 워드라인 디코더.
  9. 제8항에 있어서, 상기 제1 트랜지스터는
    엔모스 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
  10. 제8항에 있어서, 상기 제2 트랜지스터는
    디플리션 엔모스 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
  11. 제8항에 있어서, 상기 제3 트랜지스터는
    디플리션 엔모스 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
  12. 제8항에 있어서, 상기 제4 트랜지스터는
    피모스 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
  13. 제8항에 있어서, 상기 제5 트랜지스터는
    피모스 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
  14. 제8항에 있어서, 상기 제6 트랜지스터는
    엔모스 트랜지스터인 것을 특징으로 하는 워드라인 디코더.
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