JP5073234B2 - フラッシュメモリ装置の低い動作電源電圧に適したワードラインデコーダ - Google Patents

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Description

本発明は、半導体メモリ装置に係り、特に、低い動作電源のフラッシュメモリ装置で高電圧レベルを伝達するワードラインデコーダに関する。
不揮発性メモリ装置は、携帯情報端末機を用いたインターネットなどのデジタル情報通信網及び携帯電話の発達につれて、各携帯端末機の情報を不揮発的に保存できるメモリ装置として脚光を浴びている。不揮発性メモリ装置としては、例えば、保存されたデータを所定のビット数に対して一括的に電気的に消去することが可能であり、かつ電気的にデータを記録することができるフラッシュメモリがある。
フラッシュメモリ装置は、複数のメモリセルを含む多数個のセクタで構成され、ブロック(セクタ)単位でメモリセルデータの消去(削除)が行なわれ、メモリセル単位でプログラム(記録)が行なわれる。NAND型フラッシュメモリ装置は、ダイナミックRAMと類似の集積度とメモリ容量とを有するという長所によって、その用途及び活用性が増大しつつある。
NAND型フラッシュメモリ装置は、基本的に多数個のメモリセルが直列に連結されたメモリストリングがビットラインとソースラインとの間に直列に連結された構造を有し、このようなメモリストリングが多数配列されてメモリセルアレイを構成する。
図1は、従来のフラッシュメモリ装置を説明する図面である。これを参照すれば、フラッシュメモリ装置100は、ブロックメモリセルアレイ110とワードラインデコーダ120とを備える。フラッシュメモリ装置100は、複数個のブロックメモリセルアレイを備えうるが、単位ブロックメモリセルアレイに対応してワードラインデコーダが一対一に配置される。説明の便宜のために、本明細書は、単位ブロックメモリセルアレイ110に対応する一つのワードラインデコーダ120について説明する。
ブロックメモリセルアレイ110は、n本のビットラインBL,BL,…,BLn−1に連結されたメモリストリングCSにより構成される。メモリストリングCSは、ソースラインCSLに共通に連結される。メモリストリングCSのメモリセルM0〜M15のゲートは、ワードラインWL0〜WL15にそれぞれ連結される。メモリストリングCSをそれぞれビットラインBL,BL,…,BLn−1に連結させるストリング選択トランジスタSSTのゲートは、ストリング選択ラインSSLに連結される。メモリストリングCSを共通ソースラインCSLに連結させる接地選択トランジスタGSTのゲートは、接地選択ラインGSLに連結される。
ワードラインデコーダ120は、メモリセルアレイ110のストリング選択ラインSSL、接地選択ラインGSL、及びワードラインWL0〜WL15を選択的に活性化させる。ワードラインデコーダ120は、アドレス信号ADDRを受信して、ブロックワードライン駆動信号BLKWL、ワードライン駆動信号S0〜S15、ストリング選択電圧VSSL、及び接地選択電圧VGSLを発生させるデコーディング部122と、ブロックワードライン駆動信号BLKWLに応答して、ワードライン駆動信号S0〜S15、ストリング選択電圧VSSL及び接地選択電圧VGSLをワードラインWL0−WL15、ストリング選択ラインSSL、及び接地選択ラインGSLに伝達するワードライン駆動部124とを備える。
デコーディング部122は、受信されるアドレス信号ADDRをデコーディングして、プログラム動作、消去動作、または読み出し動作において、ストリング選択ラインSSL、ワードラインWL0〜WL15及び接地選択ラインGSLに当たる駆動電圧、例えば、プログラム電圧Vpgm、消去電圧Verase、または読み出し電圧Vreadを提供する。そして、デコーディング部122は、ブロックワードライン駆動信号BLKWLに高電圧Vppを提供する。
ワードライン駆動部124は、ストリング選択電圧VSSL、ワードライン駆動信号S0〜S15、接地選択電圧VGSL、及び共通ソースライン電圧VCSLのそれぞれと、ストリング選択ラインSSL、ワードラインWL0−WL15、接地選択ラインGSL、及び共通ソースラインCSLのそれぞれとの間に連結される高電圧用のパストランジスタSN、WN0−WN15、GN、CNを備える。高電圧用のパストランジスタSN、WN0−WN15、GN、CNのゲートは、互いに連結されて、ブロックワードライン駆動信号BLKWLに連結される。
図2は、デコーディング部122のブロックワードライン駆動信号BLKWLを発生させる具体的な回路図である。
図2を参照すれば、デコーディング部122は、ブロック選択信号BLKiに応答して、ブロックワードライン駆動信号BLKWLに高電圧Vppを提供する。ブロック選択信号BLKiは、受信されるアドレス信号ADDRをデコーディングして発生する、ブロックメモリセルアレイ110を選択する信号である。
ブロック選択信号BLKiは、第1インバータ201に入力される。第1インバータ201の出力は、第2インバータ202に入力され、第2インバータ202の出力は、NMOSトランジスタ203と第1デプリーショントランジスタ204とを介してブロックワードライン駆動信号BLKWLに出力される。NMOSトランジスタ203と第1デプリーショントランジスタ204のゲートは、電源電圧VDDに連結される。そして、第1及び第2インバータ201、202も電源電圧VDDで駆動される。
デコーディング部122は、高電圧Vppとブロックワードライン駆動信号BLKWLとの間に直列連結される第2デプリーショントランジスタ205とPMOSトランジスタ206とをさらに備える。第2デプリーショントランジスタ205のゲートは、ブロックワードライン駆動信号BLKWLに連結され、PMOSトランジスタ206のゲートは、第1インバータ201の出力に連結される。
このようなデコーディング部122は、フラッシュメモリ装置の低い動作電圧化によって、電源電圧VDDレベルが1.8V程度に低くなれば、電力消耗を増加させる不適切な電流経路Aが形成される。
第1及び第2デプリーショントランジスタ204、205のしきい電圧Vthを−2.2V程度と仮定し、高電圧Vppレベルは20Vないし22V程度と仮定する。ブロック選択信号BLKiのロジックローに応答して、第1インバータ201の出力は、ロジックハイとなり、第2インバータ202の出力は、ロジックローとなる。ロジックローの第2インバータ202の出力は、NMOSトランジスタ203と第1デプリーショントランジスタ204とを介してロジックローのブロックワードライン駆動信号BLKWLとして発生する。
ここで、PMOSトランジスタ206は、ロジックハイの第1インバータ201の出力によってターンオフされねばならない。ところが、電源電圧VDDレベルが低くなることによって、PMOSトランジスタ206は、ターンオン状態に変わる。
デコーディング部122は、電源電圧が低い状態でブロックワードライン駆動信号BLKWLが接地電圧GNDレベルで発生すれば、第2デプリーショントランジスタ205、PMOSトランジスタ206、第1デプリーショントランジスタ204、NMOSトランジスタ203、及び第2インバータ202のNMOSトランジスタ(図示せず)を通じる高電圧Vppから接地電圧へのDC電流経路Aが形成される。このようなDC電流経路Aによって、電力消耗が大きくなる問題点が発生する。
したがって、電力消耗を減らすために、電源電圧VDDが低くなっても不適切な電流経路の形成を防止できるワードラインデコーダの存在が必要である。
本発明の目的は、低くなる電源電圧に適したワードラインデコーダを提供するところにある。
前記目的を達成するために、本発明の一実施形態によるワードラインデコーダは、ブロック選択信号を入力する第1インバータと、第1インバータの出力を入力する第2インバータと、そのゲートが電源電圧に連結され、第2インバータの出力をブロックワードライン駆動信号に伝達する第1及び第2トランジスタと、高電圧がそのソースに連結され、ブロックワードライン駆動信号がそのゲートに連結される第3トランジスタと、第3トランジスタのドレインとブロックワードライン駆動信号ラインとの間に連結される第4トランジスタと、第3トランジスタのドレインと第4トランジスタのゲートとの間に連結され、ブロックワードライン駆動信号ラインがそのゲートに連結される第5トランジスタと、第1インバータ出力と第2トランジスタのゲートとの間に連結され、電源電圧がそのゲートに連結される第6トランジスタとを備える。
本発明の他の実施形態によるワードラインデコーダは、ブロック選択信号を入力する第1インバータと、第1インバータの出力を入力する第2インバータと、そのゲートが電源電圧に連結され、第2インバータの出力をブロックワードライン駆動信号に伝達する第1及び第2トランジスタと、高電圧がそのソースに連結され、ブロックワードライン駆動信号ラインがそのゲートに連結される第3トランジスタと、第3トランジスタのドレインとブロックワードライン駆動信号ラインとの間に連結される第4トランジスタと、高電圧と第4トランジスタのゲートとの間に連結され、第3及び第4トランジスタの間のノードがそのゲートに連結される第5トランジスタと、第1インバータ出力と第2トランジスタのゲートとの間に連結され、電源電圧がそのゲートに連結される第6トランジスタとを備える。
本発明の実施形態によって、第1トランジスタは、NMOSトランジスタであり、第2及び第3トランジスタは、デプリーションNMOSトランジスタであり、第4及び第5トランジスタは、PMOSトランジスタであり、第6トランジスタは、NMOSトランジスタであることが望ましい。
本発明のワードラインデコーダは、電源電圧レベルが低くなっても高電圧から接地電圧へのDC電流経路を遮断して、電力消費の増加を防止する。
本発明とその動作上の利点及び本発明の実施形態によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することで、本発明を詳細に説明する。各図面に提示された同一参照符号は、同一部材を示す。
図3は、本発明の第1実施形態によるデコーディング部を説明する図面である。
図3を参照すれば、デコーディング部300は、図1のワードラインデコーダ120内に含まれる。デコーディング部300は、ブロック選択信号BLKiを入力する第1インバータ301を備える。第1インバータ301の出力は、第2インバータ302に入力され、第2インバータ302の出力は、第1NMOSトランジスタ303及び第1デプリーションNMOSトランジスタ304を介してブロックワードライン駆動信号BLKWLとして発生する。第1及び第2インバータ301、302は、電源電圧VDDにより駆動される。第1NMOSトランジスタ303及び第1デプリーションNMOSトランジスタ304のゲートは、電源電圧VDDに連結される。
デコーディング部300は、高電圧Vppとブロックワードライン駆動信号BLKWLラインとの間に直列連結される第2デプリーションNMOSトランジスタ305及び第1PMOSトランジスタ306をさらに備える。第2デプリーションNMOSトランジスタ305のゲートは、ブロックワードライン駆動信号BLKWLラインに連結される。
追加的に、第2デプリーションNMOSトランジスタ305のドレインと第1PMOSトランジスタ306のゲートとの間には、第2PMOSトランジスタ306が連結され、第1インバータ301の出力と第1PMOSトランジスタ307のゲートとの間には、第2NMOSトランジスタ308が連結される。第2PMOSトランジスタ307のゲートには、ブロックワードライン駆動信号BLKWLラインが連結される。第2NMOSトランジスタ308のゲートには、電源電圧VDDが連結される。
デコーディング部300の動作は、次の通りに説明される。
第一に、ブロック選択信号BLKiがロジックローである場合を説明すれば、ブロック選択信号BLKiのロジックローに応答して、第1及び第2インバータ301、302、第1NMOSトランジスタ303、及び第1デプリーションNMOSトランジスタ304を通じてブロックワードライン駆動信号BLKWLがロジックローに発生する。この時、ロジックローのブロックワードライン駆動信号BLKWLに応答して、第2PMOSトランジスタ307がターンオンされて、第1PMOSトランジスタ306のゲートに高電圧Vppレベルが印加される。これにより、第1PMOSトランジスタ306がターンオフされる。
一方、ブロック選択信号BLKiのロジックローに応答して、第1インバータ301の出力はロジックハイとなるが、この時の電圧レベルは、電源電圧VDDレベルである。電源電圧VDDレベルの第1インバータ301の出力は、第2NMOSトランジスタ308を介して第1PMOSトランジスタ306のゲートに伝えられる。
第1PMOSトランジスタ306は、そのゲートに第2NMOSトランジスタ308を介して電源電圧VDDレベルが伝えられるが、ロジックローのブロックワードライン駆動信号BLKWLに応答して、ターンオンされた第2PMOSトランジスタ307を通じて高電圧Vppレベルが強く駆動される。すなわち、第1PMOSトランジスタ306のゲートは、第2NMOSトランジスタ308を介して伝えられる電源電圧VDDレベルより第2PMOSトランジスタ307を介して伝えられる高電圧Vppレベルによって、その電圧レベルが決定される。
したがって、デコーディング部300は、電源電圧VDDレベルが低くなっても、第1PMOSトランジスタ306のゲート電圧レベルが高電圧Vppに維持されるために、第1PMOSトランジスタ306を完全にターンオフさせる。したがって、従来のデコーディング部(図2)120の場合のようなDC電流経路Aを形成しない。
第2に、ブロック選択信号BLKiがロジックハイである場合を説明すれば、ブロック選択信号BLKiのロジックハイに応答して、第1及び第2インバータ301、302、第1NMOSトランジスタ303、及び第1デプリーションNMOSトランジスタ304を介してブロックワードライン駆動信号BLKWLがロジックハイに発生する。ロジックハイのブロックワードライン駆動信号BLKWLに応答して、第2PMOSトランジスタ307がターンオンされる。第1PMOSトランジスタ306のゲートにロジックローの第1インバータ301の出力が印加されて、第1PMOSトランジスタ306がターンオンされる。ブロックワードライン駆動信号BLKWLは、第2デプリーションNMOSトランジスタ305と第1PMOSトランジスタ306とを介して高電圧Vppレベルとなる。
図4は、本発明の第2実施形態によるデコーディング部を説明する図面である。
図4を参照すれば、デコーディング部400は、図3のデコーディング部300と比較して、第2PMOSトランジスタ307'の連結関係が相違するという差があり、その他の構成要素の連結関係は、ほぼ同じである。
第2PMOSトランジスタ307'は、そのソースに高電圧Vppが連結され、そのゲートに第2デプリーションNMOSトランジスタ305と第1PMOSトランジスタ306との間のノードが連結され、そのドレインに第1PMOSトランジスタ306のゲートが連結される。
ブロック選択信号BLKiのロジックローに応答して、第1及び第2インバータ301、302、第1NMOSトランジスタ303、及び第1デプリーションNMOSトランジスタ304を介してブロックワードライン駆動信号BLKWLがロジックローに発生する。ロジックハイの第1インバータ301の出力によって、第2NMOSトランジスタ308がターンオフされる。この後、高電圧Vppが印加されれば、第2PMOSトランジスタ307'を介して第1PMOSトランジスタ306のゲートに高電圧Vppが印加されながら、第1PMOSトランジスタ306がターンオフされる。
ブロック選択信号BLKiのロジックハイに応答して、第1及び第2インバータ301、302、第1NMOSトランジスタ303、及び第1デプリーションNMOSトランジスタ304を介してブロックワードライン駆動信号BLKWLがロジックハイに発生する。ロジックローの第1インバータ301の出力が第2NMOSトランジスタ308を介して第1PMOSトランジスタ306のゲートに伝えられる。第2PMOSトランジスタ307'は、そのゲートに高電圧Vppレベルが印加されながらターンオフされる。
したがって、デコーディング部400は、電源電圧VDDレベルが低くなっても、第2NMOSトランジスタ308及び第2PMOSトランジスタ307によって第1PMOSトランジスタ306を完全にターンオフさせるので、従来のデコーディング部(図2)120の場合のようなDC電流経路Aを形成しない。
本発明は、図面に示された実施形態を参考として説明されたが、これは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということを理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。
本発明は、半導体メモリ装置関連の技術分野に好適に用いられる
従来のフラッシュメモリ装置を説明する図面である。 従来のワードラインデコーディング部の回路図である。 本発明の第1実施形態によるワードラインデコーディング部の回路図である。 本発明の第2実施形態によるワードラインデコーディング部の回路図である。
符号の説明
300 デコーディング部
301 第1インバータ
302 第2インバータ
303 第1NMOSトランジスタ
304 第1デプリーションNMOSトランジスタ
305 第2デプリーションNMOSトランジスタ
306 第1PMOSトランジスタ
307 第2PMOSトランジスタ
308 第2NMOSトランジスタ

Claims (14)

  1. フラッシュメモリ装置のブロックワードライン駆動信号を発生させるワードラインデコーダにおいて、
    ブロック選択信号を入力する第1インバータと、
    前記第1インバータの出力を入力する第2インバータと、
    そのゲートが電源電圧に連結され、前記第2インバータの出力を前記ブロックワードライン駆動信号に伝達する第1及び第2トランジスタと、
    高電圧がそのソースに連結され、前記ブロックワードライン駆動信号がそのゲートに連結されるデプリーションNMOSトランジスタである第3トランジスタと、
    前記第3トランジスタのドレインと前記ブロックワードライン駆動信号ラインとの間に連結されるPMOSトランジスタである第4トランジスタと、
    前記第3トランジスタのドレインと前記第4トランジスタのゲートとの間に連結され、前記ブロックワードライン駆動信号がそのゲートに連結されるPMOSトランジスタである第5トランジスタと、
    前記第1インバータ出力と前記第トランジスタのゲートとの間に連結され、前記電源電圧がそのゲートに連結される第6トランジスタと、を備えることを特徴とするワードラインデコーダ。
  2. 前記第1トランジスタは、
    NMOSトランジスタであることを特徴とする請求項1に記載のワードラインデコーダ。
  3. 前記第2トランジスタは、
    デプリーションNMOSトランジスタであることを特徴とする請求項1に記載のワードラインデコーダ。
  4. 前記第3トランジスタは、
    デプリーションNMOSトランジスタであることを特徴とする請求項1に記載のワードラインデコーダ。
  5. 前記第4トランジスタは、
    PMOSトランジスタであることを特徴とする請求項1に記載のワードラインデコーダ。
  6. 前記第5トランジスタは、
    PMOSトランジスタであることを特徴とする請求項1に記載のワードラインデコーダ。
  7. 前記第6トランジスタは
    NMOSトランジスタであることを特徴とする請求項1に記載のワードラインデコーダ。
  8. フラッシュメモリ装置のブロックワードライン駆動信号を発生させるワードラインデコーダにおいて、
    ブロック選択信号を入力する第1インバータと、
    前記第1インバータの出力を入力する第2インバータと、
    そのゲートが電源電圧に連結され、前記第2インバータの出力を前記ブロックワードライン駆動信号に伝達する第1及び第2トランジスタと、
    高電圧がそのソースに連結され、前記ブロックワードライン駆動信号がそのゲートに連結されるデプリーションNMOSトランジスタである第3トランジスタと、
    前記第3トランジスタのドレインと前記ブロックワードライン駆動信号ラインとの間に連結されるPMOSトランジスタである第4トランジスタと、
    前記高電圧と前記第4トランジスタのゲートとの間に連結され、前記第3及び第4トランジスタの間のノードがそのゲートに連結されるPMOSトランジスタである第5トランジスタと、
    前記第1インバータ出力と前記第トランジスタのゲートとの間に連結され、前記電源電圧がそのゲートに連結される第6トランジスタと、を備えることを特徴とするワードラインデコーダ。
  9. 前記第1トランジスタは、
    NMOSトランジスタであることを特徴とする請求項8に記載のワードラインデコーダ。
  10. 前記第2トランジスタは、
    デプリーションNMOSトランジスタであることを特徴とする請求項8に記載のワードラインデコーダ。
  11. 前記第3トランジスタは、
    デプリーションNMOSトランジスタであることを特徴とする請求項8に記載のワードラインデコーダ。
  12. 前記第4トランジスタは、
    PMOSトランジスタであることを特徴とする請求項8に記載のワードラインデコーダ。
  13. 前記第5トランジスタは、
    PMOSトランジスタであることを特徴とする請求項8に記載のワードラインデコーダ。
  14. 前記第6トランジスタは、
    NMOSトランジスタであることを特徴とする請求項8に記載のワードラインデコーダ。
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