JP5042576B2

JP5042576B2 - フラッシュメモリ装置及びその高電圧再充電方法

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Publication number: JP5042576B2
Application number: JP2006253479A
Authority: JP
Inventors: 金燦鎬
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-09-21
Filing date: 2006-09-19
Publication date: 2012-10-03
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Also published as: DE102006046418B4; KR100712533B1; US20070064512A1; KR20070033193A; JP2007087571A; DE102006046418A1; US7403420B2

Description

本発明は、半導体メモリ装置に係り、特に、フラッシュメモリ装置及びその高電圧再充電方法に関する。

不揮発性メモリ装置は、携帯情報端末機を利用したインターネットなどのデジタル情報通信網及び携帯電話の普及にともなって、各携帯端末機の情報を不揮発的に保存可能なメモリ装置として脚光を浴びている。不揮発性メモリ装置としては、例えば、保存されたデータを所定のビット数に対して一括的に、そして電気的に消去可能であり、また電気的にデータを記録可能なフラッシュメモリがある。このようなフラッシュメモリ装置の一例が、特許文献１に記載されている。

フラッシュメモリ装置は、複数のメモリセルを備える複数のセクタで構成され、ブロック（セクタ）単位でメモリセルのデータ消去（削除）が行われ、メモリセルごとにプログラム（記録）が行われる。ＮＡＮＤ型フラッシュメモリ装置は、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に準ずる集積度及びメモリ容量を有するという長所によって、その用途及び活用性が次第に増大している。

ＮＡＮＤ型フラッシュメモリ装置は、基本的に複数のメモリセルが直列に連結されたメモリストリングが、ビットラインとソースラインとの間に直列に連結された構造を有し、このようなメモリストリングが複数配列されてブロックメモリセルアレイを構成する。

大容量のＮＡＮＤ型フラッシュメモリ装置は、複数のブロックメモリセルアレイを備えるマット（ＭＡＴ）構造を有する。ＮＡＮＤ型フラッシュメモリ装置は、入出力データ幅に応じて複数のマットで構成されうる。入出力データの幅が×８であるときには、１個のマットから８個のデータが入出力され、入出力データ幅が×１６であるときには、２個のマットから１６個のデータが入出力されるように設定する。

図１は、２マット構造のフラッシュメモリ装置を説明する図面である。図１に示すように、フラッシュメモリ装置１００は、第１マット１１０及び第２マット１２０を備える。第１マット１１０と第２マット１２０との間には、ワードラインデコーダ１３０が存在する。第１マット１１０、第２マット１２０には、それぞれ単位ブロックメモリセルアレイ１１１、１２１が配列される。

第１ポンプ回路１１２、第２ポンプ回路１２２は、それぞれ第１マット１１０、第２マット１２０に第１高電圧ＶＰＰ１、第２高電圧ＶＰＰ２を提供する。第１ポンプ回路１１２及び第２ポンプ回路１２２は、フラッシュメモリ装置１００の動作モードに応じて、プログラム電圧Ｖｐｇｍレベル、消去電圧Ｖｅｒａｓｅレベル、読み出し電圧Ｖｒｅａｄレベル、またはパス電圧Ｖｐａｓｓレベルで第１高電圧ＶＰＰ１及び第２高電圧ＶＰＰ２を発生する。第１高電圧ＶＰＰ１及び第２高電圧ＶＰＰ２は、ワードラインデコーダ１３０に提供される。

図２は、第１マット１１０内の一つの単位ブロックメモリセルアレイ１１１と連結されるワードラインデコーダ１３０及び第１ポンプ回路１１２の具体的な回路ダイアグラムである。

図２に示すように、単位ブロックメモリセルアレイ１１１は、ｎ個のビットラインＢＬ０，ＢＬ１，…，ＢＬｎ−１に連結されたメモリストリングＣＳで構成される。メモリストリングＣＳは、ソースラインＣＳＬに共通的に連結される。メモリストリングＣＳのメモリセルＭ０〜Ｍ１５のゲートは、ワードラインＷＬ０〜ＷＬ１５にそれぞれ連結される。メモリストリングＣＳをそれぞれビットラインＢＬ０，ＢＬ１，…，ＢＬｎ−１に連結させるストリング選択トランジスタＳＳＴのゲートは、ストリング選択ラインＳＳＬに連結される。メモリストリングＣＳを共通ソースラインＣＳＬに連結させる接地選択トランジスタＧＳＴのゲートは、接地選択ラインＧＳＬに連結される。

ワードラインデコーダ１３０は、ブロックメモリセルアレイ１１１のストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ及びワードラインＷＬ０〜ＷＬ１５を選択的に活性化させる。ワードラインデコーダ１３０は、アドレス信号ＡＤＤＲを受信して、ワードライン駆動信号Ｓ０〜Ｓ１５、ストリング選択電圧ＶＳＳＬ及び接地選択電圧ＶＧＳＬを発生するデコーディング部１３２と、ワードライン駆動信号Ｓ０〜Ｓ１５、ストリング選択電圧ＶＳＳＬ及び接地選択電圧ＶＧＳＬをワードラインＷＬ０〜ＷＬ１５、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬに伝達するワードライン駆動部１３４と、を備える。

デコーディング部１３２は、受信したアドレス信号ＡＤＤＲをデコーディングして、プログラム動作、消去動作、または読み出し動作でストリング選択ラインＳＳＬ、ワードラインＷＬ０〜ＷＬ１５及び接地選択ラインＧＳＬにそれぞれ所定の駆動電圧、例えば、プログラム電圧Ｖｐｇｍ、消去電圧Ｖｅｒａｓｅ、読み出し電圧Ｖｒｅａｄ、またはパス電圧Ｖｐａｓｓを提供する。

ワードライン駆動部１３４は、ストリング選択電圧ＶＳＳＬ、ワードライン駆動信号Ｓ０〜Ｓ１５、接地選択電圧ＶＧＳＬ及び共通ソースライン電圧ＶＣＳＬのそれぞれと、ストリング選択ラインＳＳＬ、ワードラインＷＬ０〜ＷＬ１５、接地選択ラインＧＳＬ及び共通ソースラインＣＳＬのそれぞれとの間に連結される高電圧用パストランジスタＳＮ、ＷＮ０〜ＷＮ１５、ＧＮ、ＣＮを備える。高電圧用パストランジスタＳＮ、ＷＮ０〜ＷＮ１５、ＧＮ、ＣＮのゲートが互いに連結されたブロックワードラインＢＬＫＷＬに、第１ポンプ回路１１２から出力される第１高電圧ＶＰＰ１が連結される。

第１ポンプ回路１１２は、ポンピングクロックが印加されれば、チャージポンピング動作によって第１高電圧ＶＰＰを発生する。第１ポンプ回路１１２が発生した第１高電圧ＶＰＰ１は、ブロックワードラインＢＬＫＷＬに提供される。

プログラム動作時、イネーブルされる一つのワードライン、例えば、第１ワードラインＷＬ０にプログラム電圧Ｖｐｇｍが印加され、残りのワードラインＷＬ１〜ＷＬ１５にパス電圧が印加される。デコーディング部１３２から提供されるプログラム電圧Ｖｐｇｍを第１ワードラインＷＬ０で駆動するために、Ｓ０ワードライン信号にプログラム電圧Ｖｐｇｍが印加され、ブロックワードラインＢＬＫＷＬに第１高電圧ＶＰＰ１が印加されて、ＷＮ０パストランジスタがターンオンされる。

ここで、プログラム電圧Ｖｐｇｍは、プログラミング回数によって増大されるが、通常、約１５Ｖないし２０Ｖとなる。第１高電圧ＶＰＰ１は、プログラム電圧Ｖｐｇｍを電圧降下なしに伝達するために、少なくともプログラム電圧Ｖｐｇｍで、ＷＮ０パストランジスタの閾電圧Ｖｔｈだけ高い電圧レベルであればよい。

図３は、フラッシュメモリ装置１００の動作による第１高電圧ＶＰＰ１及び第２高電圧ＶＰＰ２レベルを説明する図面である。

図３に示すように、プログラム動作ＴＡの間に、２０Ｖ以上の電圧レベルで発生した第１高電圧ＶＰＰ１レベルは、読み出し動作ＴＢ時に約４.５Ｖに低下する。この後、さらにプログラム動作ＴＣが行われれば、第１ポンプ回路１１２は、ポンピング動作を通じて第１高電圧ＶＰＰ１レベルを約２０Ｖに向上させる。

このようなポンピング動作の繰り返しは、フラッシュメモリ装置１００の電力消耗を大きくする原因となる。そして、ポンピング動作の繰り返しにより、フラッシュメモリ装置１００は、ノイズ特性が悪くなる。したがって、このようなフラッシュメモリ装置１００は、携帯電話などへの装着に不適切であるという問題点がある。
特開２００３−１７８５９０号公報

本発明の目的は、電力消耗の低減に好適なフラッシュメモリ装置を提供するところにある。

本発明の他の目的は、電力消耗の低減に好適なフラッシュメモリ装置の高電圧再充電方法を提供するところにある。

前記目的を解決するために、本発明の一面によるフラッシュメモリ装置は、第１高電圧ラインと、第２高電圧ラインと、前記第１高電圧ラインと前記第２高電圧ラインとの間に連結され、以前プログラム動作での前記第１高電圧ラインのプログラム電圧を前記第２高電圧ラインに伝達し、次のプログラム動作時に前記第２高電圧ラインの電圧を前記第１高電圧ラインに伝達するスイッチ回路と、を備える。

本発明の実施形態らによって、フラッシュメモリ装置は、前記第１高電圧ライン及び第２高電圧ラインに前記プログラム電圧を提供するポンプ回路をさらに備えうる。

本発明の実施形態によって、前記スイッチ回路は、第１イネーブル信号に応答し、前記ポンプ回路と前記第１高電圧ライン及び第２高電圧ラインとの間に連結される第１スイッチと、第２イネーブル信号に応答し、前記第１スイッチと前記第１高電圧ラインとの間に連結される第２スイッチと、第３イネーブル信号に応答し、前記第１スイッチと前記第２高電圧ラインとの間に連結される第３スイッチと、を備えうる。

本発明の実施形態によって前記第１スイッチないし第３スイッチのそれぞれは、該当するイネーブル信号を入力する第１インバータと、前記第１インバータ出力を入力する第２インバータと、前記第２インバータ出力がそのソースに連結され、電源電圧がそのゲートに連結される第１トランジスタと、前記第１トランジスタのドレインがそのソースに連結され、電源電圧がそのゲートに連結される第２トランジスタと、第１端子がそのソースに連結され、前記第１インバータ出力がそのゲートに連結される第３トランジスタと、前記第３トランジスタのドレインがそのソースに連結され、前記第１トランジスタのドレインがそのゲートに連結される第４トランジスタと、前記第４トランジスタのドレインがそのドレインに連結され、前記第２インバータ出力がそのゲートに連結され、接地電圧がそのソースに連結される第５トランジスタと、前記第１端子がそのソースに連結され、前記第２トランジスタのドレインがそのゲートに連結される第６トランジスタと、前記第６トランジスタのドレインがそのソースに連結され、前記第４トランジスタのドレインがそのゲートに連結され、前記第２トランジスタのドレインがそのドレインに連結される第７トランジスタと、前記第１端子がそのソースに連結され、前記第２トランジスタのドレインがそのゲートに連結される第８トランジスタと、前記第８トランジスタのドレインがそのソースに連結され、前記第４トランジスタのドレインがそのゲートに連結される第９トランジスタと、前記第９トランジスタのドレインがそのソースに連結され、前記第２トランジスタのドレインがそのゲートに連結され、第２端子がそのドレインに連結される第１０トランジスタと、を備えうる。

本発明の実施形態によって、第１スイッチないし第３スイッチのそれぞれの第１トランジスタ及び第５トランジスタは、ＮＭＯＳトランジスタで構成され、第２トランジスタ、第３トランジスタ、第６トランジスタ、第８トランジスタ及び第１０トランジスタは、デプレッションＮＭＯＳトランジスタで構成され、第４トランジスタ、第７トランジスタ及び第９トランジスタは、ＰＭＯＳトランジスタで構成されうる。

前記目的を解決するために、本発明の他の面による複数のブロックメモリセルアレイを備える２マット構造のフラッシュメモリ装置において、プログラム電圧レベルの高電圧を発生させるポンプ回路と、第１マットに前記高電圧を提供する第１高電圧ラインと、第２マットに前記高電圧を提供する第２高電圧ラインと、前記第１高電圧ライン及び第２高電圧ラインの前記高電圧を前記第１マット及び第２マットの前記ブロックメモリセルアレイで前記高電圧を駆動するワードラインデコーダと、前記第１高電圧ラインと前記第２高電圧ラインとの間に連結され、以前プログラム動作での前記第１高電圧ラインの前記プログラム電圧を前記第２高電圧ラインに伝達し、次のプログラム動作時に前記第２高電圧ラインの電圧を前記第１高電圧ラインに伝達するスイッチ回路と、を備えうる。

本発明の実施形態によって、前記フラッシュメモリ装置は、データ入出力幅によって、前記第１マット及び前記第２マットが選択的に、または共に動作してデータが入出力されうる。

本発明の実施形態によって、前記ポンプ回路は、読み出し電圧レベルを発生させて前記第１高電圧ライン及び第２高電圧ラインに提供できる。

前記他の目的を解決するために、本発明に係るフラッシュメモリ装置の高電圧再充電方法は、ポンプ回路によりプログラム電圧レベルの高電圧を発生させる第１ステップと、プログラム動作時、前記プログラム電圧を、第１マットと連結される第１高電圧ラインに伝達する第２ステップと、プログラム動作の完了時、前記第１高電圧ラインの前記プログラム電圧を、第２マットと連結される第２高電圧ラインに伝達する第３ステップと、次のプログラム動作時、前記第２高電圧ラインの電圧を前記第１高電圧ラインに伝達する第４ステップと、前記ポンプ回路により、前記第１高電圧ラインに前記プログラム電圧を提供する第５ステップと、を含む。

本発明の実施形態らによって、フラッシュメモリ装置の高電圧再充電方法は、前記ポンプ回路と前記第１高電圧ライン及び第２高電圧ラインとの間にスイッチ回路をさらに備えうる。

本発明のフラッシュメモリ装置は、例えば、以前プログラム動作時に第１高電圧ラインのプログラム電圧を、読み出し動作の間に第２高電圧ラインに保存して、次のプログラム動作時に、第１高電圧ラインのプログラム電圧の発生のために再活用する。よって、このフラッシュメモリ装置は、次のプログラム電圧の発生のためのポンピング回数を減らすことによって、消費電力を減らし、ポンピングによるノイズ特性を向上させる。また、このフラッシュメモリ装置は、次のプログラム電圧の発生時に減るポンピング回数を考慮して、少ないポンピング容量を有するポンピング回路を設計することによって、チップ面積を減らすことができる。

本発明と、本発明の動作上の利点及び本発明の実施によって解決される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。

以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を表す。

図４は、本発明の一実施形態に係るフラッシュメモリ装置を説明する図面である。

図４に示すように、フラッシュメモリ装置３００は、図１のフラッシュメモリ装置１００と比較すると、ワードラインデコーダ１３０のブロック内の第１高電圧ＶＰＰ１ラインと第２高電圧ライン１５０との間に配置されるスイッチ回路３１０を備えるという点で異なる。スイッチ回路３１０は、第１高電圧ライン１４０と第２高電圧ライン１５０とを選択的に連結させる。残りの構成要素は、図１で説明した通りであるので、説明の重複を避けるために、具体的な説明が省略される。

スイッチ回路３１０の具体的な構成例が図５に示されている。図５に例示されたスイッチ回路３１０は、第１ポンプ回路１１２と第１高電圧ライン１４０及び第２高電圧ライン１５０との間に連結される。スイッチ回路３１０は、第２ポンプ回路１２２と第１高電圧ライン１４０及び第２高電圧ライン１５０との間にも連結されうる（図示せず）。スイッチ回路３１０は、第１スイッチ３１１、第２スイッチ３１２及び第３スイッチ３１３を備える。

第１スイッチ３１１は、第１ポンプ回路１１２に連結され、第１イネーブル信号ＥＮ１に応答してオンされる。第２スイッチ３１２は、第１スイッチ３０１と第１高電圧ライン１４０との間に連結され、第２イネーブル信号ＥＮ２に応答してオンされる。第３スイッチ３１３は、第１スイッチ３０１と第２高電圧ライン１５０との間に連結され、第３イネーブル信号ＥＮ３に応答してオンされる。

図６は、第１スイッチ３１１、第２スイッチ３１２及び第３スイッチ３１３のうち何れか一つの具体的な回路ダイアグラムである。

図６に示すように、第１スイッチ３１１、第２スイッチ３１２及び第３スイッチ３１３のうち何れか一つは、イネーブル信号ＥＮに応答して、第１端子Ａと第２端子Ｂとを互いに連結する。第１スイッチ３１１、第２スイッチ３１２及び第３スイッチ３１３のそれぞれは、イネーブル信号ＥＮを入力する第１インバータ５０１、第１インバータ５０１の出力Ｎ１を入力する第２インバータ５０２、及び第１トランジスタ５０３ないし第１０トランジスタ５１２を備える。

第１トランジスタ５０３は、第２インバータ５０２の出力Ｎ２がそのソースに連結され、電源電圧ＶＣＣがそのゲートに連結されるＮＭＯＳトランジスタで構成される。

第２トランジスタ５０４は、第１トランジスタ５０３のドレインがそのソースに連結され、電源電圧ＶＣＣがそのゲートに連結されるデプレッションＮＭＯＳトランジスタで構成される。

第３トランジスタ５０５は、第１端子Ａがそのソースに連結され、第１インバータ５０１の出力Ｎ１がそのゲートに連結されるデプレッションＮＭＯＳトランジスタで構成される。

第４トランジスタ５０６は、第３トランジスタ５０５のドレインがそのソースに連結され、第１トランジスタ５０３のドレインＮ３がそのゲートに連結されるＰＭＯＳトランジスタで構成される。

第５トランジスタ５０７は、第４トランジスタ５０６のドレインがそのドレインに連結され、第２インバータ５０２の出力Ｎ２がそのゲートに連結され、接地電圧ＶＳＳがそのソースに連結されるＮＭＯＳトランジスタで構成される。

第６トランジスタ５０８は、第１端子Ａがそのソースに連結され、第２トランジスタ５０４のドレインＮ４がそのゲートに連結されるデプレッションＮＭＯＳトランジスタで構成される。

第７トランジスタ５０９は、第６トランジスタ５０８のドレインがそのソースに連結され、第４トランジスタ５０６のドレインＮ５がそのゲートに連結され、第２トランジスタ５０４のドレインＮ４がそのドレインに連結されるＰＭＯＳトランジスタで構成される。

第８トランジスタ５１０は、第１端子Ａがそのソースに連結され、第２トランジスタ５０４のドレインＮ４がそのゲートに連結されるデプレッションＮＭＯＳトランジスタで構成される。

第９トランジスタ５１１は、第８トランジスタ５１０のドレインがそのソースに連結され、第４トランジスタ５０６のドレインＮ５がそのゲートに連結されるＰＭＯＳトランジスタで構成される。

第１０トランジスタ５１２は、第９トランジスタ５１１のドレインがそのソースに連結され、第２トランジスタ５０４のドレインＮ４がそのゲートに連結され、第２端子Ｂがそのドレインに連結されるデプレッションＮＭＯＳトランジスタで構成される。

このような第１スイッチ３１１、第２スイッチ３１２及び第３スイッチ３１３は、イネーブル信号ＥＮがロジックハイに活性化されれば、第１インバータ５０１の出力Ｎ１がロジックローになり、第２インバータ５０２の出力Ｎ２がロジックハイになって、第５トランジスタ５０７がターンオンされる。これによって第５トランジスタ５０７のドレインＮ５がロジックローになって、第９トランジスタ５１１がターンオンされる。

ロジックハイの第２インバータ５０２の出力が第１トランジスタ５０３及び第２トランジスタ５０４を通じて伝達されて、第２トランジスタ５０４のドレインＮ４は、ロジックハイとなる。ロジックハイの第２トランジスタ５０４のドレインＮ４により、第８トランジスタ５１０及び第１０トランジスタ５１２がターンオンされる。これにより、第１端子Ａは、第８トランジスタ５１０、第９トランジスタ５１１及び第１０トランジスタ５１２を通じて第２端子Ｂと連結される。すなわち、第１端子Ａと第２端子Ｂとのレベルが同じくなる。

ここで、第１スイッチ３１１の場合、第１端子Ａは、第１ポンプ回路１１２と連結されており、第１高電圧ＶＰＰ１レベルとなる。これにより、第２端子Ｂも第１高電圧ＶＰＰ１レベルとなる。

一方、イネーブル信号ＥＮがロジックローに非活性化されれば、第１インバータ５０１の出力Ｎ１がロジックハイになり、第２インバータ５０２の出力Ｎ２がロジックローになって、第５トランジスタ５０７がターンオフされる。第１トランジスタ５０３のドレインＮ３がロジックローになって、第４トランジスタ５０６がターンオンされる。第３トランジスタ５０５及び第４トランジスタ５０６を通じて第１端子Ａの第１高電圧ＶＰＰ１が伝達されて、第４トランジスタ５０６のドレインＮ５は、ロジックハイとなる。ロジックハイの第５トランジスタ５０７のドレインＮ５により、第９トランジスタ５１１がターンオフされる。これにより、第１端子Ａと第２端子Ｂとの連結が遮断される。

これらのスイッチ３１１、３１２、３１３の動作に基づいて図５のフラッシュメモリ装置３００内のスイッチング回路３１０の動作を説明すれば、図７の通りである。ここで、フラッシュメモリ装置３００は、データ入出力幅×８で動作する場合について説明される。すなわち、第１マット１１０に／から８個のデータが入／出力される。

図７に示すように、プログラム動作の期間Ｔ１では、第１ポンプ回路１１２は、２０Ｖ以上のプログラム電圧Ｖｐｇｍレベルで第１高電圧ＶＰＰ１を発生する。第１高電圧ＶＰＰ１は、第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２の活性化によりオンになる第１スイッチ３１１及び第２スイッチ３１２を通じて第１高電圧ライン１４０に伝達される。第１高電圧ＶＰＰ１は、ワードラインデコーダ１３０に提供されてブロックワードラインＢＬＫＷＬを駆動する。このとき、第２ポンプ回路１２２は、動作されないので、第２高電圧ライン１５０は０Ｖである。

プログラム動作が完了した後の期間Ｔ２では、第１イネーブル信号ＥＮ１がディセーブルされて、第１スイッチ３１１はオフになる。このとき、第２イネーブル信号ＥＮ２及び第３イネーブル信号ＥＮ３が活性化されて、第２スイッチ３１２及び第３スイッチ３１３がオンになる。第１高電圧ライン１４０のプログラム電圧Ｖｐｇｍは、第２スイッチ３１２及び第３スイッチ３１３を通じて第２高電圧ライン１５０に伝達される。第１高電圧ライン１４０のプログラム電圧Ｖｐｇｍは、第１高電圧ライン１４０及び第２高電圧ライン１５０に電荷分配される。これにより、第１高電圧ライン１４０及び第２高電圧ライン１５０は、プログラム電圧Ｖｐｇｍの半分に相当する電圧レベル、約１０Ｖの電圧レベルを有する。

この後、読み出し動作モードの期間Ｔ３では、第１ポンプ回路１１２は、約４.５Ｖの読み出し電圧Ｖｒｅａｄレベルの第１高電圧ＶＰＰ１を発生する。読み出し電圧Ｖｒｅａｄレベルの第１高電圧ＶＰＰ１は、第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２の活性化によりオンになる第１スイッチ３１１及び第２スイッチ３１２を通じて第１高電圧ライン１４０に伝達されるが、このとき、第３スイッチ３１３はオフになる。それにより、第２高電圧ライン１５０は、プログラム電圧Ｖｐｇｍの半分に該当する電圧レベルを維持する。

また、プログラム動作モードの期間Ｔ４になれば、第１イネーブル信号ＥＮ１がディセーブルされて、第１スイッチ３１１はオフになる。第２イネーブル信号ＥＮ２及び第３イネーブル信号がアクティブされて、第２スイッチ３１２と第３スイッチ３１３がオンになり、第２スイッチ３１２及び第３スイッチ３１３を通じて、第２高電圧ライン１５０の第１高電圧ＶＰＰ１が第１高電圧ライン１４０に伝達される。第１高電圧ライン１４０は、読み出し電圧Ｖｒｅａｄレベルから上昇する。

このとき、第１ポンプ回路１１２は、プログラム電圧Ｖｐｇｍレベルの第１高電圧ＶＰＰ１を発生するが、そのポンピング動作の回数は、Ｔ１プログラム動作時よりは減る。それにより、ポンピング動作によるノイズを減らしうる。

次のプログラム動作の期間Ｔ５では、第１ポンプ回路１１２が発生したプログラム電圧Ｖｐｇｍレベルの第１高電圧ＶＰＰ１は、第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２の活性化によりオンになる第１スイッチ３１１及び第２スイッチ３１２を通じて第１高電圧ライン１４０に伝達される。第１高電圧ＶＰＰ１は、ワードラインデコーダ１３０に提供されて、ブロックワードラインＢＬＫＷＬを駆動する。

本発明のフラッシュメモリ装置３００は、以前のプログラム動作時に第１マット１１０に提供されたプログラム電圧Ｖｐｇｍレベルの第１高電圧ＶＰＰ１の電荷を、読み出し動作の間に第２マット１２０と連結される第２高電圧ライン１５０に保存して、それを次のプログラム動作時にプログラム電圧Ｖｐｇｍレベルの第１高電圧ＶＰＰ１を発生するために再活用する。第１ポンプ回路１１２は、第１高電圧ＶＰＰ１の発生のためのポンピング回数を減らしうる。これにより、フラッシュメモリ装置３００は、消費電力を減らし、ポンピングによるノイズの特性が良くなる。

また、第１ポンプ回路１１２は、減るポンピング回数を考慮して、少ないポンピング容量を有するように設計できる。これにより、フラッシュメモリ装置３００のチップの面積を減らしてもよい。

本発明は、図面に示す一実施形態を参考として説明されたが、これは例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるという点が理解できるであろう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想によって決まらねばならない。

本発明は、高電圧（ポンピング電圧）を再充電し、電力消耗を減らすフラッシュメモリ装置に関連した技術分野に好適に適用されうる。

２マット構造のフラッシュメモリ装置を説明する図面である。図１の第１マット内の一つの単位ブロックメモリセルアレイと連結されるワードラインデコーダ及び第１ポンプ回路の具体的な回路ダイアグラムである。フラッシュメモリ装置の動作による第１高電圧レベル及び第２高電圧レベルを説明する図面である。本発明の一実施形態に係るフラッシュメモリ装置を説明する図面である。図４のスイッチ回路を説明する回路ダイアグラムである。図５の第１スイッチないし第３スイッチのうち何れか一つの具体的な回路ダイアグラムである。図５のフラッシュメモリ装置の動作による第１高電圧ライン及び第２高電圧ラインのレベルを説明する図面である。

符号の説明

１１０第１マット
１１１、１２１単位ブロックメモリセルアレイ
１１２第１ポンプ回路
１２０第１マット
１２２第２ポンプ回路
１３０ワードラインデコーダ
１４０第１高電圧ライン
１５０第２高電圧ライン
３００フラッシュメモリ装置
３１０スイッチ回路
ＶＰＰ１第１高電圧
ＶＰＰ２第２高電圧

Claims

第１高電圧ラインと、
第２高電圧ラインと、
前記第１高電圧ラインと前記第２高電圧ラインとの間に連結され、プログラム動作が連続する直前のプログラム動作での前記第１高電圧ラインのプログラム電圧を前記第２高電圧ラインに伝達し、次のプログラム動作時に前記第２高電圧ラインの電圧を前記第１高電圧ラインに伝達するスイッチ回路と、
前記第１高電圧ライン及び第２高電圧ラインに前記プログラム電圧を提供するポンプ回路を備え、
前記スイッチ回路は、
第１イネーブル信号に応答し、前記ポンプ回路と前記第１高電圧ライン及び第２高電圧ラインとの間に配置される第１スイッチと、
第２イネーブル信号に応答し、前記第１スイッチと前記第１高電圧ラインとの間に配置される第２スイッチと、
第３イネーブル信号に応答し、前記第１スイッチと前記第２高電圧ラインとの間に配置される第３スイッチと、
を含み、
前記第１スイッチないし第３スイッチのそれぞれは、
該当するイネーブル信号を入力する第１インバータと、
前記第１インバータの出力を入力する第２インバータと、
前記第２インバータの出力がそのソースに連結され、電源電圧がそのゲートに連結される第１トランジスタと、
前記第１トランジスタのドレインがそのソースに連結され、電源電圧がそのゲートに連結される第２トランジスタと、
第１端子がそのソースに連結され、前記第１インバータの出力がそのゲートに連結される第３トランジスタと、
前記第３トランジスタのドレインがそのソースに連結され、前記第１トランジスタのドレインがそのゲートに連結される第４トランジスタと、
前記第４トランジスタのドレインがそのドレインに連結され、前記第２インバータ出力がそのゲートに連結され、接地電圧がそのソースに連結される第５トランジスタと、
前記第１端子がそのソースに連結され、前記第２トランジスタのドレインがそのゲートに連結される第６トランジスタと、
前記第６トランジスタのドレインがそのソースに連結され、前記第４トランジスタのドレインがそのゲートに連結され、前記第２トランジスタのドレインがそのドレインに連結される第７トランジスタと、
前記第１端子がそのソースに連結され、前記第２トランジスタのドレインがそのゲートに連結される第８トランジスタと、
前記第８トランジスタのドレインがそのソースに連結され、前記第４トランジスタのドレインがそのゲートに連結される第９トランジスタと、
前記第９トランジスタのドレインがそのソースに連結され、前記第２トランジスタのドレインがそのゲートに連結され、第２端子がそのドレインに連結される第１０トランジスタと、
を含むことを特徴とするフラッシュメモリ装置。
前記第１スイッチないし第３スイッチのそれぞれは、前記第１トランジスタ及び第５トランジスタがＮＭＯＳトランジスタで構成されることを特徴とする請求項１に記載のフラッシュメモリ装置。
前記第１スイッチないし第３スイッチのそれぞれは、前記第２トランジスタ、第３トランジスタ、第６トランジスタ、第８トランジスタ及び第１０トランジスタが、デプレッションＮＭＯＳトランジスタで構成されることを特徴とする請求項１に記載のフラッシュメモリ装置。
前記第１スイッチないし第３スイッチのそれぞれは、前記第４トランジスタ、第７トランジスタ及び第９トランジスタが、ＰＭＯＳトランジスタで構成されることを特徴とする請求項１に記載のフラッシュメモリ装置。
複数のブロックメモリセルアレイを備える２マット構造のフラッシュメモリ装置において、
プログラム電圧レベルの高電圧を発生させるポンプ回路と、
第１マットに前記高電圧を提供する第１高電圧ラインと、
第２マットに前記高電圧を提供する第２高電圧ラインと、
前記第１高電圧ライン及び第２高電圧ラインの前記高電圧を前記第１マット及び第２マットの前記ブロックメモリセルアレイで前記高電圧を駆動するワードラインデコーダと、
前記第１高電圧ラインと前記第２高電圧ラインとの間に連結され、プログラム動作が連続する直前のプログラム動作での前記第１高電圧ラインの前記プログラム電圧を前記第２高電圧ラインに伝達し、次のプログラム動作時に前記第２高電圧ラインの電圧を前記第１高電圧ラインに伝達するスイッチ回路と、
を含み、
前記スイッチ回路は、
第１イネーブル信号に応答し、前記ポンプ回路と前記第１高電圧ライン及び第２高電圧ラインとの間に配置される第１スイッチと、
第２イネーブル信号に応答し、前記第１スイッチと前記第１高電圧ラインとの間に配置される第２スイッチと、
第３イネーブル信号に応答し、前記第１スイッチと前記第２高電圧ラインとの間に配置される第３スイッチと、
を含み、
前記第１スイッチないし第３スイッチのそれぞれは、
該当されるイネーブル信号を入力する第１インバータと、
前記第１インバータの出力を入力する第２インバータと、
前記第２インバータの出力がそのソースに連結され、電源電圧がそのゲートに連結される第１トランジスタと、
前記第１トランジスタのドレインがそのソースに連結され、電源電圧がそのゲートに連結される第２トランジスタと、
第１端子がそのソースに連結され、前記第１インバータの出力がそのゲートに連結される第３トランジスタと、
前記第３トランジスタのドレインがそのソースに連結され、前記第１トランジスタのドレインがそのゲートに連結される第４トランジスタと、
前記第４トランジスタのドレインがそのドレインに連結され、前記第２インバータ出力がそのゲートに連結され、接地電圧がそのソースに連結される第５トランジスタと、
前記第１端子がそのソースに連結され、前記第２トランジスタのドレインがそのゲートに連結される第６トランジスタと、
前記第６トランジスタのドレインがそのソースに連結され、前記第４トランジスタのドレインがそのゲートに連結され、前記第２トランジスタのドレインがそのドレインに連結される第７トランジスタと、
前記第１端子がそのソースに連結され、前記第２トランジスタのドレインがそのゲートに連結される第８トランジスタと、
前記第８トランジスタのドレインがそのソースに連結され、前記第４トランジスタのドレインがそのゲートに連結される第９トランジスタと、
前記第９トランジスタのドレインがそのソースに連結され、前記第２トランジスタのドレインがそのゲートに連結され、第２端子がそのドレインに連結される第１０トランジスタと、を備えることを特徴とするフラッシュメモリ装置。
前記フラッシュメモリ装置は、データ入出力幅に応じて、前記第１マット及び前記第２マットが選択的に、または共に動作してデータが入出力されることを特徴とする請求項５に記載のフラッシュメモリ装置。
前記ポンプ回路は、読み出し電圧レベルを発生して前記第１高電圧ライン及び第２高電圧ラインに提供することを特徴とする請求項５に記載のフラッシュメモリ装置。
前記第１スイッチないし第３スイッチのそれぞれは、前記第１トランジスタ及び第５トランジスタがＮＭＯＳトランジスタで構成されることを特徴とする請求項５に記載のフラッシュメモリ装置。
前記第１スイッチないし第３スイッチのそれぞれは、前記第２トランジスタ、第３トランジスタ、第６トランジスタ、第８トランジスタ及び第１０トランジスタがデプレッションＮＭＯＳトランジスタで構成されることを特徴とする請求項５に記載のフラッシュメモリ装置。
前記第１スイッチないし第３スイッチのそれぞれは、前記第４トランジスタ、第７トランジスタ及び第９トランジスタがＰＭＯＳトランジスタで構成されることを特徴とする請求項５に記載のフラッシュメモリ装置。
複数のブロックメモリセルアレイを備える２マット構造のフラッシュメモリ装置の高電圧再充電方法において、
ポンプ回路によりプログラム電圧レベルの高電圧を発生させる第１ステップと、
プログラム動作時に、前記プログラム電圧を、第１マットと連結される第１高電圧ラインに伝達する第２ステップと、
プログラム動作の完了時に、前記第１高電圧ラインの前記プログラム電圧を、第２マットと連結される第２高電圧ラインに伝達する第３ステップと、
プログラム動作が連続する次のプログラム動作時に、前記第２高電圧ラインの電圧を前記第１高電圧ラインに伝達する第４ステップと、
前記ポンプ回路により、前記第１高電圧ラインに前記プログラム電圧を提供する第５ステップと、
を含み、
前記ポンプ回路と前記第１高電圧ライン及び第２高電圧ラインとの間にスイッチ回路が配置され、
前記スイッチ回路は、
第１イネーブル信号に応答するように構成され、前記ポンプ回路と前記第１高電圧ライン及び第２高電圧ラインとの間に配置される第１スイッチと、
第２イネーブル信号に応答するように構成され、前記第１スイッチと前記第１高電圧ラインとの間に配置される第２スイッチと、
第３イネーブル信号に応答するように構成され、前記第１スイッチと前記第２高電圧ラインとの間に配置される第３スイッチと、
を備え、
前記第１スイッチないし第３スイッチのそれぞれは、
該当するイネーブル信号を入力する第１インバータと、
前記第１インバータの出力を入力する第２インバータと、
前記第２インバータの出力がそのソースに連結され、電源電圧がそのゲートに連結される第１トランジスタと、
前記第１トランジスタのドレインがそのソースに連結され、電源電圧がそのゲートに連結される第２トランジスタと、
第１端子がそのソースに連結され、前記第１インバータの出力がそのゲートに連結される第３トランジスタと、
前記第３トランジスタのドレインがそのソースに連結され、前記第１トランジスタのドレインがそのゲートに連結される第４トランジスタと、
前記第４トランジスタのドレインがそのドレインに連結され、前記第２インバータ出力がそのゲートに連結され、接地電圧がそのソースに連結される第５トランジスタと、
前記第１端子がそのソースに連結され、前記第２トランジスタのドレインがそのゲートに連結される第６トランジスタと、
前記第６トランジスタのドレインがそのソースに連結され、前記第４トランジスタのドレインがそのゲートに連結され、前記第２トランジスタのドレインがそのドレインに連結される第７トランジスタと、
前記第１端子がそのソースに連結され、前記第２トランジスタのドレインがそのゲートに連結される第８トランジスタと、
前記第８トランジスタのドレインがそのソースに連結され、前記第４トランジスタのドレインがそのゲートに連結される第９トランジスタと、
前記第９トランジスタのドレインがそのソースに連結され、前記第２トランジスタのドレインがそのゲートに連結され、第２端子がそのドレインに連結される第１０トランジスタと、
を含むことを特徴とするフラッシュメモリ装置の高電圧再充電方法。