JP2007087571A - フラッシュメモリ装置及びその高電圧再充電方法 - Google Patents
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Abstract
【解決手段】以前プログラム動作時に第1高電圧ラインのプログラム電圧を、読み出し動作の間に第2マットと連結される第2高電圧ラインに保存して、次のプログラム動作時に、第1高電圧ラインのプログラム電圧の発生のために再活用するフラッシュメモリ装置である。これにより、フラッシュメモリ装置は、次のプログラム電圧の発生のためのポンピング回数を減らすことによって、消費電力を減らし、ポンピングによるノイズ特性を向上させる。
【選択図】図4
Description
111、121 単位ブロックメモリセルアレイ
112 第1ポンプ回路
120 第1マット
122 第2ポンプ回路
130 ワードラインデコーダ
140 第1高電圧ライン
150 第2高電圧ライン
300 フラッシュメモリ装置
310 スイッチ回路
VPP1 第1高電圧
VPP2 第2高電圧
Claims (18)
- 第1高電圧ラインと、
第2高電圧ラインと、
前記第1高電圧ラインと前記第2高電圧ラインとの間に連結され、以前のプログラム動作での前記第1高電圧ラインのプログラム電圧を前記第2高電圧ラインに伝達し、次のプログラム動作時に前記第2高電圧ラインの電圧を前記第1高電圧ラインに伝達するスイッチ回路と、
を備えることを特徴とするフラッシュメモリ装置。 - 前記第1高電圧ライン及び第2高電圧ラインに前記プログラム電圧を提供するポンプ回路をさらに備えることを特徴とする請求項1に記載のフラッシュメモリ装置。
- 前記スイッチ回路は、
第1イネーブル信号に応答し、前記ポンプ回路と前記第1高電圧ライン及び第2高電圧ラインとの間に配置される第1スイッチと、
第2イネーブル信号に応答し、前記第1スイッチと前記第1高電圧ラインとの間に配置される第2スイッチと、
第3イネーブル信号に応答し、前記第1スイッチと前記第2高電圧ラインとの間に配置される第3スイッチと、
を含むことを特徴とする請求項2に記載のフラッシュメモリ装置。 - 前記第1スイッチないし第3スイッチのそれぞれは、
該当するイネーブル信号を入力する第1インバータと、
前記第1インバータの出力を入力する第2インバータと、
前記第2インバータの出力がそのソースに連結され、電源電圧がそのゲートに連結される第1トランジスタと、
前記第1トランジスタのドレインがそのソースに連結され、電源電圧がそのゲートに連結される第2トランジスタと、
第1端子がそのソースに連結され、前記第1インバータの出力がそのゲートに連結される第3トランジスタと、
前記第3トランジスタのドレインがそのソースに連結され、前記第1トランジスタのドレインがそのゲートに連結される第4トランジスタと、
前記第4トランジスタのドレインがそのドレインに連結され、前記第2インバータ出力がそのゲートに連結され、接地電圧がそのソースに連結される第5トランジスタと、
前記第1端子がそのソースに連結され、前記第2トランジスタのドレインがそのゲートに連結される第6トランジスタと、
前記第6トランジスタのドレインがそのソースに連結され、前記第4トランジスタのドレインがそのゲートに連結され、前記第2トランジスタのドレインがそのドレインに連結される第7トランジスタと、
前記第1端子がそのソースに連結され、前記第2トランジスタのドレインがそのゲートに連結される第8トランジスタと、
前記第8トランジスタのドレインがそのソースに連結され、前記第4トランジスタのドレインがそのゲートに連結される第9トランジスタと、
前記第9トランジスタのドレインがそのソースに連結され、前記第2トランジスタのドレインがそのゲートに連結され、第2端子がそのドレインに連結される第10トランジスタと、
を含むことを特徴とする請求項3に記載のフラッシュメモリ装置。 - 前記第1スイッチないし第3スイッチのそれぞれは、前記第1トランジスタ及び第5トランジスタがNMOSトランジスタで構成されることを特徴とする請求項4に記載のフラッシュメモリ装置。
- 前記第1スイッチないし第3スイッチのそれぞれは、前記第2トランジスタ、第3トランジスタ、第6トランジスタ、第8トランジスタ及び第10トランジスタが、デプレッションNMOSトランジスタで構成されることを特徴とする請求項4に記載のフラッシュメモリ装置。
- 前記第1スイッチないし第3スイッチのそれぞれは、前記第4トランジスタ、第7トランジスタ及び第9トランジスタが、PMOSトランジスタで構成されることを特徴とする請求項4に記載のフラッシュメモリ装置。
- 複数のブロックメモリセルアレイを備える2マット構造のフラッシュメモリ装置において、
プログラム電圧レベルの高電圧を発生させるポンプ回路と、
第1マットに前記高電圧を提供する第1高電圧ラインと、
第2マットに前記高電圧を提供する第2高電圧ラインと、
前記第1高電圧ライン及び第2高電圧ラインの前記高電圧を前記第1マット及び第2マットの前記ブロックメモリセルアレイで前記高電圧を駆動するワードラインデコーダと、
前記第1高電圧ラインと前記第2高電圧ラインとの間に連結され、以前のプログラム動作での前記第1高電圧ラインの前記プログラム電圧を前記第2高電圧ラインに伝達し、次のプログラム動作時に前記第2高電圧ラインの電圧を前記第1高電圧ラインに伝達するスイッチ回路と、
を含むことを特徴とするフラッシュメモリ装置。 - 前記フラッシュメモリ装置は、データ入出力幅に応じて、前記第1マット及び前記第2マットが選択的に、または共に動作してデータが入出力されることを特徴とする請求項8に記載のフラッシュメモリ装置。
- 前記ポンプ回路は、読み出し電圧レベルを発生して前記第1高電圧ライン及び第2高電圧ラインに提供することを特徴とする請求項8に記載のフラッシュメモリ装置。
- 前記スイッチ回路は、
第1イネーブル信号に応答し、前記ポンプ回路と前記第1高電圧ライン及び第2高電圧ラインとの間に配置される第1スイッチと、
第2イネーブル信号に応答し、前記第1スイッチと前記第1高電圧ラインとの間に配置される第2スイッチと、
第3イネーブル信号に応答し、前記第1スイッチと前記第2高電圧ラインとの間に配置される第3スイッチと、
を含むことを特徴とする請求項8に記載のフラッシュメモリ装置。 - 前記第1スイッチないし第3スイッチのそれぞれは、
該当されるイネーブル信号を入力する第1インバータと、
前記第1インバータの出力を入力する第2インバータと、
前記第2インバータの出力がそのソースに連結され、電源電圧がそのゲートに連結される第1トランジスタと、
前記第1トランジスタのドレインがそのソースに連結され、電源電圧がそのゲートに連結される第2トランジスタと、
第1端子がそのソースに連結され、前記第1インバータの出力がそのゲートに連結される第3トランジスタと、
前記第3トランジスタのドレインがそのソースに連結され、前記第1トランジスタのドレインがそのゲートに連結される第4トランジスタと、
前記第4トランジスタのドレインがそのドレインに連結され、前記第2インバータ出力がそのゲートに連結され、接地電圧がそのソースに連結される第5トランジスタと、
前記第1端子がそのソースに連結され、前記第2トランジスタのドレインがそのゲートに連結される第6トランジスタと、
前記第6トランジスタのドレインがそのソースに連結され、前記第4トランジスタのドレインがそのゲートに連結され、前記第2トランジスタのドレインがそのドレインに連結される第7トランジスタと、
前記第1端子がそのソースに連結され、前記第2トランジスタのドレインがそのゲートに連結される第8トランジスタと、
前記第8トランジスタのドレインがそのソースに連結され、前記第4トランジスタのドレインがそのゲートに連結される第9トランジスタと、
前記第9トランジスタのドレインがそのソースに連結され、前記第2トランジスタのドレインがそのゲートに連結され、第2端子がそのドレインに連結される第10トランジスタと、を備えることを特徴とする請求項11に記載のフラッシュメモリ装置。 - 前記第1スイッチないし第3スイッチのそれぞれは、前記第1トランジスタ及び第5トランジスタがNMOSトランジスタで構成されることを特徴とする請求項12に記載のフラッシュメモリ装置。
- 前記第1スイッチないし第3スイッチのそれぞれは、前記第2トランジスタ、第3トランジスタ、第6トランジスタ、第8トランジスタ及び第10トランジスタがデプレッションNMOSトランジスタで構成されることを特徴とする請求項12に記載のフラッシュメモリ装置。
- 前記第1スイッチないし第3スイッチのそれぞれは、前記第4トランジスタ、第7トランジスタ及び第9トランジスタがPMOSトランジスタで構成されることを特徴とする請求項12に記載のフラッシュメモリ装置。
- 複数のブロックメモリセルアレイを備える2マット構造のフラッシュメモリ装置の高電圧再充電方法において、
ポンプ回路によりプログラム電圧レベルの高電圧を発生させる第1ステップと、
プログラム動作時に、前記プログラム電圧を、第1マットと連結される第1高電圧ラインに伝達する第2ステップと、
プログラム動作の完了時に、前記第1高電圧ラインの前記プログラム電圧を、第2マットと連結される第2高電圧ラインに伝達する第3ステップと、
次のプログラム動作時に、前記第2高電圧ラインの電圧を前記第1高電圧ラインに伝達する第4ステップと、
前記ポンプ回路により、前記第1高電圧ラインに前記プログラム電圧を提供する第5ステップと、
を含むことを特徴とするフラッシュメモリ装置の高電圧再充電方法。 - 前記ポンプ回路と前記第1高電圧ライン及び第2高電圧ラインとの間にスイッチ回路が配置されていることを特徴とする請求項16に記載のフラッシュメモリ装置の高電圧再充電方法。
- 前記スイッチ回路は、
第1イネーブル信号に応答するように構成され、前記ポンプ回路と前記第1高電圧ライン及び第2高電圧ラインとの間に配置される第1スイッチと、
第2イネーブル信号に応答するように構成され、前記第1スイッチと前記第1高電圧ラインとの間に配置される第2スイッチと、
第3イネーブル信号に応答するように構成され、前記第1スイッチと前記第2高電圧ラインとの間に配置される第3スイッチと、
を備える特徴とする請求項17に記載のフラッシュメモリ装置の高電圧再充電方法。
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