KR100195203B1 - 불휘발성 반도체 메모리 장치용 프로그램 방법 및 회로 - Google Patents
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Abstract
다중 비트 불휘발성 반도체 메모리장치를 프로그램할 때 다중비트 각각에 해당하는 프로그램 전압으로 빨리 증가시키는 방법 및 회로를 개시한다.
다중 비트 상태 셀을 구비한 불휘발성 반도체 메모리장치에 있어서, 상기 다중 비트 각각에 해당하는 프로그램전압을 인가하는 수단은 최초 셀 상태 프로그램 출발 전압을 저장한 뒤 후속 셀 상태 프로그램할 때 최초 프로그램 전압 출발 전압으로부터 소정의 값이 증가한 전압을 후속 셀 상태 프로그램 출발 전압으로 사용하여 빨리 후속 셀 상태 프로그램 전압으로 증가시키는 것을 특징으로 하는 불휘발성 반도체 메모리 프로그램 방법을 제공하는 것이다.
따라서, 본 발명에 의하면 다중 비트 불휘발성 반도체 메모리장치를 프로그램할 때, 최초 셀 상태 프로그램을 한 후 후속 셀 상태 프로그램할 때 최초 셀 상태 프로그램 출발 전압 보다 증가된 출발전업으로 후속 셀 상태 프로그램 하므로 전체 프로그램 시간을 단축할 수 있고 아울러 프로그램 스트레스도 감소시킬 수 있다.
Description
제1도는 본 발명에 의해 셀의 다중비트 상태 각각에 해당하는 프로그램 전압으로 셀에 가해지는 전압을 빨리 증가시키는 수단을 나타낸 회로도이다.
제2도는 본 발명에 의해 사용된 루프 카운터를 제어하는 신호 발생 회로도이다.
제3도는 본 발명에서 사용한 루프 카운터를 나타낸 회로도이다.
제4도는 본 발명에서 사용한 Vpp 비교기의 회로도이다.
제5도는 본 발명의 프로그램 수단을 사용할 경우에 동작시키는 프로그램 횟수를 종래 기술의 프로그램 수단과 비교하여 나타낸 그래프와 표이다.
제6도는 본 발명에 의한 다중비트 셀 불휘발성 반도체 메모리 셀 프로그램 방법의 흐름도이다.
제7도는 본 발명에 의한 다중비트 셀 불휘발성 반도체 메모리의 셀 프로그램 방식의 타이밍 다이어 그램을 나타낸다.
본 발명은 불휘발성 반도체 메모리 집적회로에 관한 것으로, 특히 하나의 셀에 복수개의 데이터 상태가 존재하는 다중 비트(multi-bit) 불휘발성 반도체 메모리 셀을 프로그램할 때 다중비트 각각에 해당하는 프로그램 전압인 고전압으로 빨리 증가시키는 방법 및 회로에 관한 것이다.
전기적으로 데이터의 프로그램(program)과 소거(erase)가 가능한 불휘발성 반도체 메모리장치는, 프로그램 방법에 따라 전체 프로그램 시간이 좌우된다. 특히, 하나의 셀 데이터로부터 복수개의 데이터를 감지하는 다중-비트(multi-bit) 불휘발성 반도체 메모리장치의 경우는, 일반 불휘발성 반도체 메모리장치에 비해 프로그램할 데이터 상태(state)의 수가 많기 대문에 프로그램 시간이 더 많이 소요되므로, 빠른 프로그램 방법이 더욱 더 중요하게 된다. 따라서, 프로그램시 다중비트 각각에 해당하는 프로그램 전압인 고전압으로 빨리 증가시키는 수단에 의한 빠른 프로그램의 방법에 관한 연구는 불휘발성 반도체 메모리장치에서 매우 중요하다.
따라서, 본 발명의 목적은 다중비트 불휘발성 반도체 메모리장치를 프로그램할 때 다중비트 각각에 해당하는 프로그램 전압으로 빨리 증가시키는 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 프로그램 전압으로 빨리 증가시키는 회로를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은, 다중 비트 상태 셀을 구비한 불휘발성 반도체 메모리장치에 있어서, 상기 다중 비트 각각에 해당하는 프로그램전압을 인가하는 수단은 최초 셀 상태 프로그램 출발 전압을 저장한 뒤 후속 셀 상태 프로그램할 때 최초 프로그램 전압 출발 전압으로부터 소정의 값이 증가한 전압을 후속 셀 상태 프로그램 출발 전압으로 사용하여 빨리 후속 셀 상태 프로그램 전압으로 증가시키는 것을 특징으로 하는 불휘발성 반도체 메모리장치용 프로그램 방법을 제공하는 것이다.
상기 다른 목적을 달성하기 위하여 본 발명은, 다중 비트 상태 셀을 구비한 불휘발성 반도체 메모리장치에 있어서, 최초 프로그램 전압을 발생하는데 필요한 데이터를 래치하고, 상기 래치된 데이터를 복수개의 가산기로써 증가시킨 후, 이후 일련의 반복되는 프로그램 동작 초기에 최초 프로그램전압보다 높은 값으로 상승된 프로그램전압을 발생할 목적으로 다시 전압 조정수단에 입력되어서 상승된 프로그램 전압을 발생시킨다.
본 발명의 바람직한 실시예는 일단의 입력에 의해 프로그램 또는 소거의 출발 루프(loop)값을 갖는 출발 루프 레지스터(loop register);
상기 출발 루프 레지스트 출력을 입력으로하여 동작하는 일련의 카운터로 구성된 루프 카운터(loop counter);
상기 루프 카운터의 출력에 의해 Vpp 전압을 소정의 값으로 클램프하는 Vpp 비교기(Vpp Comparator); 및
상기 셀들을 프로그램/소거시 필요로 하는 고전압을 발생하는 Vpp 발생기(Vpp Generator)로 구성되어진다.
상기 출발 루프 레지스터는 출발 루프 입력신호를 저장하는 래치수단과 상기 래치된 입력신호를 증가시키는 복수개의 가산기 및 위상신호로 다중 비트 각각에 해당하는 셀 프로그램전압을 선택하는 수단으로 이루어진다.
상기 루프 카운터는 펄스 발생 회로부의 출력 신호를 입력으로 하는일련의 레지스터와, 상기 레지스터의 출력을 입력으로 하는 동일한 레지스터가 연결되고, 또 다른 동일 구조의 레지스터가 상기와 같이 연결되어 상기 Vpp 비교기내의 전압 분할기 입력 데이터를 발생시킨다.
상기 루프 카운터는 출발 루프 레지스터의 출력과 별도의 제어신호를 입력으로하여 2진 데이터를 출력하고, 상기 2진 데이터에 의해 고전압인 프로그램 전압을 조정한다.
따라서, 본 발명에 의하면 다중 비트 불휘발성 반도체 메모리장치를 프로그램할 때, 최초 셀 상태 프로그램을 한 후 후속 셀 상태 프로그램할 때 최초 셀 상태 프로그램 출발 전압보다 증가된 출발 전압으로 후속 셀 상태 프로그램 하므로 전체 프로그램 시간을 단축할 수 있고 아울러 프로그램 스트레스도 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제1도는 본 발명에 의해 셀의 다중비트 상태 각각에 해당하는 프로그램 전압으로 셀에 가해지는 전압을 빨리 증가시키는 수단을 나타낸 회로도이다. 도면에 나타낸 각 블록의 기능을 설명하면 다음과 같다. 본 발명에 의한 불휘발성 반도체 메모리 프로그램 수단은, 일단의 입력에 의해 프로그램 또는 소거의 출발 루프(loop)값을 갖는 출발 루프 레지스터(loop register:100)들과, 상기 출발 루프 레지스트 출력을 입력으로하여 동작하는 일련의 카운터로 구성된 루프 카운터(loop counter:200)와, 상기 루프 카운터의 출력에 의해 Vpp 전압을 소정의 값으로 클램프하는 Vpp 비교기(Vpp Comparator:300)와, 상기 셀들을 프로그램/소거시 필요로 하는 고전압을 발생하는 Vpp 발생기(Vpp Generator:400)로 구성되어 진다.
한편, 본 발명에 의한 불휘발성 반도체 메모리 프로그램 수단의 동작을 설명하기 위해 편의상 11, 10, 1, 0 네 개의 셀 상태를 갖는 NAND형 다중비트 플래쉬 이이피롬(EEPROM)을 통해 기술하면 다음의 전제가 요구된다.
첫째, 11 상태는 소거된 셀의 상태이고, 셀의 타켓 문턱 전압은 -3V 값을 갖는다.
둘째, 10, 1, 0상태는 프로그램된 셀의 상태이고 셀의 타켓 문턱전압은 각각 0.5V, 1.5V, 2.5V의 값을 갖는다.
셋째, 소거동작은 일시에 셀을 소거하여 11 상태를 나타내고, 프로그램동작은 셀의 다중 비트 상태를 나타내기 위하여 문턱 전압값이 작은 순서대로 10, 1, 0의 순으로 프로그램이 순차적으로 수행된다.
본 발명에 의한 수단이 제대로 동작하기 위해서는 프로그램 전압은 계단파로 발생되며, 계단파를 만들기 위해 Vpp 발생수단(generator:400)과 연결되는 Vpp 비교수단(comparator:300)이 존재한다. 상기 Vpp 비교수단은 루프 카운터(loop counter:200)에서 출력되는 2진(binary) 데이터로써 코딩되고, 그 결과 Vpp는 각 2진 코딩데이터에 의해 계단파로 발생된다.
NAND형 플래쉬 메모리의 프로그램 동작은 크게 프로그램 단계와 검증(verify) 단계로 나눌 수 있으며 프로그램 단계와 검증 단계 동작이 하나의 모듈이 되어 반복 수행되다가 검증 단계에서 통과(pass)가 되면 프로그램 동작이 완료된다. 본 발명의 경우 4개의 셀 상태를 감지하는 NAND형 다중비트 플래쉬 메모리에 대해서 기술하므로 상기의 프로그램 동작이 그대로 수행되어 11상태로 만드는 소거 동작후 10, 1, 0 상태에 대해서 순차적으로 프로그램됨이 2개의 셀 상태만이 있는 NAND형 플래쉬 메모리와의 차이점이라 할 수 있다. 11 상태로 만드는 소거 동작후 프로그램이 수행되는 전체 구간은 다음과 같이 정의할 수 있다.
1) 프로그램 전체 구간 = 위상(phase)1 구간 → 위상2 구간 → 위상3 구간의 단계로 나눌 수 있다.
2) 위상1 구간 : 셀을 10 상태로 만드는 셀 프로그램 구간으로서, 프로그램 단계와 검증 단계가 반복 수행되며, 검증단계에서 10의 셀 상태로 되어 통과 하기까지 구간을 말한다.
3) 위상2 구간 : 셀을 1 상태로 만드는 셀 프로그램 구간으로서, 프로그램 단계와 검증 단계가 반복 수행되며, 검증단계에서 1의 셀 상태로 되어 통과 하기까지 구간을 말한다.
4) 위상3 구간 : 셀을 0 상태로 만드는 셀 프로그램 구간으로서, 프로그램 단계와 검증 단계가 반복 수행되며, 검증단계에서 0의 셀 상태로 되어 통과 하기까지 구간을 말한다.
이때, 도면에 나타낸 출발 루프 레지스터(110)의 동작을 설명하면 다음과 같다.는 각각 10, 1, 0 상태의 프로그램 구간으로 로우(low)이고 그외 구간에서는 하이(high)로 된다. 입력 신호 IL0~2는 칩 외부 또는 내부에서 발생된 데이터로서 최초 프로그램 루프 값이다. RST 신호는 입력신호 IL0~2 데이터가 로딩(loading)되기 전에 래치 회로인 10번과 11번 인버터를 리셋하기 위한 하이숏펄스(high short pulse)이고 제1가산기(120)와 제2 가산기(122)는 일반적으로 널리 사용되는 2진 데이터 증가회로이다. 먼저 RST 신호에 의해 각 레지스터의 래치(10, 11)들이 리셋되고, 이후 입력신호 IL0~2가 동시에 평행하게 입력되면 각 래치에 입력신호 IL0~2 데이터가 래치된다. 위상(PHASE)1 구간에서신호가 로우(low)이므로 NO~2 노드에는 입력신호 IL0~2와 동일한 데이터가 PMOS 트랜지스터(20)를 통하여 로딩(loading)되고, 이와 동시에 제1 가산기(120)와 제2 가산기(122)를 통하여 입력신호 IL0~2가 증가된 데이터가 각각 PMOS 트랜지스터 22번과 24번 전단에 로딩된다. 이후 위상 1구간인 10 상태의 프로그램이 끝나면 1 프로그램에 진입한다. 위상1 구간과 유사하게 위상2 구간에서도 제1 가산기(120)에 증가된 데이터가 PMOS 트랜지스터(22)를 통하여 NO~2 노드에 로딩된다. 위상3 구간에서도 위상2 구간과 유사하게 제2 가산기(122)에 의해 증가된 데이터가 PMOS 트랜지스터(24)를 통하여 NO~2 노드에 로딩된다. 따라서 각 위상구간에서 상이한 데이터가 NO~2 노드에 로딩됨을 알 수 있다.
제2도는 본 발명에 의해 사용된 루프 카운터를 제어하는 신호 발생 회로도이다. 도면을 참조하면,가 하이(high)에서 로우(low)로 전이할 때를 검출하여 하이숏(high short) 펄수를 발생시키는 회로부(500)와 발생된 숏 펄스를 조합하는 NOR 게이트(32)와 상기 NOR 게이트(32)의 출력을 받아서 다시 숏 펄스를 발생시키는 인버터(33)와 NAND 게이트(34)와 이를 출력시키는 인버터935)로 이루어진다.
따라서, 상기의 설명에 의해 발생된 신호의 상태를 보면, NOR 게이트(32)의 출력인는 매 위상 구간 초기에 로우숏(low short) 펄스가 발생되고 이 신호는 루프카운터(200)의 리셋신호로서 작용한다.
상기에 의해 발생된 LPLDen 신호는가 로우숏(low short) 펄스 발생후 하이(high)로 전이되는 시점을 검출하여 다시 하이숏(high short) 펄스로 발생됨을 알 수 있고 이 신호는 NO~2 데이터를 루프 카운터(200)에 로딩하는 역할을 한다.
제3도는 본 발명에서 사용한 루프 카운터를 나타낸 회로도이다. 루프 카운터(200)는 위상 1~3구간에서 프로그램할 전압을 결정하고 매번 루프를 카운트한다. 구성을 살펴보면 일반적으로 널리 사용되는 쉬프트 레지스터(210)가 직렬로 접속되어 있음을 알 수 있다.신호는 매 단위(unit) 프로그램후 발생되는 로우숏펄스이고,신호는 위상1, 2, 3 구간 초기의 로우숏펄스이고 각 쉬프트 레지스트들을 리셋한다. LPLDen은가 로우(low)에서 하이(high)로 전이되는 지점을 검출하여 하이숏펄스로 발생된다. 위상1 구간 출발후에 의해 레지스터단(212, 214)들이 동시에 리셋되고, 이후 LPLDen 신호가 하이(high)이면 각 레지스터단에 NO~2 데이터가 로딩된다. 이때 NO~2는 출발루프 레지스터단(100)에 래치된 데이터의 출력이다. 이후 단위(unit) 프로그램이 진행될 때 마다가 토글되므로 Mout0~2는 NO~2 데이터가 증가되어 출력되고, Mout0~2는 Vpp 비교기(300)으로 입력되어 Mout0~2에 해당하는 Vpp를 클램프하여 Vpp 전압을 계단파 형식으로 만든다. 위상2 구간과 위상3 구간에서도 같은 절차에 의해 Vpp를 계단파 형식으로 만든다.
제4도는 본 발명에서 사용한 Vpp 비교기의 회로도이다. Vpp 비교기의 구성요소를 살펴보면, Vpp레벨을 감지하기 위해 필요한 값 만큼 레벨 다운 시키는 전압 분할기(50)와 상기 분할기에 의해 감지된 전압과 기준(reference) 전압차이를 감지하는 차동증폭기(52)가 있고, 상기 분할기는 루프 카운터(200)의 출력에 의해 디코딩되므로 Vpp레벨은 결과적으로Mout0~2의 값에 따라 제어됨을 알 수 있다. 마지막으로, Vpp 발생기는 상기 프로그램 전압 비교 데이터를 사용하여 고전압인 프로그램 전압을 발생시킨다.
제5도는 본 발명의 프로그램 수단을 사용할 경우에 동작시키는 프로그램 횟수를 종래 기술의 프로그램 수단과 비교하여 나타낸 그래프와 표이다. 참조도면의 그래프와 표는 본 발명의 프로그램 수단에 의해 프로그램할 경우, 10셀은 루프 5회로 16V로서, 1셀은 루프 10회로 18V로서, 0셀은 루프 15회로 20V로서 프로그램을 통과하게 되어 종래 기술의 프로그램 수단에 비하여 프로그램 시간 감소 효과를 얻게되는 점을 나타낸 것이다. 10 셀 프로그램을 할 경우에만 출발 프로그램 전압은 본 발명 및 종래 기술 경우 동일한 조건에서 수행되고 이후 진행 결과는 본 발명과 종래 기술은 다른 출발 프로그램 전압상태가 주어지게 된다. 먼저 본 발명의 경우 1 셀 프로그램은 위상1 구간의 출발 루프를 2회 증가 시킨 3회부터 프로그램한다고 하고 0 셀 프로그램은 루프 8회에서 출발하고 루프 15회에서 프로그램이 종료된다고 하자. 종래 기술의 경우는 1, 0 셀 프로그램시 모두 루프0회에서 출발하므로 1셀 프로그램 완료는 12회, 0 셀 프로그램 완료는 21회가 된다. 따라서, 최종 프로그램 완료 시점을 본 발명과 종래 기술을 비교해 보면, 본 발명의 경우 15회, 종래 기술의 경우 21회 이므로 6회나 차이나고, 단위(unit) 프로그램 시간이 30㎲이라 가정하면 총 프로그램시간은 본 발명의 경우 450㎲, 종래기술의 경우 630㎲이므로 약 30% 프로그램 시간을 단축할 수 있고 따라서 프로그램 스트레스도 줄일 수 있다.
제6도는 본 발명에 의한 다중비트 셀 불휘발성 반도체 메모리 셀 프로그램 방법의 흐름도이다. 도면을 참조하면, 10, 1, 0 셀 프로그램이 루프값 i, j, k에 따라 단계적으로 이루어짐을 알 수 있다. 구체적으로, 프로그램 모드에 진입하면 10 셀부터 프로그램이 시작된다. 이때, 최초 프로그램 루프값은 프로그램 모드 진입 전이나 진입 직후 로딩(loading)되어도 무방하며, 프로그램 시작후 루프값 i가 로딩되었다고 하자. 위상1 구간 출발 후 루프 i에 해당하는 프로그램 전압에 의해 프로그램되고 이어서 검증이 수행된다. 이때, 출발 루프값 i는 래치(latch)되고 제1 가산기(ADDER)회로를 통하여 소정의 값으로 증가된 값 j가 따로 래치되고 이값은 또다시 제2 가산기회로를 통하여 증가된 값 k로 따로 래치된다. 검증시 주요(main) 셀이 실패(fail) 되면 상기 프로그램 단계 + 검증 단계 모듈이 반복되며, 매 반복시 프로그램 루프 값이 루프 카운터에 의해 프로그램 횟수만큼 증가된 값이 로딩(loading)되어 결과적으로 프로그램 전압이 계단파 처럼 증가 되면서 프로그램이 된다. 본 발명에서는 편의상 프로그램 루프 1회가 증가하면 프로그램 전압이 0.2V 증가되고, 단위 프로그램때 마다 루프가 1회 증가한다고 가정하였다. 10셀 프로그램 구간에서 임의 루프 값으로 프로그램 한 후 검증시 프로그램 통과가 되면 프로그램이 완료된다. 그 다음 위상2 구간이 출발되고, 프로그램 루프 카운터에서 위상1 구간 진입시 출발 루프값 i를 증가 시킨 루프값 j가 로딩된 상태에서 프로그램 단계 + 검증 단계 모듈이 위상1 구간과 같이 동일 절차로 수행된다. 위상3 구간에 진입하면 위상2 구간 경우처럼 같은 절차에 의해 루프값 k가 상기 카운터에 로딩된 상태에서 주요 셀리 프로그램되고, 이후 0 상태의 셀 프로그램이 완료되고 프로그램이 종료된다. 따라서, 위상2 구간 출발시 루프값 j, 위상3 구간 출발시 루프 값 k부터 프로그램되므로, 종래기술처럼 매 위상때 마다 루프값 i부터 출발하는 경우에 비해 프로그램 시간이 훨씬 단축된다. 따라서 프로그램 성능(performance)가 향상되고 아울러 프로그램 스트레스도 감소된다.
제7도는 본 발명에 의한 다중비트 셀 불휘발성 반도체 메모리 셀 프로그램 방식의 타이밍 다이어 그램을 나타낸다. 각 위상 구간을 나타내는 신호인신호와 루프 카운터 제어신호인신호와 최초 입력신호인 IL0, IL1, IL2, 루프 카운터 입력신호인 NO0, NO1, NO2 및 프로그램 전압인 Vpp 신호의 타이밍이 상호관련하여 도시 되었다.
따라서, 본 발명에 의하면 다중 비트 불휘발성 반도체 메모리장치를 프로그램할 때, 최초 셀 상태 프로그램을 한 후 후속 셀 상태 프로그램할 때 최초 셀 상태 프로그램 출발 전압 보다 증가된 출발전압으로 후속 셀 상태 프로그램 하므로 전체 프로그램 시간을 단축할 수 있고 아울러 프로그램 스트레스도 감소시킬 수 있다.
또한 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형이 가능함은 명백하다.
Claims (3)
- 다중 비트 상태 셀을 구비한 불휘발성 반도체 메모리장치에 있어서, 일단의 입력에 의해 프로그램 또는 소거의 출발 루프(loop)값을 갖는 출발 루프 레지스터(loop register); 상기 출발 루프 레지스트 출력을 입력으로하여 동작하는 일련의 카운터로 구성된 루프 카운터(loop counter); 상기 루프 카운터의 출력에 의해 Vpp 전압을 소정의 값으로 클램프하는 Vpp 비교기(Vpp Comparator); 및 상기 셀들을 프로그램/소거시 필요로 하는 고전압을 발생하는 Vpp 발생기(Vpp Generator)를 구비하며, 상기 출발 루프 레지스터는 출발 루프 입력신호를 저장하는 래치수단과 상기 래치된 입력신호를 증가시키는 복수개의 가산기 및 위상신호로 다중 비트 각각에 해당하는 셀 프로그램전압을 선택하는 수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 프로그램 회로.
- 다중 비트 상태 셀을 구비한 불휘발성 반도체 메모리장치에 있어서, 일단의 입력에 의해 프로그램 또는 소거의 출발 루프(loop)값을 갖는 출발 루프 레지스터(loop register); 상기 출발 루프 레지스트 출력을 입력으로 하여 동작하는 일련의 카운터로 구성된 루프 카운더(loop counter); 상기 루프 카운터의 출력에 의해 Vpp 전압을 소정의 값으로 클램프하는 Vpp 비교기(Vpp Comparator); 및 상기 셀들을 프로그램/소거시 필요로 하는 고전압을 발생하는 Vpp 발생기(Vpp Generator)를 구비하며, 상기 루프 카운터는 펄스 발생 회로부의 출력 신호를 입력으로 하는 일련의 레지스터와, 상기 레지스터의 출력을 입력으로 하는 동일한 레지스터가 연결되고, 또 다른 동일 구조의 레지스터가 상기와 같이 연결되어 상기 Vpp 비교기내의 전압 분할기 입력 데이터를 발생시키는 것을 특징으로 하는 불휘발성 반도체 메모리 프로그램 회로.
- 다중 비트 상태 셀을 구비한 불휘발성 반도체 메모리장치에 있어서, 일단의 입력에 의해 프로그램 또는 소거의 출발 루프(loop)값을 갖는 출발 루프 레지스터(loop register); 상기 출발 루프 레지스트 출력을 입력으로하여 동작하는 일련의 카운터로 구성된 루프 카운터(loop counter); 상기 루프 카운터의 출력에 의해 Vpp 전압을 소정의 값으로 클램프하는 Vpp 비교기(Vpp Comparator); 및 상기 셀들을 프로그램/소거시 필요로 하는 고전압을 발생하는 Vpp 발생기(Vpp Generator)를 구비하며, 상기 루프 카운터는 출발 루프 레지스터의 출력과 별도의 제어신호를 입력으로하여 2진 데이터를 출력하고, 상기 2진 데이터에 의해 고전압인 프로그램 전압을 조정하는 것을 특징으로 하는 불휘발성 반도체 메모리 프로그램 회로.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100712533B1 (ko) | 2005-09-21 | 2007-04-27 | 삼성전자주식회사 | 펌핑 전압을 재충전하는 플래쉬 메모리 장치 및 그 펌핑전압 재충전 방법 |
Families Citing this family (1)
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|---|---|---|---|---|
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1995
- 1995-12-29 KR KR1019950066851A patent/KR100195203B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100712533B1 (ko) | 2005-09-21 | 2007-04-27 | 삼성전자주식회사 | 펌핑 전압을 재충전하는 플래쉬 메모리 장치 및 그 펌핑전압 재충전 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970051326A (ko) | 1997-07-29 |
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