KR100195272B1

KR100195272B1 - 다수상태 불휘발성 메모리에서의 프로그램 인터럽트장치및그방법

Info

Publication number: KR100195272B1
Application number: KR1019950059521A
Authority: KR
Inventors: 이기종
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1995-12-27
Filing date: 1995-12-27
Publication date: 1999-06-15
Also published as: KR970051370A

Abstract

본 발명은 다수상태 불휘발성 메모리에서의 프로그램 인터럽트장치 및 그 방법에 관한 것으로, 인터럽트 모드를 설정하는 인터럽트신호 및 인터럽트 위치를 지정하는 제어신호에 따라 각 프로그램 단계에서 인터럽트를 발생하기 위한 플래그를 발생하기 위한 플래그 발생수단; 및 상기 플래그 및 각 프로그램 단계별 프로그램의 완료를 나타내는 신호가 입력되어, 다수상태의 프로그램모드에서 원하는 프로그램 단계에서 프로그램을 종료시키기 위한 신호를 발생하기 위한 펄스발생수단을 포함하여, 단위 프로그램마다 프로그램을 정지하도록 인터럽트할 수 있음을 특징으로 한다. 본 발명에 의하면, 다수상태의 플래쉬 메모리에서 프로그램시 단위 단계 프로그램 후 그 프로그램의 정지를 가능하게 함으로써, 루프의 값을 읽어내는 테스트모드를 사용할 경우에 다수상태의 플래쉬 메모리에서도 임의의 프로그램 단계에 대한 루프 값을 읽어낼 수 있다.

Description

다수상태 불휘발성 메모리에서의 프로그램 인터럽트장치 및 그 방법

제1도는 본 발명에 의한 다수상태 불휘발성 메모리에서의 프로그램 인터럽트 장치의 구성을 도시한 도면.

제2a도에서 제2c도는 본 발명에 의한 인터럽트 프로그램 모드에서의 신호들의 상태를 도시한 타이밍도.

제3도는 하나의 메모리 쎌당 두 비트의 정보를 저장하는 NAND형 플래쉬 메모리의 일 예를 도시한 회로도.

제4도는 제3도의 회로에서 프로그램 및 프로그램 검증동작시 회로의 주요 부분에 가해지는 신호들의 전압파형도를 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

11 : 플래그발생기 13 : 펄스발생기

본 발명은 다수상태 불휘발성 메모리에서의 프로그램 인터럽트장치 및 그 방법에 관한 것으로, 특히 다수상태(multi state)의 플래쉬 낸드 메모리(Flash NAND Memory)에서 테스트모드(test mode)로 채용하고 있는 인터럽트 프로그램모드(interrupt program mode)에 관한 것이다.

일반적으로 불휘발성 메모리 반도체장치는 마스크롬(Mask ROM), 이피롬(EPROM), 이이피롬(EEPROM) 및 플래쉬(Flash) 이이피롬(EEPROM)등으로 크게 구분되며, 이 가운데 특히 전기적으로 정보를 변경하는 것이 가능하고 저장된 데이터를 플래쉬 소거할 수 있는 특징을 지닌 플래쉬 이이피롬은 최근의 개인용 컴퓨터의 영구 메모리로서 각광받고 있는 추세이다.

종래에 전기적으로 소거 및 프로그램이 가능한 불휘발성 플래쉬 메모리의 경우는 메모리 쎌에 있는 부유-게이트(floating-gate; 보통 하나의 메모리 쎌을 구성하는 트랜지스터에는 두 개의 게이트가 상하로 있으며, 이 중에 위에 있는 것을 제어게이트(control gate), 그리고 밑에 있는 것을 부유-게이트라 함)에 저장된 전하의 유무에 따라 메모리 쎌의 문턱전압을 2-상태로 하였으며, 이 경우 기억소자는 하나의 메모리 쎌에 한 비트의 정보만을 기억하고 있다. 그 기본적인 쎌의 구조와 동작방법은 1991년 2월 26일 미국에 출원된 NAND 메모리 쎌 구조를 가진 전기적으로 소거 및 프로그램 할 수 있는 롬(Electically Erasable Programable ROM with NAND Memory Cell Structure)에 잘 기술되어 있다.

메모리소자의 메모리 쎌 어레이의 구조는 메모리 쎌들이 비트라인에 연결된 형태에 따라 크게 NOR형태와 NAND형태로 구분된다. NOR형태의 경우는 각각의 메모리 쎌들이 비트라인과 접지라인 사이에 연결되어 있으며, NAND형태의 경우는 다수의 메모리 쎌들이 비트라인과 접지라인 사이에 직렬로 연결되어 있다. 여기서 비트라인에 직렬로 연결된 메모리 쎌들과 이들을 선택하는데 필요한 선택 트랜지스터들(직렬로 연결된 메모리 쎌들과 비트라인 사이, 그리고 직렬로 연결된 메모리 쎌들과 접지라인 사이에 있는 트랜지스터들)을 합쳐서 스트링(string)이라 한다.

한편, 칩의 사이즈를 증가시킴이 없이 메모리소자의 저장정보 용량을 증가시키기 위한 일련의 시도가 진행되고 있으며, 그 시도 중의 하나가 메모리 쎌당 두 비트 이상의 정보를 저장시키는 기술에 관한 것이다. 이러한 다수상태 메모리는 기억소자의 저장 정보량을 증가시켜 하나의 메모리 쎌에 한 비트 정보 이상을 저장시킬 수 있는 새로운 개념의 메모리 소자이다. 예를 들면, 하나의 메모리 쎌에 두 개의 비트 정보를 기억시키는 경우, 메모리 쎌의 상태는 0, 1, 10, 11 중 하나로 된다. 이 경우 그 기억소자는 하나의 메모리 쎌에 한 비트의 정보만을 기억하고 있는 기억소자에 비하여 동일한 수의 메모리 쎌을 가지고 두 배의 정보량을 저장할 수 있다. 이러한 다수상태는 프로그램되는 메모리 쎌들의 문턱전압을 서로 다른 네가지 값 중 하나로 프로그램하여 구현된다.

NAND형 플래쉬 메모리는 쎌 구조의 특성상 스트링(string) 내의 비선택된 한 쎌이라도 오버-프로그램(over-program; 프로그램된 쎌의 문턱전압이 과도하게 높은 것을 말함)되어 있으면 선택된 쎌의 판독시 오버-프로그램된 비선택된 쎌이 OFF 쎌로 되어 선택된 쎌의 판독을 불가능하게 하기 때문에, 프로그램은 일련의 사이클(또는 루푸)을 가지고 진행된다. 실제로 메모리 쎌의 부유-게이트에 전자를 주입하는 프로그램동작과 프로그램된 메모리 쎌들이 원하는 상태에 도달하였는가를 점증하는 프로그램 확인동작(verify)으로 이루어진다. 프로그램동작과 프로그램 확인동작은 원하는 상태에 도달할 때까지 반복된다.

이때 전체적인 프로그램의 속도는 단위 프로그램 사이클의 반복인 루프의 횟수에 따라 달라지게 된다. 종래의 1비트 NAND 플래쉬 메모리에서는 프로그램 속도를 개선하는 한 가지 방법으로 사용자모드가 아닌 테스트모드에 기준 쎌(reference cell)의 프로그램 루프 횟수를 프로그램 완료시 루프 카운터(loop counter)에 저장시켜 읽어냄으로써 미리 선택적으로 정의된 프로그램 전압의 시작레벨을 조절하여 프로그램 속도를 앞당길 수 있도록 하였으며, 프로그램 완료 후 루프 카운터는 리셋(reset)된다.

이를 그대로 다수상태(또는 다수비트)의 NAND 플래쉬 메모리에 적용하는 경우, 다수상태의 프로그램은 다수상태의 수만큼의 단계(phase)를 거쳐 한 번의 프로그램 모드 안에서 순차적으로 행하여진다. 예를 들면, 하나의 메모리 쎌에 두 개의 비트 정보를 기억시키는 경우 메모리 쎌의 11 상태를 정상적인 NAND의 소거(erase)로 구현하면 나머지 세가지 상태인 10, 1, 0 은 프로그램으로 구현하게 되며, 세가지 상태를 프로그램하기 위해서 세 단계(phase)의 프로그램(이하에서 단위 단계 프로그램(unit phase program)이라 함)을 거치게 된다. 이때 루프카운터는 단위 단계 프로그램 후 리셋되므로 프로그램 완료 후 루프 카운터의 값을 읽게 되면 최종 단계의 루프만을 읽게 된다. 따라서 프로그램 도중의 임의의 단계에 대해서는 그 루프 횟수를 알 수 없어 별도의 테스트모드를 필요로 하게 된다.

본 발명의 목적은 다수상태의 플래쉬 메모리에서 프로그램시 단위 단계 프로그램 후 프로그램의 정지를 가능하게 하는 다수상태 불휘발성 메모리에서의 프로그램 인터럽트장치를 제공하는데 있다.

본 발명의 다른 목적은 다수상태의 플래쉬 메모리에서 프로그램시 단위 단계 프로그램 후 프로그램의 정지를 가능하게 하는 다수상태 불휘발성 메모리에서의 프로그램 인터럽트방법을 제공하는데 있다.

상기의 목적을 달성하기 위한 본 발명에 의한 불휘발성 메모리에서의 프로그램 인터럽트장치는,

다수상태의 수만큼의 프로그램단계를 거쳐 한 번의 프로그램모드안에서 순차적으로 프로그램이 수행되는 다수상태 불휘발성 메모리에 있어서,

인터럽트모드를 설정하는 인터럽트신호 및 인터럽트 위치를 지정하는 제어신호에 따라 각 프로그램 단계에서 인터럽트를 발생하기 위한 플래그를 발생하기 위한 플래그 발생수단; 및 상기 플래그 및 각 프로그램 단계별 프로그램의 완료를 나타내는 신호가 입력되어, 다수상태의 프로그램모드에서 원하는 프로그램 단계에서 프로그램을 종료시키기 위한 신호를 발생하기 위한 펄스발생수단을 포함하여, 단위 프로그램마다 프로그램을 정지하도록 인터럽트할 수 있음을 특징으로 한다.

상기의 다른 목적을 달성하기 위한 본 발명에 의한 불휘발성 메모리에서의 프로그램 인터럽트방법은,

프로그램 단계별로 인터럽트를 수행하기 위한 인터럽트 프로그램모드를 설정하는 제1과정; 인터럽트 프로그램 모드에서 인터럽트할 프로그램 단계를 설정하는 제2과정; 및 상기 인터럽트할 프로그램 단계까지 프로그램을 수행하고 프로그램을 완료하는 제3과정을 포함함을 특징으로 한다.

이하에서 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.

먼저, 본 발명이 적용되는 NAND형 플래쉬 메모리의 구조, 그리고 그 메모리에 대한 프로그램 및 프로그램 검증동작에 대하여 설명한 다음, 본 발명에 대하여 설명한다.

제3도는 하나의 메모리 쎌당 두 비트의 정보를 저장하는 NAND형 플래쉬 메모리의 일 예를 도시한 회로도이다. 도면을 참조하여 그 구성을 자세히 설명한다.

복수 개가 직렬로 연결된 쎌스트링과 그 스트링과 비트라인을 스위칭하기 위한 선택 트랜지스터(예를 들면 T1-1)와 스트링과 공통접지선(CSL)을 스위칭하기 위한 선택 트랜지스터(T1-6), 상기 비트라인에 연결된 고전압 방지용 디플리션 트랜지스터(D1-1,2), 서로 다른 군에 속하는 두 개의 비트라인 중 한 개의 비트라인을 선택하기 위한 비트라인 선택 트랜지스터(예를 들면 S1-1,2), 프로그램시와 읽기동작시에 상기 두 개의 비트라인 중에 비선택된 비트라인에 프로그램 방지전압(Program Inhibit Voltage, 예를 들면 전원 전압 Vcc), 혹은 접지전압 Vss를 공급하고 소거시 플로팅되는 신호선(BLLVL), 비트라인 선택신호(A9, A9b)에 의하여 BLLVL신호를 비선택 비트라인에 인가하기 위한 트랜스미션 트랜지스터(예를 들면 TM1-1,2), 읽기동작시 선택 비트라인에 일정 정전류를 공급하기 위한 트랜지스터(T1-13), 프로그램시 외부에서 주어진 데이터를 래치하고 있다가 비트라인에 래치된 데이터에 해당하는 전압을 공급하며, 읽기동작시 읽혀진 데이터를 래치하는 기능을 가지는 래치 형태의 센스앰프(예를 들면 I1-1,2), 읽기동작시 비트라인 준위에 따라 상기 래치의 상태를 반전시키거나 혹은 그대로 유지시키는 기능을 가지는 트랜지스터들(T1-17,18,19,20,21,22,23), 읽기동작이 시작된 후 일정시간 뒤 상기 래치를 반전시키기 위한 시간이 되었을 때 펄스 파형으로 인에이블되는 각각의 신호들(ψV2, ψV1, ψR1), 읽기동작 전에 상기의 래치를 초기화시키고 비트라인을 접지전압상태로 유지하기 위한 트랜지스터(T1-15)와 이를 제어하는 신호(DCB), 프로그램시 턴온되어 상기 래치에 있던 데이터를 비트라인에 전달시키는 수단으로서의 트랜지스터(T1-14, T1-16)와 이들의 제어신호(PGM1, PGM2)들로 구성된다.

상기 복수 개의 워드라인은 한 개의 스트링을 하나의 블럭단위로 하며, 전체의 메모리 어레이는 복수 개의 블럭으로 구성되며, 주어진 어드레스에 의하여 각각의 블럭을 선택하는 디코딩과, 한 개의 스트링내의 복수 개의 워드라인 중 한 개의 워드라인을 선택하는 디코딩의 조합에 의하여 워드라인 선택이 이루어진다.

제4도는 제3도의 회로에서 프로그램 및 프로그램 검증동작시 회로의 주요 부분에 가해지는 신호들의 전압파형도를 도시한 도면이다. 전체적인 프로그램 사이클은 메모리 쎌의 부유게이트에 전자를 주입하는 프로그램동작과 프로그램된 메모리 쎌들이 원하는 적정 문턱전압에 도달하였는지를 검증하는 프로그램 검증동작으로 이루어진다.

프로그램 및 그 검증동작은 선택된 모든 메모리 쎌들이 소자 내부적으로 정해진 프로그램 반복 횟수 내에서 원하는 문턱전압에 도달할 때까지 반복된다. 선택된 메모리 쎌에 F-N터널링을 이용한 프로그램을 수행하기 위해서는, 쎌의 게이트에는 소정의 프로그램 전압(예를 들면 14V-19V)의 높은 전압을 가해주고 쎌의 채널준위는 접지전압을 인가한다.

따라서 부유게이트와 채널 사이에는 높은 전계가 인가되며, 이러한 전계에 의하여 채널의 전자는 부유게이트와 채널 사이의 산화막을 통하여 터널링이 일어나 부유게이트에 전자가 축적된다. 부유게이트에 전자가 축적됨에 따라 쎌의 문턱전압은 상승하게 된다.

다수의 메모리 쎌로 이루어진 기억소자에서 프로그램 동작은 하나의 메모리 쎌이 아닌 다수의 메모리 쎌에 대하여 동시에 진행된다. 따라서 선택된 메모리 쎌들에 대하여 프로그램되는 정도는 차이나게 되며, 각각의 선택된 메모리 쎌들이 한 번의 프로그램 동작 후 원하는 상태에 도달하였는지의 여부를 검증하여 원하는 상태에 도달한 메모리 쎌들에 영향을 주지 않으면서 프로그램이 덜된 메모리 쎌이 대해서만 다시 프로그램 동작을 수행해야 한다. 이러한 프로그램-프로그램 검증동작은 선택된 모든 메모리 쎌들이 원하는 문턱전압에 도달할 때까지 반복된다.

제4도의 파형도를 참조하여 구체적인 프로그램 및 그 검증동작에 대하여 설명한다.

제4도 ⓐ사이클은 한 번의 프로그램과 한 번의 프로그램 검증구간을 포함하는 사이클로서, 이때의 프로그램 사이클 동안은 Q1에 래치된 데이터에 의한 프로그램이 진행된다. ⓐ사이클은 설계시 정한 소정의 횟수(예를 들면 5회) 반복되며, 각 프로그램에서 다음 프로그램으로 진행하면서 프로그램 전압은 설계시 정한 전압(예를 들면 0.2V)만큼 증가된 전압으로 프로그램을 수행한다.

프로그램 검증동작의 센싱동작은 읽기동작과 거의 같으나, 읽기동작시의 선택워드라인과 문턱전압 사이의 마진을 확보하기 위하여 읽기동작시의 선택워드라인의 전압보다 소정의 높은 전압(예를 들면 0.3V)을 인가한다.

본 발명의 기본적인 개념은 다수상태의 불휘발성 메모리에서 프로그램시 단위 프로그램마다 그 프로그램 루프를 알 수 있도록 하기 위하여 인터럽트(interupt)를 가하여 단위 프로그램마다 정지하도록 하는 것이다.

제1도는 본 발명에 의한 다수상태 불휘발성 메모리에서의 프로그램 인터럽트 장치의 구성을 도시한 도면이다.

본 발명은 다수상태의 수만큼의 프로그램단계를 거쳐 한 번의 프로그램모드 안에서 순차적으로 프로그램이 수행되는 다수상태 불휘발성 메모리에서, 단위 프로그램마다 프로그램을 정지하도록 인터럽트할 수 있도록 하는 것으로, 다수상태의 프로그램에서 단위 단계마다 프로그램 인터럽트 플래그(program interupt flag)를 발생시키기 위한 수단(단위단계검출 플래그발생기)(11)과, 프로그램 인터럽트 펄스를 발생하는 수단(프로그램 인터럽트 펄스 발생기)(13)으로 구성된다.

플래그발생기(11)는 인터럽트모드를 설정하는 인터럽트신호(Sitrpgm) 및 인터럽트 위치를 지정하는 제어신호(GND)에 따라 각 프로그램 단계에서 인터럽트를 발생하기 위한 플래그 ENDphs1, ENDphs2를 발생한다. 플래그발생기는 발생된 플래그를 프로그램 단계 구간동안 유지시키기 위한 제1 및 제2래치를 구비한다.

인터럽트 펄스발생기(13)는 플래그신호(ENDphs1, ENDphs2) 및 각 프로그램 단계별 프로그램의 완료를 나타내는 신호(PGMend, PHASE2, PHASE3)가 입력되어, 다수상태의 프로그램모드에서 원하는 프로그램 단계에서 프로그램을 종료시키기 위한 신호를 발생한다.

제2a도에서 제2c도는 본 발명에 의한 인터럽트 프로그램 모드에서의 신호들의 상태를 도시한 타이밍도로서, 본 발명에 의한 다수상태 불휘발성 메모리에서의 프로그램 인터럽트방법을 설명하기 위한 도면이다. 제2c도는 제1단계에서 인터럽트하는 경우를, 제2b도는 제2단계에서 인터럽트하는 경우를, 그리고 제2c도는 프로그램 완료의 경우를 도시한다. 도면에서 Sitrpgm은 인터럽트신호이며, Sapgm은 프로그램신호이다.

본 발명의 실시예에서는 하나의 메모리 쎌에 두 개의 비트 정보를 기억시키는 경우이며, 메모리 쎌의 11 상태를 정상적인 NAND의 소거로 구현하고, 나머지 세가지 상태인 10, 1, 0을 세 번의 단위 프로그램으로 구현하는 것을 예로 든다. 이때 세 번의 단위 프로그램은 신호 PHASE1, PHASE2, 및 PHASE3 구간에 의하여 각각 정의된다.

다수상태 프로그램에서 단위 단계마다 프로그램 루프를 알기 위하여 인터럽트 프로그램을 구현하려면, 먼저 다수상태의 프로그램을 실행하기 전에 인터럽트 프로그램모드에 진입하여야 한다. 제2도를 참조하여 이를 상세히 설명한다.

먼저, 제1단계(1st phase)(제2a도)를 선택하기 위해서는 GND핀 H 상태에서 인터럽트 프로그램 명령어를 입력하여 신호 Sitrpgm을 H로 인에이블시켜야 하며, 제2단계(2nd phase)(제2b도)를 선택하기 위해서는 GND핀 L 상태에서 신호 Sitrpgm을 H로 인에이블시켜야 한다. 여기서, GND핀 신호는 프로그램 단계를 선택하기 위한 제어신호로서, 메모리 쎌에 저장되는 전보의 비트 수가 본 실시예보다 더 많은 경우에는 보다 많은 제어신호가 요구된다.

이때, 프로그램 인터럽트 플래그 ENDphs1과 ENDphs2는 GND핀의 상태에 따라 그 중 하나가 플래그발생기 내의 래치에 의하여 H로 래치되고, 그 래치된 신호에 의하여 펄스발생기는 프로그램을 완료시키는 펄스인 PGMrcv를 발생시키며, 이 PGMrcv신호를 받아 프로그램이 완료된다.

단위 단계 프로그램이 완료된 후 루프출력 명령어를 입력하면 상기 래치된 플래그의 해당 단위 단계 프로그램에서의 루프값을 읽어낼 수 있다.

만일 제3단계(3rd phase)(제2c도)를 선택하기 위해서는 인터럽트없이 프로그램을 완료한 후 루프출력 명령어를 입력함으로써 가능하며, 이 모드는 플래그발생기 내의 래치를 리셋함으로써 클리어된다.

상술한 바와 같이 본 발명에 의한 다수상태 불휘발성 메모리에서의 프로그램 인터럽트장치 및 방법에 의하면, 다수상태의 플래쉬 메모리에서 프로그램시 단위 단계 프로그램 후 그 프로그램의 정지를 가능하게 함으로써, 루프의 값을 읽어내는 테스트모드를 사용할 경우에 다수상태의 플래쉬 메모리에서도 임의의 프로그램 단계에 대한 루프값을 읽어낼 수 있다.

본 발명은 상기의 실시예에 한정되지 않으며, 많은 변형이 본 발명이 속한 기술 분야에서 통상의 지식을 갖는 자에 의해 가능함은 명백하다.

Claims

다수상태의 수만큼의 프로그램단계를 거쳐 한 번의 프로그램모드 안에서 순차적으로 프로그램이 수행되는 다수상태 불휘발성 메모리에 있어서, 인터럽트모드를 설정하는 인터럽트신호 및 인터럽트 위치를 지정하는 제어신호에 따라 각 프로그램 단계에서 인터럽트를 발생하기 위한 플래그를 발생하기 위한 플래그 발생수단; 및 상기 플래그 및 각 프로그램 단계별 프로그램의 완료를 나타내는 신호가 입력되어, 다수상태의 프로그램모드에서 원하는 프로그램 단계에서 프로그램을 종료시키기 위한 신호를 발생하기 위한 펄스발생수단을 포함하여, 단위 프로그램마다 프로그램을 정지하도록 인터럽트할 수 있음을 특징으로 하는 다수상태 불휘발성 메모리에서의 프로그램 인터럽트장치.
제1항에 있어서, 상기 플래그 발생수단은 발생된 플래그를 프로그램 단계 구간동안 유지시키기 위한 래치를 구비함을 특징으로 하는 다수상태 불휘발성 메모리에서의 프로그램 인터럽트장치.
다수상태의 수만큼의 프로그램단계를 거쳐 한 번의 프로그램모드 안에서 순차적으로 프로그램이 수행되는 다수상태 불휘발성 메모리에 있어서, 프로그램 단계별로 인터럽트를 수행하기 위한 인터럽트 프로그램 모드를 설정하는 제1과정; 인터럽트 프로그램 모드에서 인터럽트할 프로그램 단계를 설정하는 제2과정; 및 상기 인터럽트할 프로그램 단계까지 프로그램을 수행하고 프로그램을 완료하는 제3과정을 포함함을 특징으로 하는 다수상태 불휘발성 메모리에서의 프로그램 인터럽트방법.
제3항에 있어서, 상기 제3과정 수행 후, 완료된 프로그램단계에서의 루프값을 읽어내는 제4과정을 더 포함함을 특징으로 하는 다수상태 불휘발성 메모리에서의 프로그램 인터럽트방법.