KR100193898B1 - 플래쉬 메모리 장치 - Google Patents

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Abstract

본 발명은 플래쉬 메모리셀의 프로그램시 바이트 단위로 데이타를 비교 할 때 프로그램 된 비트에 접속된 셀들의 게이트전극에 고전압의 프로그램 전압을 인가하지 않도록 하여 셀간의 교란 방지 및 셀 내구성 감소를 방지 하도록 한 플래쉬 메모리 장치에 관해 개시된다.

Description

플래쉬 메모리 장치
첨부된 도면은 본 발명에 따른 플래쉬 메모리 장치의 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 비교기 회로 2 : 데이타 래치회로
3 : 고전압 발생 제어회로
본 바명은 플래쉬 메모리 장치에 관한 것으로, 특히 풀래쉬 메모리 셀의 프로그램시 고전압에 의한 교란(Disturbance) 방지 및 셀 내구성(Endurance)감소를 방지하기 위한 플래쉬 메모리 장치에 관한 것이다.
일반적으로 플래쉬 메모리 셀을 프로그램하기 위한 종래의 프로그램 기술은 데이타 입력 버펄르 통해 들어온 프로그램 할 데이타를 데이타 래치회로에 저장한 후 플래쉬 메모리 셀을 프로그램 한다. 이후 상기 프로그램 할 데이타를 읽어낸 다음 데이타 래치회로에 래치된 데이타와 비교하여 상기 비교 결과에 따라 프로그램이 안되었을 경우는 상기 프로그램 할 데이타의 어드레스를 다시 프로그램하여 플래쉬 메모리셀이 프로그램 될때까지 프로그램을 반복 시행하게 된다. 이때 프로그램 하지 않은 주위 셀들은 고전압의 프로그램 전압으로 인해 교란을 유발하여 소거(Erase)상태로 있어야 할 셀들이 프로그램화 되는 문제점이 있다. 그리고, 고전압을 계속 받을 경우는 셀의 옥사이드(Oxide)층에 트랩(Trap)된 전하로 인해 셀 내구성이 저하되는 단점이 있다. 또한, 프로그램 하고자 하는 셀과 같은 프로그램 게이트 전극을 공유하고 있는 셀들은 8비트 가운데 2비트가 불량일 경우 나머지 6비트 들은 프로그램이 되어음에도 고전압의 스트레스(Stress)를 받게 되고 이는 셀 내구성에 영향을 주는 단점이 있다.
따라서 본 발명은 플래쉬 메모리셀의 프로그램시 바이트(Byte)단위로 데이타를 비교 할 때 프로그램 된 비트에 접속된 셀들의 게이트 전극에 고전압의 프로그램 전압을 인가하지 않도록(즉, 바이트 프로그램시 불량(Fail)난 셀들은 고전압의 프로그램 전압을 인가하고, 정상(Pass)인 셀들은 고전압의 프로그램 전압을 인가하지 않음) 하므로써, 상기한 단점을 해소 할 수 있는 플래쉬 메모리 장치을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 다수의 래치된 데이타 입력신호 및 다수의 센스앰프 출력신호를 각각 입력으로 하여 상기 입력된 다수의 신호들을 각각 비교하여 출력 하도록 하며, 프로그램 모드에서 리드모드로 콘트롤 하거나 프로그램 모드를 계속 유지하기 위한 데이타를 출력 하도록 하는 비교기 회로와, 상기 비교기 회로의 데이타 출력신호를 각각 입력으로 하여 데이타를 래치하기 위한 데이타 래치회로와, 상기 다수의 래치된 데이타 입력신호 및 상기 데이타 래치회로의 출력신호를 각각 입력으로하여 고전압을 선택적으로 출력하기 위한 고전압 발생 제어회로로 구성 된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
첨부된 도면은 본 발명에 따른 플래쉬 메모리 장치의 회로도로서, 다수의 래치된 데이타 입력신호(LDIN7-0) 및 다수의 센스앰프의 출력신호(SA7-0)를 각각 입력으로 하여 상기 입력된 다수의 신호들을 각각 비교하여 비교된 데이타를 출력하도록 하며 프로그램 모드에서 리드 모드로 콘트롤 하거나 프로그램 모드를 계속 유지하기 위한 제어신호를 출력하도록 하는 비교기 회로(1)와, 상기 비교기 회로(1)에서 비교된 데이타를 래치 하기위한 래치회로(2) 및 상기 다수의 래치된 데이타 입력 신호 및 상기 래치회로(2)의 출력신호를 각각 입력으로 하여 고전압을 선택적으로 출력하기 위한 고전압 발생제어회로(3)로 구성된다.
프로그램 하고자 하는 데이타를 래치하면 래치된 데이타 입력신호(LDIN7-0)가 발생되고, 프로그램을 한 셀을 리드(Read)한 데이타가 센스앰프 출력신호(SA7-0)라 하면, 상기 래치된 데이타 입력신호(LDIN7-0)와 센스앰프 출력신호(SA7-0)를 비교기 회로(1)내의 각각의 익스클루시브-오알 회로(4)에서 서로 비교하게 된다. 상기 각각의 익스클루시브-오알 회로(4)에서 비교된 각 출력은 데이타 래치회로(2)로 입력되어 저장된다. 또한 상기 각각의 익스클루시브-오알 회로(4)의 각 출력은 상기 비교기 회로(1)내이 노아 게이트 회로(5)로 각각 입력되어 상기 노아게이트 회로(5)의 출력결과에 따라 프로그램 모드 또는 리드 모드를 수행하게 된다. 여기서, 프로그램 과정의 상태를 열거하면 인터널 프로그램 상태의 신호 PGMO는 고전압 발생회로의 동작시간, 인터널 프로그램 상태의 신호 PGM1은 셀의 프로그램 시간, 인터널 프로그램 상태의 신호 PGM2는 프로그램 확인을 위한 준비시간, 인터널 프로그램 상태의 신호 PGM3은 프로그램 확인 시간, 인터널 프로그램 상태의 신호 PGM4는 프로그램 비교시간을 각각 나타낸다. 비교기 회로(1)에서 래치된 데이타 입력신호(LDIN7-0)가 1001100이고, 센스앰프 출력신호(SA7-0)가 1101110이면, 상기 래치된 데이타 입력신호(LDIN7-0)와 일치하지 않는 센스앰프 출력신호(SA6, SA2)가 프로그램이 안되었음을 비교기 회로(1)의 익스클루시브-오알 회로(4)의 각 출력은 0100010으로 된다. 상기 익스클루시브-오알 회로(4)의 각 출력 데이타는 인터널 프로그램 상태의 신호 PGM4를 받는 데이타 래치회로(2)에 저장되게 된다. 상기 데이타 래치회로(2)에서 파워-업(Power-up) 리셋신호(PURST)는 처음 파워(Power)를 온(ON) 할때 디(D)-플립플롭 출력 신호(Q7-0)를 '0'으로 한다. 상기 파워-업(Power-up)리셋신호(PURST)는 짧은 포지티브 펄스 이므로 상기 데이타 래치회로(2)는 다시 로우(Low)상태로 된다. 파워-온(Power-on)하고 프로그램 할 때는 고전압 발생 제어신호(VCVPB7-0)로 출력하게 된다. 여기서, 로우상태가 고전압 발생 인가신호 이고 하이(High)상태가 고전압 불인가 신호라고 가정하면, 인터널 프로그램 상태의 신호(PGMO-4)를 거친 후 다시 프로그램 할 때는 상기 인터널 프로그램 상태의 신호(PGM4)에서 래치한 데이타인 데이타 래치회로(2)의 출력신호(Q7-0)를 고전압 발생 제어회로(3)로 전달하여 상기 래치된 데이타 입력신호(LDIN7-0)와 일치하지 않는 센스 앰프 신호(SA6, SA2)만 고전압 발생 제어 신호(VCVPB6, VCVPBO)를 로우상태로 하고 나머지 고전압 발생 제어신호(VCVPB)는 하이상태로 되어 고전압을 제어하게 된다. 각 비트의 비교된 데이타를 래치하기 위한 데이타 래치회로(2)는 파워-온 후 디바이스 리드 모드 신호/인터널 프로그램 상태의 신호(READ/PGM)를 반복할때 상기 디바이스 리드 모드 신호 (READ)를 이용하여 리셋(Reset)할 수도 있다.
한편, 비교기 회로(1)의 출력인 비교기 출력신호(Data comp)는 모든 비트가 프로그램 되었을 경우 하이상태로 출력하여 프로그램 모드(PGM Mode)에서 리드 모드 (READ Mode)로 콘트롤 하고, 로우상태로 출력되면 상기 프로그램 모드(PGM Mode)로 계속 유지되어 프로그램을 반복하게 된다.
상술한 바와 같이 본 발명에 의하면 플래쉬 메모리셀의 프로그램시 바이트 단위로 데이타를 비교 할 때 프로그램 된 비트에 접속된 셀들의 게이트 전극에 고전압의 프로그래 전압을 인가하지 않도록 하므로써, 셀간의 교란 방지 및 셀 내구성 감소를 방지 하는데 탁월한 효과가 있다.

Claims (4)

  1. 다수의 래치된 데이타 입력신호 및 다수의 센스앰프 출력신호를 각각 입력으로 하여 상기 입력된 다수의 신호들을 각각 비교하여 출력 하도록 하며, 프로그램 모드에서 리드 모드로 콘트롤 하거나 프로그램 모드를 계속 유지하기 위한 데이타를 출력 하도록 하는 비교기 회로와, 상기 비교기 회로의 데이타 출력신호를 각각 입력으로 하여 데이타를 래치하기 위한 데이타 래치회로와, 상기 다수의 래치된 데이타 입력신호 및 상기 데이타 래치회로의 출력신호를 각각 입력으로 하여 고전압을 선택적으로 출력 하기 위한 고전압 발생 제어회로로 구성된 것을 특징으로 하는 플래쉬 메모리 장치.
  2. 제1항에 있어서, 상기 비교기 회로는 상기 다수의 래치된 데이타 입력신호 및 다수의 센스앰프 출력신호를 각각 비교하여 비교된 데이타를 출력 하도록 하는 다수의 익스클루시브-오알 회로와, 상기 다수의 익스클루시브-오알 회로 각각의 출력신호를 각각 입력으로 하여 프로그램 모드에서 리드 모드로 콘트롤 하거나 프로그램 모드를 계속 유지하기 위한 데이타를 출력 하도록 하는 노아 게이트 회로로 구성된것을 특징으로 하는 플래쉬 메모리 장치.
  3. 제1항에 있어서, 상기 데이타 래치회로는 상기 비교기 회로에서 출력되는 비교된 데이타 출력신호를 입력으로 하여 저장하기 위한 다수의 디-플립플롭으로 구성된 것을 특징으로 하는 플래쉬 메모리 장치.
  4. 제1항에 있어서, 상기 고전압 발생 제어회로는 파워-온 후 초기 프로그램 할 때 상기 데이타 래치회로의 출력신호 및 파워-업 신호가 로우 상태 이므로 초기 프로그램시에는 상기 래치된 데이타 입력신호에 의해 고전압 발생이 제어 되도록 하고, 파워-온 후 프로그램이 끝난 경우는 리드신호가 발생하여 디바이스는 리드 모드상태로 되고, 상기 리드신호는 상기 데이타 래치회로를 리셋하여 다음 프로그램에 영향을 주지 않도록 구성된 것을 특징으로 하는 플래쉬 메모리 장치.
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