JP2001167589A - 不揮発性半導体メモリ装置およびそのプログラム方法 - Google Patents

不揮発性半導体メモリ装置およびそのプログラム方法

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JP2001167589A JP2000334987A JP2000334987A JP2001167589A JP 2001167589 A JP2001167589 A JP 2001167589A JP 2000334987 A JP2000334987 A JP 2000334987A JP 2000334987 A JP2000334987 A JP 2000334987A JP 2001167589 A JP2001167589 A JP 2001167589A
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Dong-Hwan Kim
桐 煥 金
Shakusen Ken
錫 千 權
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】 【課題】 プログラム以後しきい値電圧間のマージンを
一定に維持させる不揮発性半導体メモリ装置およびその
プログラム方法を提供する。 【解決手段】 ビットラインと、このビットラインに対
して垂直に配列された複数本のワードラインと、前記ビ
ットラインと前記ワードラインの交差領域にそれぞれ配
列された複数個のメモリセルと、それぞれが対応する入
出力ラインに接続され、データをラッチする少なくとも
２つのラッチを有する貯蔵回路と、前記ラッチにラッチ
されたデータの論理状態によりプログラム動作で前記ビ
ットラインをプログラム電圧及びプログラム禁止電圧の
うちの一つに設定するプログラムデータ判別回路とを含
む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特にセル当たり複数のビット情報を貯蔵する不揮
発性半導体メモリ装置およびそのプログラム方法に関す
るものである。
【０００２】
【従来の技術】不揮発性半導体メモリ装置はマスクＲＯ
Ｍ装置、電気的にプログラム可能なＲＯＭ（ＥＰＲＯ
Ｍ）装置、電気的に消去及びプログラム可能なＲＯＭ
（ＥＥＰＯＲＭ）装置、そして電気的に消去及びプログ
ラム可能なフラッシュＲＯＭ（flash-ＥＥＰＲＯＭ）装
置に分けられる。このようなメモリ装置のうち、電気的
に消去及びプログラム可能なフラッシュＲＯＭ装置は貯
蔵されたデータを一瞬に消去することにより、情報の電
気的な変化が得られるということで、個人用コンピュー
タの永久メモリとして論議されてきた。
【０００３】一般のフラッシュメモリ装置において、メ
モリセルは２つの情報貯蔵状態、すなわち“オン”状態
と“オフ”状態のうちの一つを有する。１ビット情報は
各メモリセルのオンまたはオフ状態に定義される。上記
のメモリ装置にＮビットデータ（Ｎは２またはそれより
大きい自然数）を貯蔵するためには、Ｎ個のメモリセル
が必要である。１ビットメモリセルを有するメモリ装置
に貯蔵されるデータビット数を増加しようとするとき、
このようなメモリセルの数も比例して増加する。
【０００４】１ビットメモリセルに貯蔵された情報はメ
モリセルのプログラムされた状態により決定される。メ
モリセルの情報貯蔵状態はしきい値電圧により決定され
る。言い換えれば、メモリセルは異なるしきい値電圧に
より異なる情報貯蔵状態を有する。マスクＲＯＭにおい
ては、セルトランジスタのしきい値電圧の差はイオン注
入を用いてセルトランジスタをプログラムすることで得
られる。ＥＰＲＯＭ、ＥＥＰＲＯＭ、そしてフラッシュ
ＥＥＰＲＯＭ装置においては、セルトランジスタのしき
い値電圧の差はメモリセルのフローティングゲート内に
異なる量の電荷を貯蔵することで得られる。
【０００５】具体的に、各メモリセルトランジスタはソ
ース及びドレイン領域間のチャンネル領域上に薄く形成
される上部層及び下部層を有する。この上部層は制御ゲ
ートと呼ばれる。下部層は制御ゲート及びチャンネル領
域間の絶縁物質により取り囲まれている。この下部層は
電荷貯蔵領域としてフローティングゲートと呼ばれる。
したがって、各メモリセルに貯蔵される情報の状態はメ
モリセルのしきい値電圧により区別することができる。
【０００６】メモリ装置のメモリセルに貯蔵される情報
を読み出すためには、プログラムされたメモリセルの情
報貯蔵状態を点検しなければならない。選択されたメモ
リセルから貯蔵情報を読み出すために要求される信号は
デコーダ回路により選択されたメモリセルに関連した回
路に印加される。その結果、メモリセルの貯蔵情報を示
す電流または電圧信号をビットラインから得ることがで
きる。このように得られた電流または電圧信号を測定す
ることにより、メモリセルのプログラムされた情報が判
別可能である。
【０００７】このようなメモリ装置はメモリセルがビッ
トラインに接続される状態によりＮＯＲ型またはＮＡＮ
Ｄ型メモリセルアレイ構造を有する。ＮＯＲ型メモリセ
ルアレイにおいて、メモリセルはビットラインと接地ラ
インとの間にそれぞれ接続される。ＮＡＮＤ型メモリセ
ルアレイにおいて、メモリセルはビットラインと接地ラ
インとの間に直列に接続される。選択トランジスタと共
に一つのビットラインに直列接続された複数のメモリセ
ルをストリングと称し、選択トランジスタはメモリセル
のストリングを選択するために使用される。この選択ト
ランジスタは直列接続されたメモリセルと関連ビットラ
インとの間に配列される第１トランジスタ（またはスト
リング選択トランジスタ）と、直列接続されたメモリセ
ルと接地ラインとの間に配列される第２トランジスタ
（または接地選択トランジスタ）を含む。
【０００８】ＮＡＮＤ型メモリ装置に貯蔵された情報を
読み出すとき、選択されたストリングの選択トランジス
タはオン状態にスイッチされる。なお、選択されたメモ
リセルの制御ゲートに印加される電圧より高い電圧が選
択されないメモリセルの制御ゲートに印加される。その
結果、選択されないメモリセルは選択されたメモリセル
に比べて少ない等価抵抗成分を有する。関連ビットライ
ンからストリングを通じて流れる電流の大きさはストリ
ングの選択されるメモリセルに貯蔵された情報による。
選択されたメモリセルに貯蔵された情報に対応する電流
または電圧は感知増幅器としてよく知られている感知回
路により感知される。
【０００９】チップサイズの増加なしにメモリ装置の情
報貯蔵能力を向上するための多くの方法が提案されてき
た。例えば、各メモリセルに少なくとも２ビットの情報
を貯蔵する。一般に、メモリセルは１ビット情報を貯蔵
する。しかし、２ビット情報が一つのメモリセルに貯蔵
されるとき、メモリセルは“００”、“０１”、“１
０”、または“１１”にプログラムされる。したがっ
て、メモリセルに１ビット情報が貯蔵されるメモリ装置
に比べると、メモリ装置は同一の数のメモリセルを持
ち、２倍の情報が貯蔵可能である。メモリセル当たり２
ビットを貯蔵するとき、各メモリセルのしきい値電圧が
４つの異なる値のうちいずれか一つを有するようにプロ
グラムされるマルチステート（マルチレベルまたはマル
チビット）メモリ装置が提供される。メモリセル当たり
容量が２倍になるので、同一のメモリ容量を提供する一
方、チップサイズは減少可能である。メモリセル当たり
貯蔵されるビット数が増加するにしたがってマルチステ
ートメモリ装置のデータ貯蔵容量は増加する。
【００１０】図１は、ＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍセルを利用してメモリセル当たり２ビット情報を貯蔵
する従来技術によるメモリ装置を示す回路図である。同
図のメモリ装置は米国特許番号第５,７６８,１８８の
「MULTI-STATE NON-VOLATILE SEMICONDUCTOR MEMORY AN
D METHOD FOR DRIVING THE SAME」に開示されている。
この特許に開示された図１のメモリ装置はそれぞれが複
数の直列接続されたメモリセルを有する２つのメモリセ
ルストリングを含んでおり、各メモリセルストリングに
関連した２つのビットラインを示す。より多くのメモリ
セルストリングとビットラインが使用されうることは、
この分野で熟練した者には分かることであろう。図１に
おいて、各ストリングのメモリセルは参照符号Ｔ１-２
〜Ｔ１-５またはＴ１-８〜Ｔ１-１１でそれぞれ示す。
選択トランジスタＴ１-１またはＴ１-７は各ストリング
と関連したビットラインＢＬ１またはＢＬ２間に接続さ
れる。選択トランジスタは関連したストリングとビット
ラインを相互に接続するために選択的にターンオンされ
る。他の選択トランジスタＴ１-６またはＴ１-１２は各
ストリングと共通ソースラインＣＳＬとの間に配列さ
れ、ストリング共通ソースラインＣＳＬとの間の接続を
選択的に転換する。空乏型トランジスタＤ１-１または
Ｄ１-２は高電圧の印加を防ぐために各ビットラインに
接続されている。
【００１１】ビットライン選択トランジスタＳ１-１ま
たはＳ１-２は各ビットラインに接続されている。各ビ
ットライン選択トランジスタはビットライン選択信号Ａ
９またはＡ９ｂに応答して各ビットラインを選択する。
信号ラインＢＬＬＶＬは伝達トランジスタＴＭ１-１、
ＴＭ１-２を通じてビットラインのそれぞれに接続され
ている。各伝達トランジスタはビットラインが選択され
ないとき、印加されたビットライン選択信号Ａ９、Ａ９
ｂに応答して信号ラインＢＬＬＶＬからの信号を関連し
たビットライン（すなわち、選択されないビットライ
ン）に印加する。この信号はプログラム及び読出し動作
で選択されないビットラインにプログラム禁止電圧（例
えば、電源電圧Ｖｃｃ）を供給する一方、消去動作でフ
ローティング状態に維持される。トランジスタＴ１-１
３は読出し動作で選択されたビットラインに定電流を供
給するためにビットラインに共通に接続されている。図
１のメモリ装置は各ビットラインに関連したラッチ型感
知増幅器Ｉ１-１、Ｉ１-２またはＩ１-３、Ｉ１-４を含
む。感知増幅器はプログラム動作で外部から印加される
データをラッチし、関連したビットラインにラッチされ
たデータに対応する電圧を供給し、読出し動作で読み出
されたデータをラッチする。
【００１２】複数個のトランジスタＴ１-１７、Ｔ１-１
８、Ｔ１-１９、Ｔ１-２１、Ｔ１-２２、Ｔ１-２３が設
けられ、読出し動作で選択されたビットラインのレベル
にしたがって感知増幅器のラッチ状態を反転させ、ある
いはそのまま維持させる。このような機能は、ラッチ活
性化信号φＶ２、φＶ１、φＲ１により制御される。こ
のラッチ活性化信号φＶ２、φＶ１、φＲ１は読出し動
作が開始され、所定時間が経過した後、ラッチ状態の反
転が要求される時点でパルス形態に活性化される。トラ
ンジスタＴ１-１５はビットラインに接続されている。
このトランジスタＴ１-１５はビットラインを接地電圧
状態に維持させる一方、読出し動作が遂行される直前に
ラッチを初期化させる。このトランジスタＴ１-１５は
信号ＤＣＢにより制御される。トランジスタＴ１-１
４、Ｔ１-１６はビットラインＢＬ１、ＢＬ２にそれぞ
れ接続される。トランジスタＴ１-１４、Ｔ１-１６はプ
ログラム動作が遂行されるときにターンオンされ、ラッ
チされるデータをビットラインＢＬ１、ＢＬ２に伝達す
る。このトランジスタＴ１-１４、Ｔ１-１６は制御信号
ＰＧＭ１、ＰＧＭ２によりそれぞれ制御される。
【００１３】図２は、プログラムされたデータによるメ
モリセルのしきい値電圧の分布を示すものである。同図
に示すように、プログラムされるメモリセルは−２.０
Ｖより低いしきい値電圧分布（“１１”の２ビットデー
タを示す）、０.４Ｖ〜０.８Ｖ範囲のしきい値電圧分布
（“１０”の２ビットデータを示す）、１.６Ｖ〜２.０
Ｖ範囲のしきい値電圧分布（“０１”の２ビットデータ
を示す）、そして２.８Ｖ〜３.２Ｖ範囲のしきい値電圧
分布（“００”の２ビットデータを示す）のうちいずれ
か一つを有する。このようなしきい値電圧分布を基にし
て一つのメモリセルに４つの異なる状態でデータが貯蔵
される。
【００１４】図３及び図４は、プログラム及びプログラ
ム検証動作に関連した信号の波形を示す。プログラムサ
イクルはプログラム動作とプログラム検証動作を含む。
プログラム動作ではメモリセルのフローティングゲート
に電子が注入され、プログラム検証動作ではプログラム
されたメモリセルそれぞれが要求されるしきい値電圧を
持つかどうかが検証される。プログラム動作及びプログ
ラム検証動作は選択されたメモリセルがすべて要求され
るしきい値電圧を持つまで反復される。このような動作
が反復される回数はメモリ装置で決定される適正値に制
限される。Ｆ-Ｎトンネル(Fowler Nordheim tunneling)
を利用して選択されたメモリセルをプログラムするため
には、例えば、１４Ｖ〜１９Ｖの高電圧がセルの制御ゲ
ートに印加される一方、セルのチャンネルは接地電圧レ
ベルに維持される。
【００１５】したがって、比較的強い電界がフローティ
ングゲートとチャンネルとの間に加えられる。この電界
により、フローティングゲートとチャンネルとの間に形
成される酸化膜を通じてフローティングゲートとチャン
ネルとの間にトンネリングが生じる。チャンネルに存在
する電子はフローティングゲートに移動し、その結果、
これら電子はフローティングゲートに蓄積される。フロ
ーティングゲートに電荷が蓄積されるにしたがって、セ
ルのしきい値電圧が高くなる。複数のデータセルを構成
するメモリ装置の場合、データセルに対するプログラム
動作は個別的に遂行されるのではなく、同時に遂行され
る。しかし、メモリセルは異なるしきい値電圧、すなわ
ち異なるプログラムを必要とする。そのため、一度のプ
ログラム動作が遂行された後、メモリセルが要求される
状態に到達したかどうかを検証する必要があり（プログ
ラム検証）、十分にプログラムされたメモリセルに影響
を与えず（プログラム禁止）、不十分にプログラムされ
たメモリセルに対するプログラム動作を遂行する必要が
ある。このプログラム動作及びプログラム検証動作は選
択されたメモリセルがすべて要求されるしきい値電圧に
到達するまで繰り返す。図１のメモリ装置において、選
択されたワードライン（ワードラインは図１に参照符号
ＷＬ１〜ＷＬ１６で示す）に接続されるメモリセルのう
ち半分が上記したようにプログラムされる。
【００１６】従来技術によるプログラム動作及びプログ
ラム検証動作は図３のタイミング図に基づいて詳細に説
明される。この分野で通常の知識を有する者にはよく知
られているように、プログラム動作が遂行される前にす
べてのメモリセルのしきい値電圧はよく知られている消
去方法により負のしきい値電圧を有する。消去動作の一
例が米国特許番号第５,８４１,７２１の「MULTI-BLOCK
ERASE AND VERIFICATION IN A NONVOLATILE SEMICONDUC
TOR MEMORY DEVICE AND A METHOD THEREOF」に開示され
ている。
【００１７】まず、ビットライン選択信号Ａ９、Ａ９ｂ
により２つのビットラインＢＬ１、ＢＬ２のうちの一つ
のビットラインＢＬ１が選択されるとき、ラインＢＬＬ
ＶＬからの電源電圧Ｖｃｃが選択されないビットライン
ＢＬ２に印加される。その結果、選択されないビットラ
インＢＬ２に関連したメモリセルがプログラムされるの
を防ぐことができる。選択されないビットラインに電源
電圧Ｖｃｃを供給するプログラム禁止技術は、この分野
で熟練した者にはよく分かることであろう。
【００１８】その次に、プログラムされるデータが前記
選択されたビットラインＢＬ１に関連したラッチＱ２、
Ｑ１にローディングされる。“００”のデータがラッチ
Ｑ２、Ｑ１にローディングされると仮定する。この仮定
下で、図３の第１プログラムサイクル（Ａ）が始まる
と、ラッチＱ１を選択するための信号ＰＧＭ１が論理
“ロー”レベルから論理“ハイ”レベルに遷移する。こ
れにより、選択されたビットラインＢＬ１はトランジス
タＴ１-１６を通じて接地電圧レベルを有する。この
後、選択されたメモリセルが接続される選択されたワー
ドラインに高電圧が印加される。所定の時間が経過した
後、選択されたメモリセルが要求されるしきい値電圧
（例えば、０.４Ｖ〜０.８Ｖ）までプログラムされたか
どうかを検証するためのプログラム検証動作が遂行され
る。
【００１９】プログラム検証のための感知動作が遂行さ
れるとき、信号ＰＧＭ１、ＰＧＭ２、ＢＬＬＶＬは論理
“ロー”レベルにそれぞれ維持される。選択されたメモ
リセルが十分にプログラムされないと、ビットラインＢ
Ｌ１は前記感知動作の結果として続けて接地電圧レベル
に維持される。このとき、選択されたビットラインＢＬ
１とラッチＱ１の論理状態はすべて論理“ロー”レベル
なので、トランジスタＴ１-１９、Ｔ１-２０はターンオ
フされる。したがって、図３に示すように、プログラム
検証区間内でラッチ活性化信号φＶ１がパルス形態に活
性化してもラッチＱ１の論理状態は反転されない。そし
て、このラッチＱ１によるプログラム動作及びプログラ
ム検証動作は選択されたメモリセルが十分にプログラム
されるまで、または定められたプログラム回数だけ反復
的に遂行される。第１プログラムサイクル（Ａ）が終了
した後、選択されたメモリセルは図６（Ｃ）及び図６
（Ｄ）に示すように、“１０”のデータに対応する０.
４Ｖ〜０.８Ｖのしきい値電圧分布を有する。
【００２０】図３の第２プログラムサイクル（Ｂ）が始
まると、“０”がラッチされているラッチＱ２を選択す
るための信号ＰＧＭ２が論理“ロー”レベルから論理
“ハイ”レベルに遷移する。これにより、選択されたビ
ットラインＢＬ１はトランジスタＴ１-１４を通じて接
地電圧レベルを有する。この後、選択されたメモリセル
が接続される選択されたワードラインに高電圧が印加さ
れる。所定の時間が経過した後、選択されたメモリセル
が要求されるしきい値電圧（例えば、１.６Ｖ〜２.０
Ｖ）までプログラムされたかどうかを検証するためのプ
ログラム検証動作が遂行される。
【００２１】プログラム検証のための感知動作が遂行さ
れるとき、信号ＰＧＭ１、ＰＧＭ２、ＢＬＬＶＬは論理
“ロー”レベルにそれぞれ維持される。選択されたメモ
リセルが十分にプログラムされると、ビットラインＢＬ
１は感知動作の結果として続けて電源電圧レベルとな
り、その結果、トランジスタＴ１-１７はターンオンさ
れる。このとき、図３に示したように、第２プログラム
サイクル（Ｂ）のプログラム検証区間内でラッチ活性化
信号φＶ２がパルス形態に活性化されると、ラッチＱ２
の論理状態は“０”から“１”に反転される。一方、選
択されたメモリセルが十分にプログラムされないと、こ
の選択されたビットラインＢＬ１は接地電圧レベルに維
持され、その結果、ラッチＱ２の状態は反転されない。
この場合、ラッチＱ２によるプログラム動作及びプログ
ラム検証動作は選択されたメモリセルが十分にプログラ
ムされるまで、または定められたプログラム回数だけ反
復的に遂行される。第２プログラムサイクル（Ｂ）が終
了した後、選択されたメモリセルは図６（Ｃ）及び図６
（Ｄ）に示すように、“０１”のデータに対応する１.
６Ｖ〜２.０Ｖのしきい値電圧分布を有する。
【００２２】最後に、図３の第３プログラムサイクル
（Ｃ）が始まると、“０”がラッチされているラッチＱ
１を選択するための信号ＰＧＭ１が論理“ロー”レベル
から論理“ハイ”レベルに遷移する。これにより、選択
されたビットラインＢＬ１はトランジスタＴ１-１６を
通じて接地電圧レベルを有する。この後、選択されたメ
モリセルが接続される選択されたワードラインに高電圧
が印加される。所定の時間が経過した後、選択されたメ
モリセルが要求されるしきい値電圧（例えば、２.８Ｖ
〜３.２Ｖ）までプログラムされたかどうかを検証する
ためのプログラム検証動作が遂行される。
【００２３】プログラム検証のための感知動作が遂行さ
れるとき、信号ＰＧＭ１、ＰＧＭ２、ＢＬＬＶＬは論理
“ロー”レベルにそれぞれ維持される。選択されたメモ
リセルが十分にプログラムされると、ビットラインＢＬ
１は感知動作の結果として続けて電源電圧レベルとな
り、その結果、トランジスタＴ１-１９はターンオンさ
れる。このとき、ラッチＱ２の状態が“１”なので、ト
ランジスタＴ１-２０もターンオンされる。したがっ
て、図３に示したように、第３プログラムサイクル
（Ｃ）のプログラム検証区間内でラッチ活性化信号φＶ
１がパルス形態に活性化されると、ラッチＱ１の論理状
態は“０”から“１”に反転される。第３プログラムサ
イクル（Ｃ）が終了した後、図６（Ｃ）及び図６（Ｄ）
に示すように、前記選択されたメモリセルは“００”の
データに対応する、すなわち目標値である２.８Ｖ〜３.
２Ｖのしきい値電圧分布を有する。
【００２４】“０１”のデータがラッチＱ２、Ｑ１にロ
ーディングされた場合、プログラム及びプログラム検証
動作は次のようである。第１プログラムサイクル（Ａ）
が始まると、図３に示したようにラッチＱ１を選択する
ための信号ＰＧＭ１が論理“ロー”レベルから論理“ハ
イ”レベルに遷移する。これにより、選択されたビット
ラインＢＬ１はトランジスタＴ１-１６を通じて電源電
圧レベルを有する。したがって、選択されたビットライ
ンＢＬ１がプログラム禁止状態の電源電圧レベルに維持
されるので、選択されたメモリセルは第１プログラムサ
イクル（Ａ）の間プログラム禁止される。つまり、第１
プログラムサイクル（Ａ）が終了した後、選択されたメ
モリセルのしきい値電圧は消去された状態、すなわち
“１１”のデータに対応する−３Ｖ〜−２Ｖのしきい値
電圧分布でそのまま維持される。
【００２５】第２プログラムサイクル（Ｂ）が始まる
と、“０”がラッチされているラッチＱ２を選択するた
めの信号ＰＧＭ２が論理“ロー”レベルから論理“ハ
イ”レベルに遷移する。これにより、選択されたビット
ラインＢＬ１はトランジスタＴ１-１４を通じて接地電
圧レベルを有する。この後、選択されたメモリセルが接
続される選択されたワードラインに高電圧が印加され
る。所定の時間が経過した後、選択されたメモリセルが
要求されるしきい値電圧（例えば、１.６Ｖ〜２.０Ｖ）
までプログラムされたかどうかを検証するためのプログ
ラム検証動作が遂行される。
【００２６】プログラム検証のための感知動作が遂行さ
れるとき、信号ＰＧＭ１、ＰＧＭ２、ＢＬＬＶＬは論理
“ロー”レベルにそれぞれ維持される。選択されたメモ
リセルが十分にプログラムされると、ビットラインＢＬ
１は感知動作の結果として続けて電源電圧レベルとな
り、その結果、トランジスタＴ１-１７はターンオンさ
れる。このとき、図３に示したように、第２プログラム
サイクル（Ｂ）のプログラム検証区間内でラッチ活性化
信号φＶ２がパルス形態に活性化されると、ラッチＱ２
の論理状態は“０”から“１”に反転される。その反対
に、前記選択されたメモリセルが十分にプログラムされ
ないと、選択されたビットラインＢＬ１は接地電圧レベ
ルに維持され、その結果、ラッチＱ２の状態は反転され
ない。この場合、ラッチＱ２によるプログラム動作及び
プログラム検証動作は選択されたメモリセルが十分にプ
ログラムされるまで、または定められたプログラム回数
だけ反復的に遂行される。第２プログラムサイクル
（Ｂ）が終了した後、図６（Ａ）及び図６（Ｂ）に示す
ように、前記選択されたメモリセルは“０１”のデータ
に対応する１.６Ｖ〜２.０Ｖのしきい値電圧分布を有す
る。
【００２７】継続して第３プログラムサイクル（Ｃ）が
始まると、ラッチＱ１を選択するための信号ＰＧＭ１が
論理“ロー”レベルから論理“ハイ”レベルに遷移す
る。これにより、選択されるビットラインＢＬ１はトラ
ンジスタＴ１-１６を通じて電源電圧レベルを有する。
したがって、選択されたビットラインＢＬ１がプログラ
ム禁止状態の電源電圧レベルに維持されるので、選択さ
れたメモリセルは第３プログラムサイクル（Ｃ）の間プ
ログラム禁止される。結果的に、第３プログラムサイク
ル（Ｃ）が終了した後、選択されたメモリセルは以前に
プログラムされた状態、すなわち“０１”のデータに対
応する１.６Ｖ〜２.０Ｖのしきい値電圧分布を有する。
【００２８】ラッチＱ２、Ｑ１にデータ“１１”がロー
ディングされる場合、第１、第２、及び第３プログラム
サイクル（Ａ）、（Ｂ）、（Ｃ）で選択されたビットラ
インＢＬ１がプログラム禁止状態の電源電圧レベルに維
持されるので、選択されたメモリセルは消去された状態
に続けて維持される。すなわち、選択されたメモリセル
は図５（Ａ）及び図５（Ｂ）に示すように、−３Ｖ〜−
２Ｖのしきい値電圧分布を有する。また、ラッチＱ２、
Ｑ１にデータ“１０”がローディングされる場合、“０
０”のデータをプログラムする動作で説明したように、
第１プログラムサイクルでラッチＱ１の状態が“０”か
ら“１”に反転されるので、前記選択されたメモリセル
は第２及び第３プログラムサイクル（Ｂ）、（Ｃ）でプ
ログラム禁止される。つまり、選択されたメモリセルは
０.４Ｖ〜０.８Ｖのしきい値電圧分布を有する。このよ
うな一連の過程を通じて、２ビットデータに対するプロ
グラムが終了する。
【００２９】
【発明が解決しようとする課題】上述したプログラム動
作で、選択されたメモリセルのプログラムデータによる
しきい値電圧の変化を図５及び図６に示す。データ“０
１”に対するしきい値電圧変化を示す図６（Ａ）及び図
６（Ｂ）を参照すれば、選択されたメモリセルが第１プ
ログラムサイクル（Ａ）でプログラム禁止されるので、
選択されたメモリセルのしきい値電圧は第２プログラム
サイクルが遂行されるとき、−３Ｖ〜−２Ｖのしきい値
電圧分布で１.６Ｖ〜２.０Ｖのしきい値電圧分布に移動
される。すなわち、選択されたメモリセルのしきい値電
圧が“１０”のデータに対応するしきい値電圧分布への
移動なしに“１１”のデータに対応するしきい値電圧分
布で“０１”のデータに対応するしきい値電圧分布に直
接移動される。このような理由なので、“０１”のデー
タをプログラムするのに必要な時間（プログラム時間）
は段階的にまたは順次にプログラムされるメモリセル
（例えば、“００”のデータに対する説明を参照）に比
べて一層長くなる。したがって、図６（Ａ）に点線で示
すように、“０１”のデータにプログラムされたメモリ
セルのしきい値電圧分布（１.５Ｖ〜２.１Ｖ）は要求さ
れる値（１.６Ｖ〜２.０Ｖ）より広く分布され、しきい
値電圧分布間のマージン（例えば、“１０”に対応する
しきい値電圧分布と“０１”に対応するしきい値電圧分
布との間のマージン、または“０１”に対応するしきい
値電圧分布と“００”に対応するしきい値電圧分布との
間のマージン）が減少する。これは、読出し失敗(read
fail)の原因となる。
【００３０】したがって本発明の目的は、プログラム以
後しきい値電圧間のマージンを一定に維持させる不揮発
性半導体メモリ装置およびそのプログラム方法を提供す
ることにある。また本発明の目的は、メモリセルを要求
されるしきい値電圧までプログラムしようとするとき、
メモリセルのしきい値電圧が各プログラムデータに対応
するしきい値電圧に順次に移動されるようにする不揮発
性半導体メモリ装置およびそのプログラム方法を提供す
ることにある。
【００３１】
【課題を解決するための手段】本発明では、一つのメモ
リセルにプログラムされる情報（例えば、２ビットデー
タ）を貯蔵する貯蔵回路及びこの貯蔵回路に貯蔵された
データビットの論理状態を判別するプログラムデータ判
別回路を含む。プログラムデータ判別回路は、貯蔵回路
に貯蔵されたデータビットのうち少なくとも一つが前記
メモリセルのプログラムを示すかどうかを判別し、その
判別結果にしたがってビットラインをプログラム電圧
（例えば、接地電圧レベル）とプログラム禁止電圧（例
えば、電源電圧レベル）のうちの一つに設定する。
【００３２】上記のような本発明によると、貯蔵回路に
貯蔵されたデータビットの論理状態に関係なくメモリセ
ルを各プログラムサイクルで要求されるしきい値電圧に
プログラムすることができる。
【００３３】
【発明の実施の形態】以下、本発明の望ましい実施の形
態を添付の図面を参照して詳細に説明する。図７は、Ｎ
ＡＮＤ型フラッシュＥＥＰＲＯＭセルを利用してメモリ
セル当たり２ビット情報を貯蔵する本発明によるメモリ
装置を示す回路図である。同図のメモリ装置はそれぞれ
が複数の直列接続されるメモリセルを有する２つのメモ
リセルストリングを含む。ここで、各ストリングのメモ
リセルは参照符号ＭＣ１-１〜ＭＣ１-４またはＭＣ１-
５〜ＭＣ１-８でそれぞれ示す。ストリング選択トラン
ジスタＳＴ１、ＳＴ２は各ストリングと関連したビット
ライン間に接続される。このストリング選択トランジス
タＳＴ１、ＳＴ２は行デコーダ回路１００に接続される
ストリング選択ライン信号ＳＳＬの論理状態によりター
ンオン／オフされ、対応するストリングとビットライン
を電気的に接続する。接地選択トランジスタＧＴ１、Ｇ
Ｔ２は各ストリングと共通ソースラインＣＳＬとの間に
配列され、前記行デコーダ回路１００からの接地選択ラ
イン信号ＧＳＬの論理状態によりターンオン／オフされ
る。空乏型トランジスタＤＴ１またはＤＴ２は、高電圧
が対応するビットラインに印加されることを防止するた
めのものである。
【００３４】ビットライン選択トランジスタＢＬＳＴ１
またはＢＬＳＴ２は対応するビットラインＢＬ１、ＢＬ
２にそれぞれ接続されている。各ビットライン選択トラ
ンジスタＢＬＳＴ１、ＢＬＳＴ２はビットライン選択信
号Ａ９またはＡ９ｂに応答して各ビットラインを選択す
る。信号ラインＢＬＬＶＬは伝達ゲートＴＧ１、ＴＧ２
を通じてビットラインＢＬ１、ＢＬ２のそれぞれに接続
されている。各伝達ゲートＴＧ１、ＴＧ２はビットライ
ン選択信号Ａ９、Ａ９ｂに応答して信号ラインＢＬＬＶ
Ｌからの信号を選択されないビットラインに印加する。
この信号はプログラム及び読出し動作で選択されないビ
ットラインにプログラム禁止電圧（例えば、電源電圧Ｖ
ｃｃ）を供給する一方、消去動作でフローティング状態
に維持される。このトランジスタＢＬＳＴ１、ＢＬＳＴ
２と伝達ゲートＴＧ１、ＴＧ２はビットライン選択回路
を構成する。
【００３５】負荷トランジスタとして動作するＰＭＯＳ
トランジスタＭＰ１は読出し動作で基準電圧Ｖｒｅｆを
基にして選択されたビットラインに定電流を供給するた
めにビットラインＢＬ１、ＢＬ２に共通に接続されてい
る。この基準電圧Ｖｒｅｆを生成するための回路の一例
が、米国特許番号第５,７４８,５２９の「INTEGRATEDCI
RCUIT MEMORY DEVICES HAVING DIRECT READ CAPABILIT
Y」に開示されている。
【００３６】本発明によるメモリ装置は各ビットライン
ＢＬ１、ＢＬ２に対応し、２つのラッチされたインバー
タＩＮＶ１とＩＮＶ２、ＩＮＶ３とＩＮＶ４で構成され
るラッチ回路ＬＴ２、ＬＴ１を含む。各ラッチ回路ＬＴ
１、ＬＴ２はプログラム動作で外部から印加されるデー
タをラッチし、読出し動作で読み出されたデータをラッ
チする。対応する入出力ラインＩ／Ｏ１、Ｉ／Ｏ２にそ
れぞれ接続されるラッチ回路ＬＴ１、ＬＴ２のノードＱ
Ｎ１、ＱＮ２は読出し動作が遂行される直前に対応する
ＮＭＯＳトランジスタＭＮ８、ＭＮ９を通じて初期化さ
れ、トランジスタＭＮ８、ＭＮ９は初期化信号ＰＢｓｅ
ｔの論理状態によりターンオン／オフされる。ラッチ回
路ＬＴ１、ＬＴ２は貯蔵回路を構成する。
【００３７】図７のメモリ装置において、貯蔵制御回路
を構成する複数個のＮＭＯＳトランジスタＭＮ１〜ＭＮ
７が更に設けられ、読出し動作で選択されたビットライ
ンレベルにしたがってラッチ回路ＬＴ１、ＬＴ２のラッ
チ状態を反転させ、あるいはそのまま維持させる。この
ような機能は、ラッチ活性化信号φＶ２、φＶ１、φＲ
１により制御される。このラッチ活性化信号φＶ２、φ
Ｖ１、φＲ１は読出し動作が開始され、所定の時間が経
過した後にラッチ状態の反転が要求される時点でパルス
形態に活性化される。
【００３８】本発明の望ましい実施形態によるメモリ装
置は、プログラムデータ判別回路を構成するＮＯＲゲー
トＮＯＲ及びＮＭＯＳトランジスタＭＮ１０を更に含
む。ＮＯＲゲートＮＯＲの一入力端子はラッチ回路ＬＴ
１の反転ノード／ＱＮ１に接続され、他の入力端子はラ
ッチ回路ＬＴ２の反転ノード／ＱＮ２に接続される。Ｎ
ＭＯＳトランジスタＭＮ１０において、ソースはビット
ラインＢＬ１、ＢＬ２に接続され、ドレインはＮＯＲゲ
ートＮＯＲの出力端に接続され、ゲートは信号ラインＳ
ＬＴに接続される。信号ＳＬＴはプログラムが遂行され
る間、各プログラムサイクルのプログラム区間で論理
“ハイ”レベルに維持される。このような構成による
と、プログラムされるデータビットのうち少なくとも一
つが論理“ロー”レベルのとき（任意の選択されたセル
がプログラムされることを示すとき）、選択されるビッ
トラインは各プログラムサイクルのプログラム動作が遂
行されるときにＮＯＲゲートＮＯＲ及びＮＭＯＳトラン
ジスタＭＮ１０を通じてプログラム電圧、ずなわち接地
電圧レベルに設定される。そして、プログラムされるデ
ータビットがすべて論理“ハイ”レベルのとき（任意の
選択されるセルがプログラム禁止されることを示すと
き）、選択されるビットラインは各プログラムサイクル
のプログラム動作が遂行されるとき、プログラムデータ
判別回路によりプログラム禁止電圧、すなわち電源電圧
レベルに設定される。
【００３９】ここで、他の論理ゲートを用いて上述した
ような機能を遂行するようにプログラムデータ判別回路
を構成することは自明である。そして、図７には２つの
ビットラインのみを示したが、より多くのビットライン
が設けられ、図示しないビットラインに関連した構成要
素も図７に示した構成要素と同一に構成されることは、
この分野で通常の知識を有する者には明らかなことであ
る。
【００４０】以下、本発明によるメモリ装置のプログラ
ム動作及びプログラム検証動作を参照図面に基づいて詳
細に説明する。図８は、本発明のプログラム動作及びプ
ログラム検証動作を説明するためのタイミング図であ
る。この分野で通常の知識を有する者にはよく知られて
いるように、プログラム動作が遂行される以前にすべて
のメモリセルのしきい値電圧はよく知られている消去方
法により負のしきい値電圧を有する。この後、選択され
たメモリセルに対するプログラムが、次のように遂行さ
れる。
【００４１】まず、ビットライン選択信号Ａ９、Ａ９ｂ
により２つのビットラインＢＬ１、ＢＬ２のうちいずれ
か一つのビットラインＢＬ１が選択されるとき、ライン
ＢＬＬＶＬからの電源電圧Ｖｃｃが選択されないビット
ラインＢＬ２に印加される。その結果、選択されないビ
ットラインＢＬ２に関連したメモリセルがプログラムさ
れることを防止可能である。その次に、選択されたビッ
トラインＢＬ１に関連したラッチ回路ＬＴ２、ＬＴ１に
プログラムされるデータビットがローディングされる。
【００４２】〈“１１”のデータに対するプログラム及
びプログラム検証動作〉“１１”のデータがラッチ回路
ＬＴ２、ＬＴ１にローディングされると仮定する。この
仮定下で、第１プログラムサイクル（Ａ）が始まると、
図８に示すように、信号ＳＬＴが論理“ロー”レベルか
ら論理“ハイ”レベルに遷移する。これにより、ＮＭＯ
ＳトランジスタＭＮ１０はターンオンされ、ＮＯＲゲー
トＮＯＲの出力端は前記選択されたビットラインＢＬ１
に接続される。ＮＯＲゲートＮＯＲの入力端子が論理
“ロー”レベルのラッチ状態を有する反転ノード／ＱＮ
２、／ＱＮ１にそれぞれ接続されているので、ＮＯＲゲ
ートＮＯＲの出力は論理“ハイ”レベルとなる。つま
り、選択されたビットラインＢＬ１はＮＯＲゲートＮＯ
Ｒ及びＮＭＯＳトランジスタＭＮ１０を通じて電源電圧
レベル、すなわちプログラム禁止電圧に設定される。
【００４３】この後、選択されたメモリセルが接続され
る選択されたワードライン（ワードラインは図７に参照
符号ＷＬ１〜ＷＬ１６で示す）に高電圧が印加される。
所定時間が経過した後、選択されたメモリセルはビット
ラインＢＬ１がプログラム禁止電圧Ｖｃｃに維持される
ので、消去された状態に維持される。したがって、プロ
グラム検証動作の結果として、ラッチ回路ＬＴ２、ＬＴ
１のノードＱＮ２、ＱＮ１は初期にローディングされた
論理状態“１１”に維持される。第１プログラムサイク
ル（Ａ）と同様に、前記選択されたビットラインＢＬ１
は第２及び第３プログラムサイクル（Ｂ）、（Ｃ）でプ
ログラム禁止電圧を有し、その結果、ラッチ回路ＬＴ
２、ＬＴ１のノードＱＮ２、ＱＮ１は初期にローディン
グされた論理状態“１１”に維持される。すなわち、図
９（Ａ）及び図９（Ｂ）に示すように、選択されたメモ
リセルは“１１”のデータに対応するしきい値電圧分布
−３Ｖ〜−２Ｖを有する。
【００４４】〈“１０”のデータに対するプログラム動
作及びプログラム検証動作〉“１０”のデータビットが
ラッチ回路ＬＴ２、ＬＴ１にローディングされる場合、
プログラム及びプログラム検証動作は、次のようであ
る。まず、第１プログラムサイクル（Ａ）が始まると、
信号ＳＬＴが論理“ロー”レベルから論理“ハイ”レベ
ルに遷移し、その結果、ＮＭＯＳトランジスタＭＮ１０
はターンオンされる。このとき、ＮＯＲゲートＮＯＲの
出力端は前記選択されたビットラインＢＬ１に接続され
る。ＮＯＲゲートＮＯＲの入力端子が論理“ロー”レベ
ル及び論理“ハイ”レベルのラッチ状態を有する反転ノ
ード／ＱＮ２、／ＱＮ１にそれぞれ接続されているの
で、ＮＯＲゲートＮＯＲの出力は論理“ロー”レベルと
なる。つまり、選択されたビットラインＢＬ１はＮＯＲ
ゲートＮＯＲ及びＮＭＯＳトランジスタＭＮ１０を通じ
て接地電圧レベル（プログラム電圧）に設定される。こ
の後、選択されたメモリセルが接続される選択されたワ
ードラインに高電圧が印加される。所定時間が経過した
後、選択されたメモリセルが消去状態のしきい値電圧
（例えば、−３Ｖ〜−２Ｖ）から要求されるしきい値電
圧（例えば、０.４Ｖ〜０.８Ｖ）までプログラムされた
かどうかを検証するためのプログラム検証動作が遂行さ
れる。
【００４５】プログラム検証のための感知動作が遂行さ
れるとき、信号ＳＬＴ、ＢＬＬＶＬは論理“ロー”レベ
ルにそれぞれ維持される。選択されたメモリセルが十分
にプログラムされると、ビットラインＢＬ１は前記感知
動作の結果として継続して電源電圧レベルに維持され
る。この選択されたビットラインＢＬ１及びラッチ回路
ＬＴ２のノードＱＮ２がすべて論理“ハイ”レベルなの
で、トランジスタＭＮ３、ＭＮ４はすべてターンオンさ
れる。このとき、第１プログラムサイクル（Ａ）のプロ
グラム検証区間内でラッチ活性化信号φＶ１がパルス形
態に活性化されると、ラッチ回路ＬＴ１のノードＱＮ１
の論理状態は“０”から“１”に反転される。
【００４６】一方、前記選択されたメモリセルが十分に
プログラムされないと、ビットラインＢＬ１は感知動作
の結果として継続して接地電圧レベルに維持される。選
択されたビットラインＢＬ１及びラッチ回路ＬＴ２のノ
ードＱＮ２が論理“ロー”レベル及び論理“ハイ”レベ
ルなので、トランジスタＭＮ３はターンオフされ、トラ
ンジスタＭＮ４はターンオンされる。このような状態
で、第１プログラムサイクル（Ａ）のプログラム検証区
間内でラッチ活性化信号φＶ１がパルス形態に活性化さ
れても、ラッチ回路ＬＴ１のノードＱＮ１の論理状態は
反転されない。上記したラッチ回路ＬＴ１によるプログ
ラム動作及びプログラム検証動作は選択されたメモリセ
ルが十分にプログラムされるまで（または、定められた
プログラム回数だけ）反復的に遂行される。
【００４７】上記第１プログラムサイクル（Ａ）が終了
した後、ラッチ回路ＬＴ２、ＬＴ１のラッチ状態が“１
０”から“１１”に変化するので、選択されたメモリセ
ルは上述したように第２及び第３プログラムサイクル
（Ｂ）、（Ｃ）でプログラム禁止される。その結果、
“１０”に対するプログラムサイクルが遂行された後、
図９（Ｃ）及び図９（Ｄ）に示すように選択されたメモ
リセルは０.４Ｖ〜０.８Ｖのしきい値電圧分布を有す
る。
【００４８】〈“０１”のデータに対するプログラム動
作及びプログラム検証動作〉“０１”のデータがラッチ
回路ＬＴ２、ＬＴ１にローディングされた後、信号ＳＬ
Ｔが論理“ロー”レベルから論理“ハイ”レベルに遷移
することにより第１プログラムサイクル（Ａ）が始ま
る。ＮＭＯＳトランジスタＭＮ１０はこの信号ＳＬＴの
ロー−ハイ遷移によりターンオンされ、その結果、ＮＯ
ＲゲートＮＯＲの出力端は選択されたビットラインＢＬ
１に接続される。ラッチ回路ＬＴ２、ＬＴ１の反転ノー
ド／ＱＮ２、／ＱＮ１がそれぞれ論理“ハイ”レベルと
論理“ロー”レベルを有するので、選択されたビットラ
インＢＬ１は接地電圧レベルを有する。この後、選択さ
れたメモリセルが消去状態のしきい値電圧（例えば、−
３Ｖ〜−２Ｖ）から要求されるしきい値電圧（例えば、
０.４Ｖ〜０.８Ｖ）までプログラムされるように選択さ
れたワードラインに高電圧が印加される。
【００４９】ここで、ラッチ回路ＬＴ１のノードＱＮ１
が論理“ハイ”レベルなので、選択されたメモリセルは
不十分にプログラムされても第１プログラムサイクル
（Ａ）で最初に遂行されるプログラム検証動作で十分に
プログラムされると判別される（図示しないが、この分
野でよく知られているパス／フェール判別回路により判
別される）。したがって、第１プログラムサイクル
（Ａ）のプログラム検証動作は遂行されない。この後、
第１プログラムサイクル（Ａ）が終了した後、選択され
たメモリセルは０.４Ｖ〜０.８Ｖのしきい値電圧分布を
持ち、これを図１０（Ａ）及び図１０（Ｂ）に示す。
【００５０】“０１”に対する第２プログラムサイクル
（Ｂ）が始まると、信号ＳＬＴは更に論理“ロー”レベ
ルから論理“ハイ”レベルに遷移し、その結果、ＮＭＯ
ＳトランジスタＭＮ１０はターンオンされる。このと
き、ＮＯＲゲートＮＯＲの出力端が選択されたビットラ
インＢＬ１に接続される。前記ＮＯＲゲートＮＯＲの入
力端子が論理“ハイ”レベル及び論理“ロー”レベルの
ラッチ状態を有する反転ノード／ＱＮ２、／ＱＮ１にそ
れぞれ接続されているので、ＮＯＲゲートＮＯＲの出力
は論理“ロー”レベルになる。つまり、選択されたビッ
トラインＢＬ１はＮＯＲゲートＮＯＲ及びＮＭＯＳトラ
ンジスタＭＮ１０を通じて接地電圧レベルを有する。選
択されたメモリセルが接続される選択されたワードライ
ンに高電圧が印加され、所定の時間が経過した後、選択
されたメモリセルが要求されるしきい値電圧（例えば、
１.６Ｖ〜２.０Ｖ）までプログラムされたかどうかを検
証するためのプログラム検証動作が遂行される。
【００５１】プログラム検証のための感知動作が遂行さ
れるとき、信号ＳＬＴ、ＢＬＬＶＬは論理“ロー”レベ
ルにそれぞれ維持される。選択されたメモリセルが十分
にプログラムされると、ビットラインＢＬ１は感知動作
の結果として続けて電源電圧レベルに維持される。選択
されるビットラインＢＬ１の論理状態が論理“ハイ”レ
ベルなので、トランジスタＭＮ１はターンオンされる。
この状態で、第２プログラムサイクル（Ｂ）のプログラ
ム検証区間内でラッチ活性化信号φＶ２がパルス形態に
活性化されるとき、ラッチ回路ＬＴ２のラッチ状態は
“０”から“１”に反転される。
【００５２】一方、もし選択されたメモリセルが十分に
プログラムされないと、ビットラインＢＬ１は感知動作
の結果として継続して接地電圧レベルに維持される。選
択されたビットラインＢＬ１の論理状態が論理“ロー”
レベルなので、トランジスタＭＮ１はターンオフされ
る。このような状態で、第２プログラムサイクル（Ｂ）
のプログラム検証区間内でラッチ活性化信号φＶ２がパ
ルス形態に活性化しても、ラッチ回路ＬＴ２のラッチ状
態は反転されない。上述したラッチ回路ＬＴ２によるプ
ログラム動作及びプログラム検証動作は選択されたメモ
リセルが十分にプログラムされるまで（または、定めら
れたプログラム回数だけ）反復的に遂行される。
【００５３】上述した第２プログラムサイクル（Ｂ）が
終了した後、ラッチ回路ＬＴ２、ＬＴ１のラッチ状態が
“０１”から“１１”に変化されるので、選択されたメ
モリセルは第３プログラムサイクル（Ｃ）でプログラム
禁止される。つまり、“０１”に対する一連のプログラ
ムサイクル（Ａ）、（Ｂ）、（Ｃ）が遂行された後、選
択されたメモリセルは図１０（Ａ）及び図１０（Ｂ）に
示したように１.６Ｖ〜２.０Ｖのしきい値電圧分布を有
する。本発明の“０１”のデータに対するプログラム動
作及びプログラム検証動作によると、図１０（Ａ）及び
図１０（Ｂ）から分かるように、選択されたメモリセル
のしきい値電圧は第１プログラムサイクル（Ａ）で“１
０”に対応するしきい値電圧分布（０.４Ｖ〜０.８Ｖ）
に移動され、第２プログラムサイクル（Ｂ）で“０１”
に対応するしきい値電圧分布（１.６Ｖ〜２．０Ｖ）に
移動される。すなわち、従来技術によるメモリ装置とは
違って、選択されたメモリセルは“１０”のデータに対
応するしきい値電圧分布にプログラムされる。プログラ
ムされるメモリセルのしきい値電圧が順次に移動される
ことにより、プログラム時間が長くなることと、しきい
値電圧分布が広くなることを防止することが可能であ
る。つまり、“１０”及び“０１”のデータに対応す
る、そして“０１”及び“００”のデータに対応するし
きい値電圧分布間のマージンを一定に維持することがで
きる。
【００５４】〈“００”のデータに対するプログラム動
作及びプログラム検証動作〉“００”のデータがラッチ
回路ＬＴ２、ＬＴ１にローディングされると仮定する。
このような仮定下で、第１プログラムサイクル（Ａ）が
始まると、信号ＳＬＴが論理“ロー”レベルから論理
“ハイ”レベルに遷移し、これは図８に示すようであ
る。これにより、ＮＭＯＳトランジスタＭＮ１０はター
ンオンされ、ＮＯＲゲートＮＯＲの出力端は選択された
ビットラインＢＬ１に接続される。ＮＯＲゲートＮＯＲ
の入力端子が論理“ハイ”レベルのラッチ状態を有する
反転ノード／ＱＮ２、／ＱＮ１にそれぞれ接続されてい
るので、ＮＯＲゲートＮＯＲの出力は論理“ロー”レベ
ルとなる。つまり、選択されたビットラインＢＬ１はＮ
ＯＲゲートＮＯＲ及びＮＭＯＳトランジスタＭＮ１０を
通じて接地電圧レベルを有する。この後、選択されたメ
モリセルが接続される選択されたワードラインに高電圧
が印加される。所定の時間が経過した後、選択されたメ
モリセルが消去状態のしきい値電圧（例えば、−３Ｖ〜
−２Ｖ）で要求されるしきい値電圧（例えば、０.４Ｖ
〜０.８Ｖ）までプログラムされたかどうかを検証する
ためのプログラム検証動作が遂行される。
【００５５】プログラム検証のための感知動作が遂行さ
れるとき、信号ＳＬＴ、ＢＬＬＶＬは論理“ロー”レベ
ルにそれぞれ維持される。選択されたメモリセルが十分
にプログラムされないと、ビットラインＢＬ１は感知動
作の結果として継続して接地電圧レベルに維持される。
このとき、選択されたビットラインＢＬ１及びラッチ回
路ＬＴ２のノードＱＮ２の論理状態が論理“ロー”レベ
ルなので、トランジスタＭＮ３、ＭＮ４はターンオフさ
れる。したがって、図８に示すように、第１プログラム
サイクル（Ａ）のプログラム検証区間内でラッチ活性化
信号φＶ１がパルス形態に活性化しても、ラッチ回路Ｌ
Ｔ１のラッチ状態は反転されない。このラッチ回路ＬＴ
１によるプログラム動作及びプログラム検証動作は選択
されたメモリセルが十分にプログラムされるまで（また
は定められたプログラム回数だけ）反復的に遂行され
る。第１プログラムサイクル（Ａ）が終了した後、図１
０（Ｃ）及び図１０（Ｄ）に示すように、選択されたメ
モリセルはデータ“１０”に対応する０.４Ｖ〜０.８Ｖ
のしきい値電圧分布を有する。
【００５６】第２プログラムサイクル（Ｂ）が始まる
と、信号ＳＬＴが論理“ロー”レベルから論理“ハイ”
レベルに更に遷移し、これはＮＭＯＳトランジスタＭＮ
１０をターンオン状態にする。第１プログラムサイクル
（Ａ）と同様に、ＮＯＲゲートＮＯＲの入力端子が論理
“ハイ”レベルのラッチ状態を有する反転ノード／ＱＮ
２、／ＱＮ１にそれぞれ接続されているので、ＮＯＲゲ
ートＮＯＲの出力は論理“ロー”レベルとなる。したが
って、選択されたビットラインＢＬ１はＮＯＲゲートＮ
ＯＲ及びＮＭＯＳトランジスタＭＮ１０を通じて接地電
圧レベルを有する。この後、選択されたメモリセルが接
続される選択されたワードラインに高電圧が印加され
る。所定の時間が経過した後、選択されたメモリセルが
要求されるしきい値電圧（例えば、１.６Ｖ〜２.０Ｖ）
までプログラムされたかどうかを検証するためのプログ
ラム検証動作が遂行される。
【００５７】プログラム検証のための感知動作が遂行さ
れるとき、信号ＳＬＴ、ＢＬＬＶＬは論理“ロー”レベ
ルにそれぞれ維持される。選択されたメモリセルが十分
にプログラムされないと、ビットラインＢＬ１は感知動
作の結果として継続して接地電圧レベルに維持される。
このとき、選択されたビットラインＢＬ１の論理状態が
論理“ロー”レベルなので、トランジスタＭＮ１はター
ンオフされる。したがって、図８に示したように、第２
プログラムサイクル（Ｂ）のプログラム検証区間内でラ
ッチ活性化信号φＶ２がパルス形態に活性化しても、ラ
ッチ回路ＬＴ２の論理状態Ｑ２は反転されない。このラ
ッチ回路ＬＴ２によるプログラム動作及びプログラム検
証動作は選択されたメモリセルが十分にプログラムされ
るまで反復的に遂行される。
【００５８】一方、選択されたメモリセルが十分にプロ
グラムされるとき、選択されたビットラインＢＬ１は電
源電圧レベルとなり、その結果、トランジスタＭＮ１は
ターンオンされる。第２プログラムサイクル（Ｂ）のプ
ログラム検証区間内でラッチ活性化信号φＶ２がパルス
形態に活性化されると、ラッチ回路ＬＴ２のラッチ状態
は“０”から“１”に反転される。すなわち、第２プロ
グラムサイクル（Ｂ）が終了した後、ラッチ回路ＬＴ
２、ＬＴ１のラッチ状態は“００”から“１０”に変化
し、選択されたメモリセルは１.６Ｖ〜２.０Ｖのしきい
値電圧分布を有し、これを図１０（Ｃ）及び図１０
（Ｄ）に示している。
【００５９】“００”のデータに対する第３プログラム
サイクル（Ｃ）が始まると、ＮＭＯＳトランジスタＭＮ
１０は信号ＳＬＴのロー-ハイ遷移に応答してターンオ
ンされる。ＮＯＲゲートＮＯＲの入力端子が論理“ロ
ー”レベル及び論理“ハイ”レベルのラッチ状態を有す
る反転ノード／ＱＮ２、／ＱＮ１にそれぞれ接続されて
いるので、ＮＯＲゲートＮＯＲの出力は論理“ロー”レ
ベルとなる。したがって、選択されたビットラインＢＬ
１はＮＯＲゲートＮＯＲ及びＮＭＯＳトランジスタＭＮ
１０を通じて接地電圧レベルを有する。この後、選択さ
れたメモリセルが接続される選択されたワードラインに
高電圧が印加される。所定の時間が経過した後、選択さ
れたメモリセルが要求されるしきい値電圧（例えば、
２.８Ｖ〜３.２Ｖ）までプログラムされたかどうかを検
証するためのプログラム検証動作が遂行される。
【００６０】プログラム検証のための感知動作が遂行さ
れるとき、信号ＳＬＴ、ＢＬＬＶＬは論理“ロー”レベ
ルにそれぞれ維持される。選択されたメモリセルが十分
にプログラムされないと、ビットラインＢＬ１は感知動
作の結果として続けて接地電圧レベルに維持される。こ
のとき、選択されたビットラインＢＬ１の論理状態が論
理“ロー”レベルなので、トランジスタＭＮ３はターン
オフされる。したがって、図８に示したように、第３プ
ログラムサイクル（Ｃ）のプログラム検証区間内でラッ
チ活性化信号φＶ１がパルス形態に活性化しても、ラッ
チ回路ＬＴ１のラッチ状態は反転されない。このラッチ
回路ＬＴ１によるプログラム動作及びプログラム検証動
作は選択されたメモリセルが十分にプログラムされるま
で反復的に遂行される。
【００６１】選択されたメモリセルが十分にプログラム
されるとき、選択されたビットラインＢＬ１は電源電圧
レベルとなり、その結果、トランジスタＭＮ３はターン
オンされる。そして、ラッチ回路ＬＴ２のノードＱＮ２
の論理状態が以前プログラムサイクル（Ｂ）で“０”か
ら“１”に変化したので、トランジスタＭＮ４もターン
オンされる。このような状態で、第３プログラムサイク
ル（Ｃ）のプログラム検証区間内でラッチ活性化信号φ
Ｖ１がパルス形態に活性化されると、ラッチ回路ＬＴ１
のラッチ状態は“０”から“１”に反転される。つま
り、第３プログラムサイクル（Ｃ）が終了した後、図１
０（Ｃ）及び図１０（Ｄ）に示したように、ラッチ回路
ＬＴ２、ＬＴ１のラッチ状態は“１０”から“１１”に
変化され、選択されたメモリセルは２.８Ｖ〜３.２Ｖの
しきい値電圧分布を有する。
【００６２】本発明のメモリ装置はマスクＲＯＭ、ＥＰ
ＲＯＭ、ＥＥＰＲＯＭを用いて具現され、本発明による
メモリ装置はセル当たり２ビットより多くのビットが貯
蔵されるように拡張可能である。なお、本発明のメモリ
装置はメモリセルが高いしきい値電圧から低いしきい値
電圧にプログラムされる方法にも適用可能である。
【００６３】
【発明の効果】上述したように、本発明によれば、任意
の選択されたセルを消去された状態のしきい値電圧から
目標しきい値電圧にプログラムしようとするとき、選択
されたセルは消去された状態のしきい値電圧と目標しき
い値電圧との間のしきい値電圧に対応して順次にプログ
ラムされる。したがって、任意のデータ（例えば、“１
０”）に対応するしきい値電圧を経ずにプログラムする
従来技術と比較してみるとき、本発明によればプログラ
ム時間が長くなり、あるいは目標しきい値電圧の分布が
広くなることを防ぐことができる。つまり、しきい値電
圧分布間のマージンを一定に維持できる効果がある。
【図面の簡単な説明】
【図１】従来技術による不揮発性半導体メモリ装置を示
す回路図。
【図２】プログラムされたデータによるメモリセルのし
きい値電圧分布を示す図。
【図３】図１のメモリ装置のプログラム及びプログラム
検証動作に関連した信号を示すタイミング図。
【図４】プログラム及び検証動作で図１の選択されたワ
ードラインに印加される電圧を示す図。
【図５】プログラム動作で、図１によるメモリセルのプ
ログラムデータ及びしきい値電圧の変化を示す図。
【図６】プログラム動作で、図１によるメモリセルのプ
ログラムデータ及びしきい値電圧の変化を示す図。
【図７】本発明による不揮発性半導体メモリ装置の実施
の形態を示す回路図。
【図８】図７のメモリ装置のプログラム及びプログラム
検証動作に関連した信号を示すタイミング図。
【図９】プログラム動作で、図７によるメモリセルのプ
ログラムデータ及びしきい値電圧の変化を示す図。
【図１０】プログラム動作で、図７によるメモリセルの
プログラムデータ及びしきい値電圧の変化を示す図。
【符号の説明】 ＢＬ１，ＢＬ２ ビットライン ＷＬ１〜ＷＬ１６ ワードライン ＭＣ１-１〜ＭＣ１-８ メモリセル ＬＴ１，ＬＴ２ ラッチ回路 ＮＯＲ ＮＯＲゲート ＭＮ１０ ＮＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６４１

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 ビットラインと、 このビットラインに対して垂直に配列された複数本のワ
    ードラインと、 前記ビットラインと前記ワードラインの交差領域にそれ
    ぞれ配列された複数個のメモリセルと、 それぞれが対応する入出力ラインに接続され、データを
    ラッチする少なくとも２つのラッチを有する貯蔵回路
    と、 前記ラッチにラッチされたデータの論理状態によりプロ
    グラム動作で前記ビットラインをプログラム電圧及びプ
    ログラム禁止電圧のうちの一つに設定するプログラムデ
    ータ判別回路とを含むことを特徴とする不揮発性半導体
    メモリ装置。
  2. 【請求項２】 前記プログラムデータ判別回路は、ラッ
    チにそれぞれラッチされたデータの論理状態のうち少な
    くとも一つが選択されたメモリセルのプログラムを示す
    ときに前記ビットラインをプログラム電圧に設定し、前
    記ラッチにそれぞれラッチされたデータの論理状態が前
    記選択されたメモリセルのプログラム禁止を示すときに
    前記ビットラインをプログラム禁止電圧に設定すること
    を特徴とする請求項１に記載の不揮発性半導体メモリ装
    置。
  3. 【請求項３】 前記プログラムデータ判別回路は、前記
    ラッチにそれぞれラッチされたデータをそれぞれ受け入
    れる入力端子及び出力端子を有するＮＯＲゲートと、前
    記ビットラインと前記ＮＯＲゲートの出力端子との間に
    接続され、制御信号によりスイッチオン／オフされるス
    イッチトランジスタとを含んでおり、前記制御信号はプ
    ログラム動作のみで活性化されることを特徴とする請求
    項２に記載の不揮発性半導体メモリ装置。
  4. 【請求項４】 電源電圧と前記ビットラインとの間に接
    続され、プログラム検証動作で基準電圧に応答して前記
    ビットラインに一定の電流を供給する負荷トランジスタ
    と、 前記プログラム検証動作で、ラッチ活性化信号に応答し
    て前記ビットラインの電圧レベルにしたがって前記貯蔵
    回路にラッチされたデータの論理状態を反転させ、ある
    いはそのまま維持させる貯蔵制御回路とを付加的に含む
    ことを特徴とする請求項３に記載の不揮発性半導体メモ
    リ装置。
  5. 【請求項５】 前記ワードラインに対して垂直に配列さ
    れた他のビットライン及び、ビットライン選択信号に応
    答して前記ビットラインのうちいずれか一つを選択する
    ビットライン選択回路を付加的に含んでおり、選択され
    ないビットラインはプログラム及びプログラム検証動作
    で前記ビットライン選択回路により前記電源電圧にバイ
    アスされ、前記選択されたビットラインはプログラム動
    作で前記ラッチにラッチされたデータの論理状態により
    前記プログラムデータ判別回路を通じてプログラム電圧
    とプログラム禁止電圧のうちの一つに設定されることを
    特徴とする請求項４に記載の不揮発性半導体メモリ装
    置。
  6. 【請求項６】 前記プログラム電圧は接地電圧レベルを
    有し、前記プログラム禁止電圧は電源電圧レベルを有す
    ることを特徴とする請求項５に記載の不揮発性半導体メ
    モリ装置。
  7. 【請求項７】 前記ラッチにそれぞれ接続されると、前
    記ラッチにプログラムされるデータビットがローディン
    グされる前に初期化信号に応答して前記ラッチをそれぞ
    れ初期化させる初期化トランジスタを付加的に含むこと
    を特徴とする請求項６に記載の不揮発性半導体メモリ装
    置。
  8. 【請求項８】 前記ラッチにラッチされたデータビット
    は一連のプログラムサイクルで選択されたメモリセルに
    プログラムされ、前記各プログラムサイクルは前記プロ
    グラム動作及び前記プログラム検証動作で構成されるこ
    とを特徴とする請求項７に記載の不揮発性半導体メモリ
    装置。
  9. 【請求項９】 マルチステート不揮発性半導体メモリ装
    置のプログラム方法において、 選択されたメモリセルにプログラムされる複数のデータ
    ビットの情報を貯蔵回路にローディングする段階と、 前記貯蔵回路のデータビットのうち少なくとも一つが前
    記選択されたメモリセルのプログラムを示すかどうかを
    判別する段階と、 前記少なくとも一つのデータビットが前記選択されたメ
    モリセルのプログラムを示すとき、選択されたビットラ
    インをプログラム電圧に設定し、前記貯蔵回路のデータ
    ビットがすべて前記選択されたメモリセルのプログラム
    禁止を示すとき、前記ビットラインをプログラム禁止電
    圧に設定する段階とを含むことを特徴とするプログラム
    方法。
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