JP2007257829A - 半導体装置及びその動作方法 - Google Patents

Abstract

【課題】メモリセルのしきい値電圧のばらつきを減少することができ、誤動作を防止することができる不揮発性記憶回路を備えた半導体装置及びその動作方法を提供する。
【解決手段】３値以上の正数のＭ値のデータの書き込みが可能なメモリセルが行列状に複数配列されたメモリセルアレイと、メモリセルに接続され、メモリセルアレイ上を第１の方向に延在し、第２の方向に複数本配列されたワード線と、メモリセルに接続され、メモリセルアレイ上を第２の方向に延在し、第１の方向に複数本配列されたビット線と、複数本のビット線毎にそれぞれ配設された複数のセンスアンプ回路と、センスアンプ回路毎にそれぞれ配設されたラッチ回路とを備える。
【選択図】図１４

Description

本発明は、半導体装置及びその動作方法に関し、特に不揮発性記憶回路を備えた半導体装置及びこの半導体装置の動作方法に関する。

電気的に書込消去が可能な不揮発性記憶回路を備えた半導体記憶装置として、NAND型EEPROM(Electrically Erasable Programmable Read Only Memory)が知られている。図１９乃至図２３にはNAND型EEPROMのデバイス構造を、図２４にはNAND型EEPROMの回路構成を示す。

NAND型EEPROMのメモリセルアレイ１００は行列状に配列された複数のメモリセルユニット１０１により構築されている。メモリセルユニット１０１は、行方向（ロウ方向）に複数個例えば８個直列に接続されたメモリセル１０２により構成されている。一般的に、メモリセル１０２には１ビット(bit)のデータを記憶することができ、メモリセルユニット１０１には１バイト(byte)のデータを記憶することができる。

NAND型EEPROMは図２１乃至図２３に示すように半導体基板１１０（半導体チップ）の主面に配設されている。半導体基板１１０にはシリコン単結晶基板が使用されている。複数個のメモリセル１０２は、この半導体基板１１０の主面、図示しないが、実際には半導体基板１１０の主面に配設されたウエル領域に配設されている。メモリセル１０２の周囲、詳細にはゲート幅を規定する領域には素子分離絶縁膜１１１が配設されている。

このメモリセル１０２は、チャネル形成領域（半導体基板１１０又はウエル領域）と、第１のゲート絶縁膜１２１と、第１のゲート絶縁膜１２１上のフローティングゲート電極（電荷蓄積部）１２２と、フローティングゲート電極１２２上の第２のゲート絶縁膜１２３と、第２のゲート絶縁膜１２３上のコントロールゲート電極１２４と、ソース領域又はドレイン領域として使用される一対の半導体領域１２５とを備えて構成されている。すなわち、メモリセル１０２は、フローティングゲート電極１２２を有する、ｎチャネル導電型電界効果トランジスタにより構成されている。メモリセルユニット１０１において、行方向に隣接する一方のメモリセル１０２のソース領域又はドレイン領域である半導体領域１２５は、他方のメモリセル１０２のドレイン領域又はソース領域である半導体領域１２５と一体的に形成されている。メモリセル１０２のコントロールゲート電極１２４は、図１９及び図２２に示すように、列方向（カラム方向）に隣接する他のメモリセルユニット１０１のメモリセル１０２のコントロールゲート電極１２４と一体的に形成され、列方向に延在しかつ行方向に配列されたワード線１２４ＷＬを構成するようになっている。

メモリセルユニット１０１の一端側（図１９において上側、図２３において左側）のメモリセル１０２にはセル選択用トランジスタ１０５が配設されている。

メモリセルユニット１０１の他端（図１９において下側、図２３において右側）にはセル選択用トランジスタ１０６が配設されている。

セル選択用トランジスタ１０５、セル選択用トランジスタ１０６は、いずれもメモリセル１０２と同様にｎチャネル導電型電界効果トランジスタにより構成されている。すなわち、セル選択用トランジスタ１０５は、チャネル形成領域と、チャネル形成領域上のゲート絶縁膜１５１と、ゲート絶縁膜１５１上のゲート電極１５２と、ソース領域又はドレイン領域として使用される一対のｎ型半導体領域１５５とを備えて構成されている。ゲート電極１５２は、列方向に隣接する他のセル選択用トランジスタ１０５のゲート電極１５２と一体的に形成され、セル選択信号線１５２Ｓを構成するようになっている。

同様に、セル選択用トランジスタ１０６は、チャネル形成領域と、チャネル形成領域上のゲート絶縁膜１６１と、ゲート絶縁膜１６１上のゲート電極１６２と、ソース領域又はドレイン領域として使用される一対のｎ型半導体領域１６５とを備えて構成されている。ゲート電極１６２は、列方向に隣接する他のセル選択用トランジスタ１０６のゲート電極１６２と一体的に形成され、セル選択信号線１６２Ｓを構成するようになっている。

ビット線１３６は、メモリセルユニット１０１上において、ワード線１２４ＷＬと交差する行方向に延在しかつ列方向に複数本配列されている。ビット線１３６は、その下層のサブビット線１３３、接続孔配線１３１のそれぞれを通してセル選択用トランジスタ１０５の一方の半導体領域１５５に接続されている。サブビット線１３３は、層間絶縁膜１３０上の第１層目の配線層に形成されている。

ビット線１３６は、サブビット線１３３上を覆う層間絶縁膜１３５上の第２層目の配線層に形成されている。

ソース線１３４は、サブビット線１３３と同一の第１層目の配線層に形成されており、列方向に延在している。ソース線１３４は、接続孔配線１３２を通してセル選択用トランジスタ１０６の一方の半導体領域１６５に接続されている。

図２５乃至図２７にはNAND型EEPROMの他のデバイス構造を示す。なお、ここで説明するNAND型EEPROMの回路構成は図２４に示す回路構成と基本的に同一である。図２５乃至図２７に示すNAND型EEPROMは、図１９乃至図２３に示すNAND型EEPROMのサブビット線１３３を備えていない。すなわち、ビット線１３６は、層間絶縁膜１３０上の第１層目の配線層に形成され、接続孔配線１３１を通してセル選択用トランジスタ１０５の一方の半導体領域１５５に接続されている。さらに、NAND型EEPROMは、第１層目の配線層に形成されるソース線１３４は備えてなく、列方向に隣接するセル選択用トランジスタ１０６の一方の半導体領域１６５を一体的に形成したソース線１６５Ｓを備えている。

次に、上記図１９乃至図２３に示すNAND型EEPROM、図２５乃至図２７に示すNAND型EEPROMの動作を図２８を用いて説明する。

（１）まず最初に、NAND型EEPROMのメモリセルアレイ１００において、データの消去動作が行われる。消去動作は、選択されたメモリブロック全体のメモリセル１０２のデータを一括消去するものである。この消去動作においては、コントロールゲート電極１２４（ワード線１２４ＷＬ）に０Ｖが印加され、半導体基板（ウエル領域）１１０に例えば２０Ｖの高電位Ｖ_PPWが印加される。このような消去動作電圧を印加することにより、第１のゲート絶縁膜１２１にＦＮトンネル電流が流れ、フローティングゲート電極（電荷蓄積部）１２２から半導体基板１１０に電子が放出される。電子の放出により、メモリセル１０２のしきい値電圧が負になる。

（２）次に、データの書込動作が行われる（ステップ１７０Ｓ。以下、「ステップ」は省略する。）。まず１本のワード線１２４ＷＬに接続されたメモリセル１０２において、偶数番目のビット線１３６（ＢＬ２，ＢＬ４，…）に接続されたメモリセル１０２と、奇数番目のビット線１３６（ＢＬ１，ＢＬ３，…）に接続されたメモリセル１０２との２つに分けて、書込動作が行われる。例えば、選択されたワード線１２４ＷＬに接続された偶数番目の複数のメモリセル１０２に対して同時に書込動作が行われる。

メモリセル１０２に“０”データを書き込む場合、すなわちメモリセル１０２のしきい値電圧を正にシフトさせる場合、ビット線１３６に０Ｖが印加される。

メモリセル１０２に“１”データを書き込む場合、すなわちメモリセル１０２のしきい値電圧をシフトさせない場合、ビット線１３６には書込電圧Ｖ_CC、例えば３Ｖが印加される。ここで、偶数番目のビット線１３６に接続されたメモリセル１０２に対してデータを書き込む場合、奇数番目のビット線１３６には書込電圧Ｖ_CCが印加される。そして、セル選択用トランジスタ１０５に接続されたセル選択信号線１５２Ｓに書込電圧Ｖ_CC、非選択のワード線１２４ＷＬに書込電圧Ｖ_PASS例えば１０Ｖが印加される。さらに、選択されたワード線１２４ＷＬに高電位の書込電圧Ｖ_PPW例えば２０Ｖがパルスにより印加される（１７１Ｓ）。

“０”データを書き込むメモリセル１０２においては、ドレイン領域（半導体領域１２５）、チャネル形成領域、ソース領域（半導体領域１２５）に０Ｖが印加され、チャネル形成領域とコントロールゲート電極１２４との間に高電圧が印加されるので、第１のゲート絶縁膜１２１にＦＮトンネル電流が流れ、電子がフローティングゲート電極１２２に注入される。つまり、メモリセル１０２のしきい値電圧を正にシフトさせることができる。

また、“１”データを書き込むメモリセル１０２においては、セル選択用トランジスタ１０５がカットオフ状態になり、チャネル形成領域の電位は非選択のコントロールゲート電極１２４に印加された電位Ｖ_PASSとの間の容量カップリングにより上昇し、チャネル形成領域とコントロールゲート電極１２４との間に発生する電界を緩和することができる。つまり、チャネル形成領域からフローティングゲート電極１２２への電子の注入が禁止されるので、メモリセル１０２のしきい値電圧はシフトしない。

さらに、偶数番目のビット線１３６に接続されたメモリセル１０２に対してデータ書込動作を行っている時に、奇数番目のビット線１３６に接続されたメモリセル１０２のしきい値電圧は変動しない。

（３）選択されたワード線１２４ＷＬに高電位の書込電圧Ｖ_PPWが印加された後、“０”データが書き込まれたメモリセル１０２のしきい値電圧が所定の値まで到達したかどうかを検査するベリファイ読出動作を行う（１７２Ｓ）。ベリファイ読出動作においては、偶数番目のビット線１３６に読出電圧Ｖ_CC例えば３Ｖが印加され、奇数番目のビット線１３６に０Ｖが印加され、選択されたメモリセル１０２に接続されたコントロールゲート電極１２４（ワード線１２４ＷＬ）に０Ｖが印加され、他のワード線１２４ＷＬ及びセル選択信号線１５２Ｓに読出電圧Ｖ_CCが印加される。そして、このようなベリファイ読出動作電圧が印加された状態において、ビット線１３６からメモリセル１０２を通して電流が流れるかどうかの確認が行われる。電流が流れる場合には、選択されたメモリセル１０２のしきい値電圧が充分に高くなっていない、すなわち書込動作が完了していないことになる。このような場合には、再度、データの書込動作が繰り返し行われる。

また、電流が流れない場合には書込動作が完了しているので、ビット線１３６の電位０Ｖを電位Ｖ_CCに切り替え、以降のデータの書き込みを禁止し、メモリセル１０２のしきい値電圧の変動の防止が行われる。

以下、同様の手順において、選択されたワード線１２４ＷＬに接続され、偶数番目のビット線１３６に接続されたすべてのメモリセル１０２のデータの書き込みが完了するまで書込動作が繰り返し行われる（１７３Ｓ）。

（４）さらに、偶数番目のビット線１３６に接続されたメモリセル１０２のデータの書込動作と同様の手順により、奇数番目のビット線１３６に接続されたメモリセル１０２のデータの書込動作が行われる（１７５Ｓ及び１７６Ｓ）。ベリファイ読出動作（１７７Ｓ）を行った後、選択されたワード線１２４ＷＬに接続され、奇数番目のビット線１３６に接続されたすべてのメモリセル１０２のデータの書き込みが完了するまで書込動作が繰り返し行われる（１７８Ｓ）。

（５）そして、データの読出動作が行われる。読出動作はベリファイ読出動作と同様に行われる。すなわち、読出動作においては、ビット線１３６に読出電圧Ｖ_CC例えば３Ｖが印加され、選択されたメモリセル１０２に接続されたコントロールゲート電極１２４（ワード線１２４ＷＬ）に０Ｖが印加され、他のワード線１２４ＷＬ及びセル選択信号線１５２Ｓに読出電圧Ｖ_CCが印加される。そして、このような読出動作電圧が印加された状態において、ビット線１３６からメモリセル１０２を通して電流が流れるかどうかの確認が行われる。読出動作は、書込動作と同様に、偶数番目のビット線１３６に接続されたメモリセル１０２の読出動作と、奇数番目のビット線１３６に接続されたメモリセル１０２の読出動作との２回の動作に分けて行われる。偶数番目のビット線１３６に接続されたメモリセル１０２の読出動作を行う場合、奇数番目のビット線１３６には０Ｖが印加される。逆に、奇数番目のビット線１３６に接続されたメモリセル１０２の読出動作を行う場合、偶数番目のビット線１３６には０Ｖが印加される。

このように、偶数番目のビット線１３６に接続されたメモリセル１０２の読出動作と、奇数番目のビット線１３６に接続されたメモリセル１０２の読出動作とを分けて行うことにより、以下に説明するように、列方向の隣接ビット線１３６間の干渉による、データの誤読出動作を防止することができる。

データの読出動作においては、ビット線１３６を充電した後、選択されたコントロールゲート電極１２４及び選択されたワード線１２４ＷＬ以外のコントロールゲート電極１２４は活性化され、ビット線１３６の充電電位が下降するかどうかによってデータが識別されている。すなわち、ビット線１３６の充電電位が下降すれば“０”データ、下降しなければ“１”データとして認識されている。

ここで、ビット線１３６を偶数番目と奇数番目とに分けずに、すべてのビット線１３６を一括して読み出す場合を最初に考える。図２９に示すように、ビット線１３６（ＢＬ１）、ビット線１３６（ＢＬ２）、ビット線１３６（ＢＬ３）は平行に並んでおり、ビット線１３６（ＢＬ１）及びビット線１３６（ＢＬ３）に接続されたメモリセル１０２には“０”データが格納され、ビット線１３６（ＢＬ２）に接続されているメモリセル１０２には“１”データが格納されていると仮定する。

読出動作において、理想的にはビット線１３６（ＢＬ１）及びビット線１３６（ＢＬ３）の充電電位は下降し、ビット線１３６（ＢＬ２）の充電電位は下降しないはずである。隣接するビット線１３６（ＢＬ１）とビット線１３６（ＢＬ２）との間にはカップリング容量ＣBL12が存在し、隣接するビット線１３６（ＢＬ２）とビット線１３６（ＢＬ３）との間にはカップリング容量ＣBL23が存在する。このため、ビット線１３６（ＢＬ１）及びビット線１３６（ＢＬ３）の充電電位が下降すると、カップリングノイズの影響を受け、ビット線１３６（ＢＬ２）の充電電位は若干下降してしまう。するとビット線１３６（ＢＬ２）に接続されたメモリセル１０２に格納されたデータが“１”データであると誤読出動作が生じる。微細化に伴いビット線１３６間の間隔がさらに減少すれば、カップリングノイズはさらに増大し、誤書込動作がより顕著な問題になる。

このような問題点を解決可能な技術として、例えば以下の文献に記載されるようなビット線シールド技術が有効である。T.Tanaka et al., A Quick Intelligent Page-Programming Architecture and a Shielded Bitline Sensing Method for 3V-only NAND Flash memory (IEEE J.Solid-State Circuits, vol.29, no.11, pp.1366-1373, Nov.1994.)。このビット線シールド技術は、ページ読み出しを行う際に読み出しを行うビット線を１本おきとし、読み出しを行わないビット線を接地することにより、カップリングノイズを減少させることが可能である。

しかしながら、前述のNAND型EEPROMにおいては、ビット線シールド技術により、隣接するビット線１３６間に発生するカップリングノイズを減少することは可能ではあるが、さらに以下の点についての配慮がなされていなかった。

（１）NAND型EEPROMの微細化が進むと、隣接するメモリセル１０２のフローティングゲート電極（電荷蓄積部）１２２間の距離が縮まり、このフローティングゲート電極１２２間に発生するカップリング容量の影響が強くなる傾向にある。図３０に示すように、同一のメモリセルユニット１０１内において、行方向に隣接するメモリセル１０２のフローティングゲート電極１２２間にはカップリング容量Ｃ_FGRが発生する。さらに、図３１に示すように、列方向に隣接するメモリセルユニット１０１のそれぞれのメモリセル１０２のフローティングゲート電極１２２間にはカップリング容量Ｃ_FGCが発生する。

ここで、ある着目するメモリセル１０２に対して隣接するメモリセル１０２のしきい値電圧が変化すると、カップリング容量Ｃ_FGR及びＣ_FGCによる影響を受け、着目するメモリセル１０２のしきい値電圧が見かけ上変化する。例えば、隣接するメモリセル１０２のしきい値電圧が負から正へシフトすると、着目するメモリセル１０２のしきい値電圧は見かけ上つられて正の方向へシフトする。すなわち、前述のように、書込動作を偶数番目のビット線１３６に接続されたメモリセル１０２と奇数番目のビット線１３６に接続されたメモリセル１０２との２回に分けて行う場合、最初にデータが書き込まれたメモリセル１０２のしきい値電圧が、カップリング容量Ｃ_FGR及びＣ_FGCによる影響を受け、最後にデータが書き込まれたメモリセル１０２のしきい値電圧により、見かけ上、シフトしてしまう。

例えば、偶数番目のビット線１３６に接続されたメモリセル１０２に最初にデータの書込動作が行われ、ある着目したメモリセル１０２に “０”データが書き込まれたとする。この時、隣接する、奇数番目のビット線１３６に接続されたメモリセル１０２のしきい値電圧は負(消去時のしきい値電圧のまま)である。次に、着目したメモリセル１０２の両側に隣接する、奇数番目のビット線１３６に接続されたメモリセル１０２に“０”データが書き込まれる（しきい値電圧を負から正にシフトさせる）と、着目したメモリセル１０２のしきい値電圧がカップリング容量Ｃ_FGR及びＣ_FGCによる影響を受けて正の方向にシフトする。

このようなメモリセル１０２のしきい値電圧の変動は、データの書込動作後のしきい値電圧のばらつきの原因となり、NAND型EEPROMの誤動作等の原因になる。

さらに、隣接するメモリセル１０２のフローティングゲート電極１２２間の容量結合は、微細化が進むにつれ、行列方向（縦方向及び横方向）ばかりでなく、斜め方向においても問題になってきており、NAND型EEPROMの誤動作は深刻な問題になりつつある。

（２）NAND型EEPROM、AND型EEPROM等のEEPROMにおいては、１つのメモリセル当たりの記憶容量を増加させるために、多値化メモリセルの開発が進められている。多値化メモリセルは、２つのレベル（２値）に分けていたしきい値電圧を例えば４つのレベル（４値）に分け、メモリセル当たりの記憶容量を増やす技術である。因みに、２値を有するメモリセルに対して４値を有するメモリセルは、記憶容量が２倍に、又集積度が２倍になる。当然のことながら、多値化メモリセルを実現するためには、データ書込動作後のしきい値電圧のばらつきを小さくする必要がある。

しかしなから、前述のように、メモリセルの微細化に伴い、隣接するメモリセルのフローティングゲート電極間の結合容量の影響が強くなる傾向にあり、データ書込動作後のしきい値電圧のばらつきを充分に減少することができないので、多値化メモリセルを実現することが難しかった。

本発明は上記課題を解決するためになされたものである。従って、本発明の目的は、データ書込動作後のメモリセルのしきい値電圧の変動を減少することができ、しきい値電圧のばらつきを減少することができる不揮発性記憶回路を備えた半導体装置の動作方法を提供することである。

さらに、本発明の目的は、誤動作を防止することができ、電気的信頼性を向上することができる不揮発性記憶回路を備えた半導体装置を提供することである。特に、本発明の目的は、メモリセルのしきい値電圧のばらつきを減少することにより誤動作を防止することができ、電気的信頼性を向上することができる不揮発性記憶回路を備えた半導体装置を提供することである。さらに、本発明の目的は、メモリセルのしきい値電圧のばらつきを減少しつつ、ビット線に付加される寄生容量を均一化することにより誤動作を防止することができ、電気的信頼性を向上することができる不揮発性記憶回路を備えた半導体装置を提供することである。

本発明の第１の特徴は、３値以上の正数のＭ値のデータの書き込みが可能なメモリセルが行列状に複数配列されたメモリセルアレイと、メモリセルに接続され、メモリセルアレイ上を第１の方向に延在し、第２の方向に複数本配列されたワード線と、メモリセルに接続され、メモリセルアレイ上を第２の方向に延在し、第１の方向に複数本配列されたビット線と、複数本のビット線毎にそれぞれ配設された複数のセンスアンプ回路と、複数のセンスアンプ回路毎にそれぞれ配設されたラッチ回路とを有する不揮発性記憶回路を備えた半導体装置としたことである。

本発明の第２の特徴は、ビット線及びワード線に接続され、３値以上の正数のＭ値のデータの書き込みが可能なメモリセルが行列状に複数配列された不揮発性記憶回路を備え、すべてのメモリセルを初期値に設定する工程と、データの書き込み回数をＭ値−１回に分割し、予定値に達する回数において初期値に順次加算するように、選択されたメモリセルにデータの書き込みを行う工程とを備えた半導体装置の動作方法としたことである。

本発明によれば、隣接するメモリセルの電荷蓄積部間の容量結合に起因する、メモリセルのしきい値電圧の見かけ上の変動を減少することができ、しきい値電圧のばらつきを減少することができる不揮発性記憶回路を備えた半導体装置及びその動作方法を提供することができる。

次に、図面を参照して、本発明に係る不揮発性記憶回路を備えた半導体装置及びその動作方法を、本発明の実施の形態により説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

（第１の実施の形態）
本発明の第１の実施の形態は、不揮発性記憶回路としてNAND型EEPROMを備えた半導体装置及びその動作方法を説明するものである。

［NAND型EEPROMを備えた半導体装置のレイアウト構成］
図６に示すように、本発明の第１の実施の形態に係る半導体装置１は不揮発性記憶回路としてNAND型EEPROM２を備えている。NAND型EEPROM２は、メモリセルアレイ３と、メモリセルアレイ３の一端（図６中、下辺）に沿って配設されたセンスアンプ及び書込データラッチ回路４と、メモリセルアレイ３の他の一端（図６中、左辺）に沿って配設されたロウデコーダ５と、センスアンプ及び書込データラッチ回路４に接続されたカラムデコーダ６と、カラムデコーダ６に接続されたデータ入出力バッファ７と、ロウデコーダ５に接続されたアドレスバッファ８とを少なくとも備えて構築されている。

なお、本発明の第１の実施の形態に係る半導体装置１はNAND型EEPROM２だけを備えた半導体記憶装置であるが、本発明は必ずしもこのような構造に限定されない。例えば、本発明は、少なくともNAND型EEPROM２を備え、このNAND型EEPROM２と、SRAM、DRAM、ROM等の別の種類の記憶回路、論理回路、中央演算処理ユニット（CPU）等の回路とを同一半導体チップ上に集積化するようにしてもよい。

［NAND型EEPROMのメモリセルアレイの回路構成］
図５に示すように、NAND型EEPROM２のメモリセルアレイ３は、複数のメモリセルユニット３０を第２の方向（図中、上下方向。行方向又はロウ方向）及び第２の方向と交差する第１の方向（図中、横方向。列方向又はカラム方向）に配列して構築されている。

本発明の第１の実施の形態において、メモリセルユニット（又はメモリセルブロック）３０は、第２の方向に隣接する複数個例えば８個のメモリセルＭを電気的に直列に接続することにより構成されている。具体的には、メモリセルユニット３０（１）は、合計８個のメモリセルＭ₁₁〜Ｍ₁₈の直列接続により構成されている。同様に、メモリセルユニット３０（２）はメモリセルＭ₂₁〜Ｍ₂₈の直列接続により、メモリセルユニット３０（３）はメモリセルＭ₃₁〜Ｍ₃₈の直列接続により、メモリセルユニット３０（４）はメモリセルＭ₄₁〜Ｍ₄₈の直列接続によりそれぞれ構成されている。

メモリセルＭは、フローティングゲート電極（電荷蓄積部）及びコントロールゲート電極を有するｎチャネル導電型の絶縁ゲート型電界効果トランジスタ（IGFET：Insulated Gate Field Effect Transistor）で構成され、１トランジスタ構造である。ここで、IGFETとは、MOSFET（Metal Oxide Semiconductor Field Effect Transistor）、MISFET（Metal Insulator Semiconductor Field Effect Transistor）等を少なくとも含む意味で使用される。

そして、本発明の第１の実施の形態に係るNAND型EEPROM２においては、第１の方向に配列されたメモリセルＭ₁₁（又はＭ₁₂〜Ｍ₁₈）、Ｍ₂₁（又はＭ₂₂〜Ｍ₂₈）、Ｍ₃₁（又はＭ₃₂〜Ｍ₃₈）及びＭ₄₁（又はＭ₄₂〜Ｍ₄₈）と、メモリセルＭ₁₁上を第２の方向に延在し、メモリセルＭ₂₁に接続されたビット線ＢＬ１と、メモリセルＭ₂₁上を第２の方向に延在し、メモリセルＭ₁₁に接続されたビット線ＢＬ２と、メモリセルＭ₃₁上を第２の方向に延在し、メモリセルＭ₃₁に接続されたビット線ＢＬ３と、メモリセルＭ₄₁上を第２の方向に延在し、メモリセルＭ₄₁に接続されたビット線ＢＬ４とを備えて構成されている。

すなわち、メモリセルユニット３０（１）の図中上側の一端はセル選択用トランジスタＳ₁₁を通してビット線ＢＬ２に接続され、図中下側の他端はセル選択用トランジスタＳ₁₂を通してソース線ＳＬに接続されている。メモリセルユニット３０（２）の一端はセル選択用トランジスタＳ₂₁を通してビット線ＢＬ１に接続され、他端はセル選択用トランジスタＳ₂₂を通してソース線ＳＬに接続されている。つまり、ビット線ＢＬ１とメモリセルユニット３０（２）との間、ビット線ＢＬ２とメモリセルユニット３０（１）との間がツイスト状に接続されている。一方、メモリセルユニット３０（３）の一端はセル選択用トランジスタＳ₃₁を通してビット線ＢＬ３に接続され、他端はセル選択用トランジスタＳ32を通してソース線ＳＬに接続されている。メモリセルユニット３０（４）の一端はセル選択用トランジスタＳ₄₁を通してビット線ＢＬ４に接続され、他端はセル選択用トランジスタＳ₄₂を通してソース線ＳＬに接続されている。つまり、ビット線ＢＬ３とメモリセルユニット３０（３）との間、ビット線ＢＬ４とメモリセルユニット３０（４）との間はストレートに接続されている。

ビット線ＢＬ１は、メモリセルユニット３０（１）上すなわちメモリセルＭ₁₁〜Ｍ₁₈上に配設され、第２の方向に延在している。同様に、ビット線ＢＬ２は、メモリセルユニット３０（２）上すなわちメモリセルＭ₂₁〜Ｍ₂₈上に配設され、第２の方向に延在している。ビット線ＢＬ３は、メモリセルユニット３０（３）上すなわちメモリセルＭ₃₁〜Ｍ₃₈上に配設され、第２の方向に延在している。ビット線ＢＬ４は、メモリセルユニット３０（４）上すなわちメモリセルＭ₄₁〜Ｍ₄₈上に配設され、第２の方向に延在している。

ワード線ＷＬは、第１の方向に配列されたメモリセルＭのコントロールゲート電極に電気的に接続され、これらのメモリセルＭ上を第１の方向に延在し、第２の方向に複数本例えば８本配列されている。具体的には、ワード線ＷＬ１は、メモリセルユニット３０（１）〜３０（４）のメモリセルＭ₁₁〜Ｍ₄₁のそれぞれに接続され、これらのメモリセルＭ₁₁〜Ｍ₄₁上を延在している。以下、ワード線ＷＬ２〜ＷＬ７についても同様の構成になっており、最終段のワード線ＷＬ８は、メモリセルユニット３０（１）〜３０（４）のメモリセルＭ₁₈〜Ｍ₄₈のそれぞれに接続され、これらのメモリセルＭ₁₈〜Ｍ₄₈上を延在している。

セル選択用トランジスタＳ₁₁〜Ｓ₁₄のゲート電極にはセル選択信号線ＳＧ１が電気的に接続されている。同様に、セル選択用トランジスタＳ₂₁〜Ｓ₂₄のゲート電極にはセル選択信号線ＳＧ２が電気的に接続されている。セル選択信号線ＳＧ１、ＳＧ２はいずれもワード線ＷＬと同様に第１の方向に延在している。また、ソース線ＳＬはワード線ＷＬと同様に第１の方向に延在している。

メモリセルアレイ３においては、このような４個のメモリセルユニット３０（１）〜３０（４）及び４本のビット線ＢＬ１〜ＢＬ４を含むパターンは繰り返しパターンの基本単位（最小単位）である。このような基本単位のパターンが、第１の方向に繰り返し配列され、第２の方向においてはビット線ＢＬとセル選択用トランジスタＳ₁₁〜Ｓ₁₄との接続部、ソース線ＳＬとセル選択用トランジスタＳ₂₁〜Ｓ₂₄との接続部のそれぞれを中心として線対称で繰り返し配列されることにより、メモリセルアレイ３が構築されている。

［NAND型EEPROMのデバイス構造］
NAND型EEPROM２を備えた半導体装置１は、図１乃至図４、特に図３及び図４に示すように、半導体基板４０（半導体チップ）の主面に配設されている。半導体基板４０には例えばｎ型シリコン単結晶基板が使用されている。複数のメモリセルＭが配列されたメモリセルアレイ３は、この半導体基板４０の主面部に形成されたｐ型ウエル領域４１に配設されている。メモリセルＭの周囲、詳細にはゲート幅を規定する領域には素子分離絶縁膜４２が配設されている。素子分離絶縁膜４２には例えばシリコン酸化膜を実用的に使用することができる。

メモリセルＭは、チャネル形成領域として使用されるウエル領域４１と、第１のゲート絶縁膜４５と、第１のゲート絶縁膜４５上のフローティングゲート電極（電荷蓄積部）４６と、フローティングゲート電極４６上の第２のゲート絶縁膜４７と、第２のゲート絶縁膜４７上のコントロールゲート電極４８と、ソース領域又はドレイン領域として使用される一対のｎ型半導体領域４９とを備えて構成されている。

第１のゲート絶縁膜４５には、例えばシリコン酸化膜、オキシナイトライド膜等の単層膜やそれらの複合膜を実用的に使用することができる。第２のゲート絶縁膜４７には、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を重ねた複合膜を実用的に使用することができる。フローティングゲート電極４６には、例えばシリコン多結晶膜を実用的に使用することができる。コントロールゲート電極４８には、例えばシリコン多結晶膜、高融点シリサイド膜、高融点金属膜の単層膜、又はシリコン多結晶膜上に高融点シリサイド膜若しくは高融点金属膜を積層した複合膜を実用的に使用することができる。

メモリセルユニット３０において、第２の方向（図１及び図２中上下方向、図３中横方向）に隣接する一方のメモリセルＭのソース領域又はドレイン領域である半導体領域４９は、他方のメモリセルＭのドレイン領域又はソース領域である半導体領域４９と一体的に形成されている。メモリセルＭのコントロールゲート電極４８は、図１及び図２に示すように、第１の方向に隣接する他のメモリセルユニット３０のメモリセルＭのコントロールゲート電極４８と一体的に形成され、列方向に延在しかつ行方向に配列されたワード線４８ＷＬを構成するようになっている。

セル選択用トランジスタＳ₁₁〜Ｓ₁₄は、チャネル形成領域として使用されるウエル領域４１と、チャネル形成領域上のゲート絶縁膜５１と、ゲート絶縁膜５１上のゲート電極５２と、ソース領域又はドレイン領域として使用される一対のｎ型半導体領域５３とを備えて構成されている。第１の方向に隣接するセル選択用トランジスタＳ₁₁〜Ｓ₁₄のそれぞれのゲート電極５２は一体的に形成され、セル選択信号線５２ＳＧ１を構成するようになっている。

同様に、セル選択用トランジスタＳ₂₁〜Ｓ₂₄は、チャネル形成領域として使用されるウエル領域４１と、チャネル形成領域上のゲート絶縁膜５５と、ゲート絶縁膜５５上のゲート電極５６と、ソース領域又はドレイン領域として使用される一対のｎ型半導体領域５７とを備えて構成されている。第１の方向に隣接するセル選択用トランジスタＳ₂₁〜Ｓ₂₄のそれぞれのゲート電極５６は一体的に形成され、セル選択信号線５６ＳＧ２を構成するようになっている。

ビット線６６は、層間絶縁膜６４上に第２層目の配線として形成され、層間絶縁膜６０上に第１層目の配線として形成されたサブビット線６３を通してセル選択用トランジスタＳ₁の半導体領域５３に接続されている。ビット線６６とサブビット線６３との間は、層間絶縁膜６４に形成された接続孔６５を通して接続されている。サブビット線６３と半導体領域５３との間は、層間絶縁膜６０に形成された接続孔６１内に埋設された接続孔配線（プラグ）６２を通して接続されている。ビット線６６、サブビット線６３には、例えばアルミニウム膜、アルミニウム合金（Al-Si、Al-Cu、Al-Cu-Si等）膜、銅膜等を実用的に使用することができる。

必ずしもここで説明するような形状に限定されるものではないが、ビット線６６（ＢＬ１）とメモリセルユニット３０（２）との間の接続には、図１及び図２に示すように、メモリセルユニット３０（１）上からメモリセルユニット３０（２）上に第１の方向に延び、メモリセルユニット３０（２）上において第２の方向に折れ曲がる、平面逆Ｌ字形状のサブビット線６３（１−２）が使用されている。ビット線６６（ＢＬ２）とメモリセルユニット３０（１）との間の接続には、メモリセルユニット３０（２）上からメモリセルユニット３０（１）上に第１の方向に延び、メモリセルユニット３０（１）上において第２の方向に折れ曲がる、平面Ｌ字形状のサブビット線６３（２−１）が使用されている。一方、ビット線６６（ＢＬ３）とメモリセルユニット３０（３）との間の接続には、メモリセルユニット３０（３）上において第２の方向に延びる、平面Ｉ形状のサブビット線６３（３）が使用されている。同様に、ビット線６６（ＢＬ４）とメモリセルユニット３０（４）との間の接続には、メモリセルユニット３０（４）上において第２の方向に延びる、平面Ｉ形状のサブビット線６３（４）が使用されている。これらのサブビット線６３は、ビット線６６とセル選択用トランジスタＳ₁の半導体領域５３との間を電気的に接続するとともに、この接続部のレイアウトルールを緩和し、さらに前述のようにツイスト状の接続構造を実現することができる。さらに、サブビット線６３は、ソース線６３ＳＬと同一配線層に配設されているので、特に製造工程を増加することなく、配線層のマスクパターンを変更するだけで容易に形成することができる。

ソース線６３ＳＬは、層間絶縁膜６０に形成された接続孔６１内に埋設された接続孔配線６２を通してセル選択用トランジスタＳ₂の半導体領域５７に接続されている。

ワード線４８ＷＬ（４８ＷＬ１〜４８ＷＬ８）は、第１の方向に隣接するメモリセルユニット３０（１）〜３０（４）のそれぞれのメモリセルＭのコントロールゲート電極４８を一体に形成することにより構成されている。

［NAND型EEPROMの動作］
次に、NAND型EEPROM２の動作を、図１乃至図５及び図７を用いて説明する。

（１）まず最初に、NAND型EEPROM２のメモリセルアレイ３において、データの消去動作が行われる。消去動作は、選択されたメモリブロック全体のメモリセルＭのデータを一括消去するものである。この消去動作においては、コントロールゲート電極４８（ワード線４８ＷＬ１〜４８ＷＬ８）に０Ｖが印加され、ウエル領域４１に例えば２０Ｖの高電位Ｖ_PPWが印加される。このような消去動作電圧を印加することにより、第１のゲート絶縁膜４５にＦＮトンネル電流が流れ、フローティングゲート電極（電荷蓄積部）４６からウエル領域４１に電子が放出される。電子の放出により、すべてのメモリセルＭ（Ｍ₁₁〜Ｍ₁₈、Ｍ₂₁〜Ｍ₂₈、Ｍ₃₁〜Ｍ₃₈、Ｍ₄₁〜Ｍ₄₈、）のしきい値電圧が負になる。

（２）次に、データの書込動作が行われる（７０Ｓ）。まず１本のワード線４８ＷＬに接続されたメモリセルＭにおいて、偶数番目のビット線６６（ＢＬ２及びＢＬ４）に接続されたメモリセルＭ（例えばＭ₁₁、Ｍ₄₁）と、奇数番目のビット線６６（ＢＬ１及びＢＬ３）に接続されたメモリセルＭ（例えばＭ₂₁、Ｍ₃₁）との２つに分けて、書込動作が行われる。ここで、ビット線６６を偶数番目と奇数番目とに分けて書込動作を行う理由は、隣接するビット線６６間のカップリングノイズに起因する干渉を減少し、誤読出動作の発生を防止するためである。

例えば、選択されたワード線４８ＷＬに接続され、偶数番目のビット線６６（ＢＬ２及びＢＬ４）に接続された複数のメモリセルＭ（例えばＭ₁₁、Ｍ₄₁）に対して同時に書込動作が行われる。

メモリセルＭに“０”データを書き込む場合、すなわちメモリセルＭのしきい値電圧を正にシフトさせる場合、選択されたビット線６６に０Ｖが印加される。

メモリセルＭに“１”データを書き込む場合、すなわちメモリセルＭのしきい値電圧をシフトさせない場合、選択されたビット線６６には書込電圧Ｖ_CC、例えば３Ｖが印加される。ここで、偶数番目のビット線６６に接続されたメモリセルＭに対してデータを書き込む場合、奇数番目のビット線６６には書込電圧Ｖ_CCが印加される。そして、セル選択用トランジスタＳ₁₁〜Ｓ₁₄に接続されたセル選択信号線５２ＳＧ１に書込電圧Ｖ_CC、非選択のワード線４８ＷＬに書込電圧Ｖ_PASS例えば１０Ｖが印加される。さらに、選択されたワード線４８ＷＬに高電位の書込電圧Ｖ_PPW例えば２０Ｖがパルスにより印加される（７１Ｓ）。

“０”データを書き込むメモリセルＭにおいては、ドレイン領域（半導体領域４９）、チャネル形成領域、ソース領域（半導体領域４９）に０Ｖが印加され、チャネル形成領域とコントロールゲート電極４８との間に高電圧が印加されるので、第１のゲート絶縁膜４５にＦＮトンネル電流が流れ、電子がフローティングゲート電極４６に注入される。つまり、メモリセルＭのしきい値電圧を正にシフトさせることができる。

また、“１”データを書き込むメモリセルＭにおいては、セル選択用トランジスタＳ₁₁〜Ｓ₁₄がカットオフ状態になり、チャネル形成領域の電位は非選択のコントロールゲート電極４８に印加された電位Ｖ_PASSとの間の容量カップリングにより上昇し、チャネル形成領域とコントロールゲート電極４８との間に発生する電界を緩和することができる。つまり、チャネル形成領域からフローティングゲート電極４６への電子の注入が禁止されるので、メモリセルＭのしきい値電圧はシフトしない。

さらに、偶数番目のビット線６６（ＢＬ２、ＢＬ４）に接続されたメモリセルＭに対してデータ書込動作を行っている時に、奇数番目のビット線６６（ＢＬ１、ＢＬ３）に接続されたメモリセルＭのしきい値電圧は変動しない。

（３）選択されたワード線４８ＷＬに高電位の書込電圧Ｖ_PPWが印加された後、“０”データが書き込まれたメモリセルＭのしきい値電圧が所定の値まで到達したかどうかを検査するベリファイ読出動作を行う（７２Ｓ）。ベリファイ読出動作においては、偶数番目のビット線６６に読出電圧Ｖ_CC例えば３Ｖが印加され、奇数番目のビット線６６に０Ｖが印加され、選択されたメモリセルＭに接続されたコントロールゲート電極４８（ワード線４８ＷＬ）に０Ｖが印加され、他のワード線４８ＷＬ及びセル選択信号線５２ＳＧ１に読出電圧Ｖ_CCが印加される。そして、このようなベリファイ読出動作電圧が印加された状態において、ビット線６６からメモリセルＭを通して電流が流れるかどうかの確認が行われる。電流が流れる場合には、選択されたメモリセルＭのしきい値電圧が充分に高くなっていない、すなわち書込動作が完了していないことになる。このような場合には、再度、データの書込動作が繰り返し行われる。

また、電流が流れない場合には書込動作が完了しているので、ビット線６６の電位０Ｖを電位Ｖ_CCに切り替え、以降のデータの書き込みを禁止し、メモリセルＭのしきい値電圧の変動の防止が行われる。

以下、同様の手順において、選択されたワード線４８ＷＬに接続され、偶数番目のビット線６６に接続されたすべてのメモリセルＭのデータの書き込みが完了するまで書込動作が繰り返し行われる（７３Ｓ）。

（４）さらに、偶数番目のビット線６６に接続されたメモリセルＭのデータの書込動作と同様の手順により、奇数番目のビット線６６に接続されたメモリセルＭのデータの書込動作が行われる（７５Ｓ及び７６Ｓ）。

（５）偶数番目のビット線６６に接続されたメモリセルＭに書き込まれたデータのベリファイ読出動作と同様な手順により、奇数番目のビット線６６に接続されたメモリセルＭに書き込まれたデータのベリファイ読出動作を行う（７７Ｓ）。

ベリファイ読出動作は、すべてのメモリセルＭのデータの書き込みが完了するまで繰り返し行われる（７８Ｓ）。

（６）そして、データの読出動作が行われる。読出動作はベリファイ読出動作と同様に行われる。すなわち、読出動作においては、ビット線６６に読出電圧Ｖ_CC例えば３Ｖが印加され、選択されたメモリセルＭに接続されたコントロールゲート電極４８（ワード線４８ＷＬ）に０Ｖが印加され、選択されていないワード線４８ＷＬ及びセル選択信号線５２ＳＧ１に読出電圧Ｖ_CCが印加される。そして、このような読出動作電圧が印加された状態において、ビット線６６からメモリセルＭを通して電流が流れるかどうかの確認が行われる。読出動作は、書込動作と同様に、偶数番目のビット線６６（ＢＬ２、ＢＬ４）に接続されたメモリセルＭ（例えばＭ₁₁、Ｍ₁₄）の読出動作と、奇数番目のビット線６６（ＢＬ１、ＢＬ３）に接続されたメモリセルＭ（例えばＭ₂₁、Ｍ₃₄）の読出動作との２回の動作に分けて行われる。偶数番目のビット線６６に接続されたメモリセルＭの読出動作を行う場合、奇数番目のビット線６６には０Ｖが印加される。逆に、奇数番目のビット線６６に接続されたメモリセルＭの読出動作を行う場合、偶数番目のビット線６６には０Ｖが印加される。

このように構成される本発明の第１の実施の形態に係るNAND型EEPROM２を備えた半導体装置１及びその動作方法においては、奇数番目のビット線６６（ＢＬ１）がメモリセルユニット３０（２）のメモリセルＭ₂₁〜Ｍ₂₈に接続され、奇数番目のビット線６６（ＢＬ３）がメモリセルユニット３０（３）のメモリセルＭ₃₁〜Ｍ₃₈に接続されているので、ベリファイ読出動作及び通常の読出動作がこれらのメモリセルＭ₂₁〜Ｍ₂₈及びＭ₃₁〜Ｍ₃₈に対して同時に行われる。同様に、偶数番目のビット線６６（ＢＬ２）がメモリセルユニット３０（１）のメモリセルＭ₁₁〜Ｍ₁₈に接続され、偶数番目のビット線６６（ＢＬ４）がメモリセルユニット３０（４）のメモリセルＭ₄₁〜Ｍ₄₈に接続されているので、ベリファイ読出動作及び通常の読出動作がこれらのメモリセルＭ₁₁〜Ｍ₁₈及びＭ₄₁〜Ｍ₄₈に対して同時に行われる。この結果、隣接するメモリセルＭのフローティングゲート電極（電荷蓄積部）４６間のカップリングノイズによるしきい値電圧の変動を減少することができる。

例えば、前述の図２４に示すNAND型EEPROMにおいては、ベリファイ読出動作又は通常の読出動作において、着目するメモリセル１０２に隣接する他のメモリセル１０２のフローティングゲート電極（電荷蓄積部）１２２に蓄積された電荷量が異なることによってしきい値電圧に変動が生じる。つまり、ビット線１３６の1本おきの配列に対応するメモリセル１０２毎に書込動作を行うために、素子分離領域１１１を挟んで両側に隣接するメモリセル１０２の影響を受ける。具体的には、図２４に示す偶数番目のメモリセル１０２（Ｍ22）に先にデータを書き込む場合、第２番目のメモリセルユニット１０１と第４番目のメモリセルユニット１０１に対して同時に書込動作が行われる。メモリセルＭ₂₂に着目すると、それよりも後から書き込まれるメモリセルＭ₁₂およびメモリセルＭ₃₂の影響を受けてしまう。また斜め方向に隣接するメモリセルＭ₁₁、Ｍ₁₃、Ｍ₃₁、Ｍ₃₃の影響も受ける。

本発明の第１の実施の形態に係るNAND型EEPROM２を備えた半導体装置１及びその動作方法においては、図５に示すように、メモリセルＭ₂₂）にデータを書き込む場合には、奇数番目のビット線６６（ＢＬ１及びＢＬ３）に接続された第２番目のメモリセルユニット３０（２）及び第３番目のメモリセルユニット３０（３）に対して同時に書込動作が行われる。つまり、着目するメモリセルＭ₂₂とこのメモリセルＭ₂₂に隣接するメモリセルＭ₃₂にも同時に書込動作が行われる。従って、ベリファイ読出動作時及び通常の読出動作時において、メモリセルＭ₂₂は、第１の方向の一方に隣接するメモリセルＭ₃₂の影響をほとんど受けなくなり、第１の方向の他方に隣接するメモリセルＭ₁₂の影響のみとなる。すなわち、メモリセルＭ₂₂のカップリングノイズの影響を減少することができるので、メモリセルＭ₂₂のしきい値電圧の見かけ上の変動を抑制することができ、しきい値電圧のばらつきを減少することができる。さらに、NAND型EEPROM２の誤読出動作をなくすことができる。

なお、本発明の第１の実施の形態に係るNAND型EEPROM２の動作方法おいて、ベリファイ読出動作は、偶数番目のビット線６６（ＢＬ２、ＢＬ４）に接続されたメモリセルＭのみ、又は奇数番目のビット線６６（ＢＬ１、ＢＬ３）に接続されたメモリセルＭのみ、行うようにしてもよい。また、ベリファイ読出動作において、偶数番目のビット線６６（ＢＬ２、ＢＬ４）に接続されたメモリセルＭと、奇数番目のビット線６６（ＢＬ１、ＢＬ３）に接続されたメモリセルＭとの読出順序は特に規定されるものではなく、前者のメモリセルＭのベリファイ読出動作を行った後に後者のメモリセルＭのベリファイ読出動作を行っても、又その逆であってもよい。

（第２の実施の形態）
本発明の第２の実施の形態は、本発明の第１の実施の形態に係る半導体装置１及びその動作方法において、書込動作方式を代えた例を説明するものである。

［半導体装置のデバイス構造］
本発明の第２の実施の形態に係るNAND型EEPROM２を備えた半導体装置１の基本的な構造は、本発明の第１の実施の形態に係るNAND型EEPROM２を備えた半導体装置１と同一であり、特に図示しないが、中間電圧Ｖｍの電源発生回路を備えている。なお、この電源発生回路は、必ずしも半導体装置１に内蔵する必要はなく、外部電源発生回路から半導体装置１に供給するようにしてもよい。

［NAND型EEPROMの動作］
次に、NAND型EEPROM２の動作を、前述の図１乃至図５及び図７を用いて説明する。

（１）本発明の第１の実施の形態に係るNAND型EEPROM２の動作方法と同様に、まず最初に、NAND型EEPROM２のメモリセルアレイ３において、データの消去動作が行われる。

（２）次に、データの書込動作が行われる（７０Ｓ）。まず１本のワード線４８ＷＬに接続されたメモリセルＭにおいて、偶数番目のビット線６６（ＢＬ２及びＢＬ４）に接続されたメモリセルＭ（例えばＭ₁₁、Ｍ₄₁）と、奇数番目のビット線６６（ＢＬ１及びＢＬ３）に接続されたメモリセルＭ（例えばＭ₂₁、Ｍ₃₁）との２つに分けて、書込動作が行われる。この理由は前述と同様である。

例えば、選択されたワード線４８ＷＬに接続され、偶数番目のビット線６６（ＢＬ２及びＢＬ４）に接続された複数のメモリセルＭ（例えばＭ₁₁、Ｍ₄₁）に対して同時に書込動作が行われる。

メモリセルＭに“０”データを書き込む場合、すなわちメモリセルＭのしきい値電圧を正にシフトさせる場合、選択されたビット線６６に０Ｖが印加される。

メモリセルＭに“１”データを書き込む場合、すなわちメモリセルＭのしきい値電圧をシフトさせない場合、選択されたビット線６６には中間電圧Ｖｍ、例えば８Ｖが印加される。ここで、中間電圧Ｖｍは、前述のように半導体装置１に内蔵された電源発生回路又は外部電源発生回路から供給される。

偶数番目のビット線６６に接続されたメモリセルＭに対してデータを書き込む場合、奇数番目のビット線６６には中間電圧Ｖｍが印加される。そして、セル選択用トランジスタＳ₁₁〜Ｓ₁₄に接続されたセル選択信号線５２ＳＧ１に中間電圧Ｖｍ、非選択のワード線４８ＷＬに中間電圧Ｖｍが印加される。さらに、選択されたワード線４８ＷＬに高電位の書込電圧Ｖ_PPW例えば２０Ｖがパルスにより印加される（７１Ｓ）。

“０”データを書き込むメモリセルＭにおいては、ドレイン領域（半導体領域４９）、チャネル形成領域、ソース領域（半導体領域４９）に０Ｖが印加され、チャネル形成領域とコントロールゲート電極４８との間に高電圧が印加されるので、第１のゲート絶縁膜４５にＦＮトンネル電流が流れ、電子がフローティングゲート電極４６に注入される。つまり、メモリセルＭのしきい値電圧を正にシフトさせることができる。

また、“１”データを書き込むメモリセルＭにおいては、ドレイン領域（半導体領域４９）、チャネル形成領域、ソース領域（半導体領域４９）に中間電圧Ｖｍが印加され、チャネル形成領域とコントロールゲート電極４８との間の電位差が“０”データを書き込むメモリセルＭに比べて小さくなるので、チャネル形成領域からフローティングゲート電極４６への電子の注入が禁止され、メモリセルＭのしきい値電圧はシフトしない。

さらに、偶数番目のビット線６６（ＢＬ２、ＢＬ４）に接続されたメモリセルＭに対してデータ書込動作を行っている時に、奇数番目のビット線６６（ＢＬ１、ＢＬ３）に接続されたメモリセルＭのしきい値電圧は変動しない。

（３）さらに、偶数番目のビット線６６に接続されたメモリセルＭのデータの書込動作と同様の手順により、奇数番目のビット線６６に接続されたメモリセルＭのデータの書込動作が行われる。

（４）そして、本発明の第１の実施の形態に係るNAND型EEPROM２の動作と同様に、ベリファイ読出動作を行う（７２Ｓ）。ベリファイ読出動作は、データの書込動作が完了するまで繰り返し行われる。

（５）本発明の第１の実施の形態に係るNAND型EEPROM２の動作と同様に、データの読出動作が行われる。

このように構成される本発明の第２の実施の形態に係るNAND型EEPROM２を備えた半導体装置１及びその動作方法においては、書込動作中に中間電位Ｖｍを使用することが異なるが、基本的には本発明の第１の実施の形態に係るNAND型EEPROM２を備えた半導体装置１及びその動作方法により得られる効果と同様の効果を得ることができる。

（第３の実施の形態）
本発明の第３の実施の形態は、大容量メモリとしてのAND型EEPROMを備えた半導体装置及びその動作方法を説明するものである。

［AND型EEPROMのメモリセルアレイの回路構成］
本発明の第３の実施の形態に係る半導体装置１には、図８に示すようなAND型EEPROMを備えている。このAND型EEPROMのメモリセルアレイ３は、複数のメモリセルユニット３１を第１の方向及び第２の方向に配列して構築されている。

本発明の第３の実施の形態において、メモリセルユニット３１は、第２の方向に隣接する複数個例えば４個のメモリセルＭを電気的に並列に接続することにより構成されている。具体的には、メモリセルユニット３１（１）は、合計４個のメモリセルＭ₁₁〜Ｍ₁₄の並列接続により構成されている。同様に、メモリセルユニット３１（２）はメモリセルＭ₂₁〜Ｍ₂₄の並列接続により、メモリセルユニット３１（３）はメモリセルＭ₃₁〜Ｍ₃₄の並列接続により、メモリセルユニット３１（４）はメモリセルＭ₄₁〜Ｍ₄₄の並列接続によりそれぞれ構成されている。

メモリセルＭは、本発明の第１の実施の形態に係るNAND型EEPROM２のメモリセルＭと同様に、フローティングゲート電極（電荷蓄積部）及びコントロールゲート電極を有するｎチャネル導電型IGFETで構成され、１トランジスタ構造である。

そして、本発明の第３の実施の形態に係るAND型EEPROMにおいては、第１の方向に配列されたメモリセルＭ₁₁（又はＭ₁₂〜Ｍ₁₄）、Ｍ₂₁（又はＭ₂₂〜Ｍ₂₄）、Ｍ₃₁（又はＭ₃₂〜Ｍ₃₄）及びＭ₄₁（又はＭ₄₂〜Ｍ₄₄）と、メモリセルＭ₁₁上を第２の方向に延在し、メモリセルＭ₂₁に接続されたビット線ＢＬ１と、メモリセルＭ₂₁上を第２の方向に延在し、メモリセルＭ₁₁に接続されたビット線ＢＬ２と、メモリセルＭ₃₁上を第２の方向に延在し、メモリセルＭ₃₁に接続されたビット線ＢＬ３と、メモリセルＭ₄₁上を第２の方向に延在し、メモリセルＭ₄₁に接続されたビット線ＢＬ４とを備えて構成されている。

すなわち、メモリセルユニット３１（１）の一端はセル選択用トランジスタＳ₁₁を通してビット線ＢＬ２に接続され、他端はセル選択用トランジスタＳ₁₂を通してソース線ＳＬに接続されている。メモリセルユニット３１（２）の一端はセル選択用トランジスタＳ₂₁を通してビット線ＢＬ１に接続され、他端はセル選択用トランジスタＳ₂₂を通してソース線ＳＬに接続されている。つまり、ビット線ＢＬ１とメモリセルユニット３１（２）との間、ビット線ＢＬ２とメモリセルユニット３１（１）との間がツイスト状に接続されている。一方、メモリセルユニット３１（３）の一端はセル選択用トランジスタＳ₃₁を通してビット線ＢＬ３に接続され、他端はセル選択用トランジスタＳ₃₂を通してソース線ＳＬに接続されている。メモリセルユニット３１（４）の一端はセル選択用トランジスタＳ₄₁を通してビット線ＢＬ４に接続され、他端はセル選択用トランジスタＳ₄₂を通してソース線ＳＬに接続されている。つまり、ビット線ＢＬ３とメモリセルユニット３１（３）との間、ビット線ＢＬ４とメモリセルユニット３１（４）との間はストレートに接続されている。

ビット線ＢＬ１は、メモリセルユニット３１（１）に配設され、第２の方向に延在している。同様に、ビット線ＢＬ２は、メモリセルユニット３１（２）上に配設され、第２の方向に延在している。ビット線ＢＬ３は、メモリセルユニット３１（３）上に配設され、第２の方向に延在している。ビット線ＢＬ４は、メモリセルユニット３１（４）上に配設され、第２の方向に延在している。

ワード線ＷＬは、第１の方向に配列されたメモリセルＭのコントロールゲート電極に電気的に接続され、これらのメモリセルＭ上を第１の方向に延在し、第２の方向に複数本例えば４本配列されている。

セル選択用トランジスタＳ₁₁〜Ｓ₁₄のゲート電極にはセル選択信号線ＳＧ１が電気的に接続されている。同様に、セル選択用トランジスタＳ₂₁〜Ｓ₂₄のゲート電極にはセル選択信号線ＳＧ２が電気的に接続されている。セル選択信号線ＳＧ１、ＳＧ２はいずれもワード線ＷＬと同様に第１の方向に延在している。また、ソース線ＳＬはワード線ＷＬと同様に第１の方向に延在している。

メモリセルアレイ３においては、このような４個のメモリセルユニット３１（１）〜３１（４）及び４本のビット線ＢＬ１〜ＢＬ４を含むパターンは繰り返しパターンの基本単位（最小単位）である。このような基本単位のパターンが、第１の方向に繰り返し配列され、第２の方向においてはビット線ＢＬとセル選択用トランジスタＳ₁₁〜Ｓ₁₄との接続部、ソース線ＳＬとセル選択用トランジスタＳ₂₁〜Ｓ₂₄との接続部のそれぞれを中心として線対称で繰り返し配列されることにより、メモリセルアレイ３が構築されている。

なお、本発明の第３の実施の形態に係るAND型EEPROMの動作は、本発明の第１
の実施の形態に係るNAND型EEPROM２の動作と基本的には同一であるので、ここでの説明は省略する。

このように構成される本発明の第３の実施の形態に係るAND型EEPROMを備えた半導体装置１及びその動作方法においては、本発明の第１の実施の形態に係るNAND型EEPROM２を備えた半導体装置１及びその動作方法により得られる効果と同等の効果を得ることができる。

（第４の実施の形態）
本発明の第４の実施の形態は、バイト単位又はページ単位のデータ書き換え、データの読出動作速度の高速化等を簡易に実現可能な、３トランジスタ構造のNAND型EEPROMを備えた半導体装置及びその動作方法を説明するものである。

［３TrNAND型EEPROMのメモリセルアレイの回路構成］
本発明の第４の実施の形態に係る半導体装置１には、図９に示すような３トランジスタ構造のNAND型EEPROMを備えている。このNAND型EEPROMのメモリセルアレイ３は、複数のメモリセルユニット３２を第１の方向及び第２の方向に配列して構築されている。

このメモリセルユニット３２は、１個のメモリセルＭと、その両側に直列に接続された２個のセル選択用トランジスタＳ₁及びＳ₂とを備えて構成されている。

この構成以外及びNAND型EEPROMの動作は、基本的に本発明の第１の実施の形態に係るNAND型EEPROM２の構成及び動作と同一であるので、ここでの説明は省略する。

このように構成される本発明の第４の実施の形態に係る３トランジスタ構造のNAND型EEPROMを備えた半導体装置１及びその動作方法においては、本発明の第１の実施の形態に係るNAND型EEPROM２を備えた半導体装置１及びその動作方法により得られる効果と同等の効果を得ることができる。

（第５の実施の形態）
本発明の第５の実施の形態は、本発明の第１の実施の形態に係る不揮発性記憶回路としてのNAND型EEPROMにおいて、ビット線に付加される寄生容量を均一した例を説明するものである。

［メモリセルアレイのレイアウト構成］
本発明の第５の実施の形態に係る半導体装置１は、本発明の第１の実施の形態に係る半導体装置１のNAND型EEPROM２と基本的には同等のNAND型EEPROM２を備えており、図１０（回路図）及び図１１（平面図）に示すようにさらにビット線に付加される寄生容量を均一化するように構成されている。すなわち、本発明の第５の実施の形態に係る半導体装置１は、第１の方向（図中、左右方向。）に配列され、それぞれメモリセルＭを有する第１、第２、第３及び第４のメモリセルユニット３０（１）〜３０（４）と、第１の方向に配列され、それぞれメモリセルＭを有する第５、第６、第７及び第８のメモリセルユニット３０（５）〜３０（８）と、第１のメモリセルユニット３０（１）上及び第５のメモリセルユニット３０（５）上を第２の方向（図中、上下方向。）に延在し、第２のメモリセルユニット３０（２）のメモリセルＭ₂₁〜Ｍ₂₈及び第５のメモリセルユニット３０（５）のメモリセルＭ₅₂〜Ｍ₅₈に接続された第１のビット線６６（ＢＬ１）と、第２のメモリセルユニット３０（２）上及び第６のメモリセルユニット３０（６）上を第２の方向に延在し、第１のメモリセルユニット３０（１）のメモリセルＭ₁₁〜Ｍ₁₈及び第６のメモリセルユニット３０（６）のメモリセルＭ₆₁〜Ｍ₆₈に接続された第２のビット線６６（ＢＬ２）と、第３のメモリセルユニット３０（３）上及び第７のメモリセルユニット３０（７）上を第２の方向に延在し、第３のメモリセルユニット３０（３）のメモリセルＭ₃₁〜Ｍ₃₈及び第８のメモリセルユニット３０（８）のメモリセルＭ₈₁〜Ｍ₈₈に接続された第３のビット線６６（ＢＬ３）と、第４のメモリセルユニット３０（４）上及び第８のメモリセルユニット３０（８）上を第２の方向に延在し、第４のメモリセルユニット３０（４）のメモリセルＭ₄₁〜Ｍ₄₈及び第７のメモリセルユニット３０（７）のメモリセルＭ₇₁〜Ｍ₇₈に接続された第４のビット線６６（ＢＬ４）とを備えて構築されている。

本発明の第５の実施の形態に係る半導体装置１のNAND型EEPROM２においては、本発明の第１の実施の形態に係る半導体装置１のNAND型EEPROM２と同様に、メモリセルユニット３０（１）、３０（２）、…は、合計８個のメモリセルＭの直列回路により構成されている。この合計８個のメモリセルＭ、例えばメモリセルユニット３０（１）のメモリセルＭ₁₁〜Ｍ₁₈は、ビット線ＢＬ２に一端のドレイン領域が接続されたセル選択用トランジスタＳ₁₁と、ソース線ＳＬに一端のソース領域が接続されたセル選択用トランジスタＳ₁₂との間に配設されている。セル選択用トランジスタＳ₁₁の他端のソース領域にはメモリセルＭ₁₁のドレイン領域が接続されている。セル選択用トランジスタＳ₁₂の他端のドレイン領域にはメモリセルＭ₁₈のソース領域が接続されている。このようなメモリセルユニット３０（１）の構成は他のメモリセルユニット３０（２）、３０（３）、…のそれぞれについても同様である。

換言すれば、NAND型EEPROM２は、第２の方向に向かって４ｎ（ｎは自然数）番目及び４ｎ＋１番目に配列された、ビット線６６（ＢＬ１）下のメモリセルユニット３０（１）のメモリセルＭ₁₁〜Ｍ₁₈はビット線６６（ＢＬ２）に接続されるとともに、同一配列番目のビット線６６（ＢＬ２）下のメモリセルユニット３０（２）のメモリセルＭ₂₁〜Ｍ₂₈はビット線６６（ＢＬ１）に接続されている。このビット線６６（ＢＬ１）と６６（ＢＬ２）との入れ替えは、図１１に示すように、サブビット線６３（１−２）及び６３（２−１）により行われている。さらに、第２の方向に向かって４ｎ＋２番目及び４ｎ＋３番目に配列された、ビット線６６（ＢＬ３）下のメモリセルユニット３０（７）及び３０（１１）のメモリセルＭ₇₁〜Ｍ₇₈及びＭ₁₁₁〜Ｍ₁₁₈はビット線６６（ＢＬ４）に接続されるとともに、同一配列番目のビット線６６（ＢＬ４）下のメモリセルユニット３０（８）及び３０（１２）のメモリセルＭ₈₁〜Ｍ₈₈及びＭ₁₂₁〜Ｍ₁₂₈はビット線６６（ＢＬ３）に接続されている。このビット線６６（ＢＬ３）と６６（ＢＬ４）との入れ替えは、図１１に示すように、サブビット線６３（３−４）及び６３（４−３）により行われている。

このように構成される本発明の第５の実施の形態に係る半導体装置１においては、４本のビット線６６（ＢＬ１）〜６６（ＢＬ４）を第１の方向の繰り返しのパターンの最小基本単位とし、第２の方向には周期的にサブビット線６３（１−２）及び６３（２−１）を配置してビット線６６（ＢＬ１）と６６（ＢＬ２）とを入れ替えるとともに、周期的にサブビット線６３（３−４）及び６３（４−３）を配置してビット線６６（ＢＬ３）と６６（ＢＬ４）とを入れ替えるようになっている。つまり、第１の方向に隣接するビット線６６間の入れ替えを行うサブビット６３の形状変化に伴い、ビット線６６間やビット線６６とサブビット線６３との間等に発生する寄生容量（静電容量）に変化を生じ、結果的にビット線６６に付加される寄生容量に変化を生じるが、このような寄生容量を４本のビット線６６（ＢＬ１）〜６６（ＢＬ４）のそれぞれにおいて均一化することができる。従って、本発明の第５の実施の形態に係る半導体装置１においては、ノイズ耐性を向上することができ、動作速度の高速化を実現することができるので、性能の向上を図ることができる。

［メモリセルアレイのレイアウト構成の変形例］
前述の本発明の第５の実施の形態に係る半導体装置１のNAND型EEPROM２は、４本のビット線６６（ＢＬ１）〜６６（ＢＬ４）を繰り返しのパターンの最小基本単位とし、それぞれ周期的に、ビット線６６（ＢＬ１）と６６（ＢＬ２）とを入れ替えるとともに、ビット線６６（ＢＬ３）と６６（ＢＬ４）とを入れ替えるレイアウトを採用している。これに対して、本発明の第５の実施の形態の変形例に係る半導体装置１のNAND型EEPROM２は、４本のビット線６６（ＢＬ１）〜６６（ＢＬ４）を繰り返しのパターンの最小基本単位とする点は同一であるが、それぞれ周期的に、ビット線６６（ＢＬ１）と６６（ＢＬ２）とを入れ替え、ビット線６６（ＢＬ２）と６６（ＢＬ３）とを入れ替え、ビット線６６（ＢＬ３）と６６（ＢＬ４）とを入れ替え、さらにビット線６６（ＢＬ４）と６６（ＢＬ１）とを入れ替えるレイアウトを採用している。

すなわち、本発明の第５の実施の形態に係る半導体装置１は、図１２（回路図）及び図１３（平面図）に示すように、第１の方向（図中、横方向）に配列され、それぞれメモリセルＭを有する第１、第２、第３及び第４のメモリセルユニット３０（１）〜３０（４）と、第１の方向に配列され、それぞれメモリセルＭを有する第５、第６、第７及び第８のメモリセルユニット３０（９）〜３０（１２）（又は３０（５）〜３０（８））と、第１の方向に配列され、それぞれメモリセルＭを有する第９、第１０、第１１及び第１２のメモリセルユニット３０（１７）〜３０（２０）（又は３０（１３）〜３０（１６））と、第１のメモリセルユニット３０（１）上、第５のメモリセルユニット３０（９）上及び第９のメモリセルユニット３０（１７）上を第２の方向（図中、上下方向）に延在し、第２のメモリセルユニット３０（２）のメモリセルＭ₂₁〜Ｍ₂₈、第５のメモリセルユニット３０（９）のメモリセルＭ₉₁〜Ｍ₉₈及び第９のメモリセルユニット３０（１７）のメモリセルＭ₁₇₁〜Ｍ₁₇₈に接続された第１のビット線６６（ＢＬ１）と、第２のメモリセルユニット３０（２）上、第６のメモリセルユニット３０（１０）上及び第１０のメモリセルユニット３０（１８）上を第２の方向に延在し、第１のメモリセルユニット３０（１）のメモリセルＭ₁₁〜Ｍ₁₈、第７のメモリセルユニット３０（１１）のメモリセルＭ₁₁₁〜Ｍ₁₁₈及び第１０のメモリセルユニット３０（１８）のメモリセルＭ₁₈₁〜Ｍ₁₈₈に接続された第２のビット線６６（ＢＬ２）と、第３のメモリセルユニット３０（３）上、第７のメモリセルユニット３０（１１）上及び第１１のメモリセルユニット３０（１９）上を第２の方向に延在し、第３のメモリセルユニット３０（３）のメモリセルＭ₃₁〜Ｍ₃₈、第６のメモリセルユニット３０（１０）のメモリセルＭ₁₀₁〜Ｍ₁₀₈及び第１２のメモリセルユニット３０（２０）のメモリセルＭ₂₀₁〜Ｍ₂₀₈に接続された第３のビット線（ＢＬ３）と、第４のメモリセルユニット３０（４）上、第８のメモリセルユニット３０（１２）上及び第１２のメモリセルユニット３０（２０）上を第２の方向に延在し、第４のメモリセルユニット３０（４）のメモリセルＭ₄₁〜Ｍ₄₈、第８のメモリセルユニット３０（１２）のメモリセルＭ₁₂₁〜Ｍ₁₂₈及び第１１のメモリセルユニット３０（１９）のメモリセルＭ₁₉₁〜Ｍ₁₉₈に接続された第４のビット線（ＢＬ４）とを備えて構築されている。

前述と同様に、本発明の第５の実施の形態の変形例に係る半導体装置１のNAND型EEPROM２においては、メモリセルユニット３０（１）、３０（２）、…は、合計８個のメモリセルＭの直列回路により構成されている。この合計８個のメモリセルＭ、例えばメモリセルユニット３０（１）のメモリセルＭ₁₁〜Ｍ₁₈は、ビット線ＢＬ２に一端のドレイン領域が接続されたセル選択用トランジスタＳ₁₁と、ソース線ＳＬに一端のソース領域が接続されたセル選択用トランジスタＳ₁₂との間に配設されている。セル選択用トランジスタＳ₁₁の他端のソース領域にはメモリセルＭ₁₁のドレイン領域が接続されている。セル選択用トランジスタＳ₁₂の他端のドレイン領域にはメモリセルＭ₁₈のソース領域が接続されている。このようなメモリセルユニット３０（１）の構成は他のメモリセルユニット３０（２）、３０（３）、…のそれぞれについても同様である。

換言すれば、NAND型EEPROM２は、第２の方向に向かって８ｎ（ｎは自然数）番目及び８ｎ＋１番目に配列された、第１のビット線６６（ＢＬ１）下のメモリセルユニット３０（１）のメモリセルＭ₁₁〜Ｍ₁₈は第２のビット線６６（ＢＬ２）に接続されるとともに、同一配列番目の第２のビット線６６（ＢＬ２）下のメモリセルユニット３０（２）のメモリセルＭ₂₁〜Ｍ₂₈は第１のビット線６６（ＢＬ１）に接続されている。このビット線６６（ＢＬ１）と６６（ＢＬ２）との入れ替えは、図１３に示すように、サブビット線６３（１−２）及び６３（２−１）により行われている。さらに、第２の方向に向かって８ｎ＋２番目及び８ｎ＋３番目に配列された、第２のビット線６６（ＢＬ２）下のメモリセルユニット３０（６）及び３０（１０）のメモリセルＭ₆₁〜Ｍ₆₈及びＭ₁₀₁〜Ｍ₁₀₈は第３のビット線６６（ＢＬ３）に接続されるとともに、同一配列番目の第３のビット線６６（ＢＬ３）下のメモリセルユニット３０（７）及び３０（１１）のメモリセルＭ₇₁〜Ｍ₇₈及びＭ₁₁₁〜Ｍ₁₁₈は第２のビット線６６（ＢＬ２）に接続されている。このビット線６６（ＢＬ２）と６６（ＢＬ３）との入れ替えは、サブビット線６３（２−３）及び６３（３−２）により行われている。第２の方向に向かって８ｎ＋４番目及び８ｎ＋５番目に配列された、第３のビット線６６（ＢＬ３）下のメモリセルユニット３０（１５）及び３０（１９）のメモリセルＭ₁₅₁〜Ｍ₁₅₈及びＭ₁₉₁〜Ｍ₁₉₈は第４のビット線６６（ＢＬ４）に接続されるとともに、同一配列番目の第４のビット線６６（ＢＬ４）下のメモリセルユニット３０（１６）及び３０（２０）のメモリセルＭ₁₆₁〜Ｍ₁₆₈及びＭ₂₀₁〜Ｍ₂₀₈は第３のビット線６６（ＢＬ３）に接続されている。このビット線６６（ＢＬ３）と６６（ＢＬ４）との入れ替えは、サブビット線６３（３−４）及び６３（４−３）により行われている。第２の方向に向かって８ｎ＋６番目及び８ｎ＋７番目（図省略）に配列された、第４のビット線６６（ＢＬ４）下のメモリセルユニット３０（２４）のメモリセルＭ₂₄₁〜Ｍ₂₄₈は第１のビット線６６（ＢＬ１）に接続されるとともに、同一配列番目の第１のビット線６６（ＢＬ１）下のメモリセルユニット３０（１）のメモリセルＭ₁₁〜Ｍ₁₈は第４のビット線６６（ＢＬ４）に接続されている。このビット線６６（ＢＬ４）と６６（ＢＬ１）との入れ替えは、サブビット線６３（４−１）及び６３（１−４）により行われている。

このように構成される本発明の第５の実施の形態の変形例に係る半導体装置１においては、４本のビット線６６（ＢＬ１）〜６６（ＢＬ４）を第１の方向の繰り返しのパターンの最小基本単位とし、第２の方向には周期的にサブビット線６３（１−２）及び６３（２−１）を配置してビット線６６（ＢＬ１）と６６（ＢＬ２）とを入れ替え、第２の方向には周期的にサブビット線６３（２−３）及び６３（３−２）を配置してビット線６６（ＢＬ２）と６６（ＢＬ３）とを入れ替え、第２の方向には周期的にサブビット線６３（３−４）及び６３（４−３）を配置してビット線６６（ＢＬ３）と６６（ＢＬ４）とを入れ替え、さらに第２の方向には周期的にサブビット線６３（４−１）及び６３（１−４）を配置してビット線６６（ＢＬ４）と６６（ＢＬ１）とを入れ替えるようになっている。つまり、第１の方向に隣接するビット線６６間の入れ替えを行うサブビット６３の形状変化に伴い、ビット線６６間やビット線６６とサブビット線６３との間等に発生する寄生容量に変化を生じ、結果的にビット線６６に付加される寄生容量に変化を生じるが、このような寄生容量を４本のビット線６６（ＢＬ１）〜６６（ＢＬ４）のそれぞれにおいて均一化することができる。従って、本発明の第５の実施の形態の変形例に係る半導体装置１においては、ノイズ耐性を向上することができ、動作速度の高速化を実現することができるので、性能の向上を図ることができる。

（第６の実施の形態）
本発明の第６の実施の形態は、３値以上の多値のデータの書き込みが可能なメモリセルを有するNAND型EEPROMを備えた半導体装置及びその動作方法を説明するものである。

［NAND型EEPROMのシステム構成］
図１４及び図１５に示すように、本発明の第６の実施の形態に係る半導体装置１は、前述の本発明の第１の実施の形態に係る半導体装置１のNAND型EEPROM２とほぼ同様な構成のNAND型EEPROMを備えている。そして、このNAND型EEPROMは、３値以上の正数のＭ値のデータの書き込みが可能なメモリセルＭが行列状に複数配列されたメモリセルアレイ３と、メモリセルＭに接続され、メモリセルアレイ３上を第１の方向に延在し、第２の方向に複数本配列されたワード線ＷＬと、メモリセルＭに接続され、メモリセルアレイ３上を第２の方向に延在し、第１の方向に複数本配列されたビット線ＢＬと、複数本のビット線ＢＬ毎にそれぞれ配設された複数のセンスアンプ回路４と、複数のセンスアンプ回路４毎にそれぞれ配設された書込データラッチ回路４とを少なくと備えて構築されている。

ここで、センスアンプ回路及び書込データラッチ回路４の一例の回路構成を図１６に示す。本発明の第５の実施の形態に係るNAND型EEPROMにおいては、各ビット線ＢＬ１、ＢＬ２、…、ＢＬｎに対してｎ個（２^n-1⊂Ｍ⊆２ⁿ）の書込データラッチ回路４が配設されている。データの書込動作時には、データ入出力バッファ（図６において符号７で示す。）から書き込みデータが書込データラッチ回路４に転送され、次に書込データラッチ回路４から書き込みデータに応じてビット線ＢＬに電位が与えられる。

［NAND型EEPROMの動作］
次に、NAND型EEPROMの書込動作を、図１７及び図１８を用いて説明する。ここでは、メモリセルＭに多値データを記憶することができるNAND型EEPROMの書込動作を例に説明する。

（１）ここで、多値データの書込方式を決定する。図１７（Ｄ）に示すように、メモリセルＭには、多値データ例えば４値データを記憶することができる。ここでは、初期値の状態すなわち消去状態のしきい値電圧のデータを “Ｍ”、データ書き込み状態のうちで最も低いしきい値電圧のデータを“Ｍ−１”、二番目に低いしきい値電圧のデータを“Ｍ−２”、…とし、最もしきい値電圧の高いデータを“０”とする。

（２）まず最初に、メモリセルＭに消去動作が行われる（初期値が設定される。）。

（３）次に、選択されたメモリセルＭにデータの書込動作を行う（８０Ｓ及び８１Ｓ）。Ｍ値のデータの書き込みはＭ−１回に分割して行い、しきい値電圧の低い状態から高い状態に順番にデータの書き込みが行われる。

例えば、選択されたメモリセルＭに対して、消去動作によってしきい値電圧が初期値“Ｍ−１”に決定された後、“Ｍ−２”データの書き込みが一番最初に行われる。その際、最終的に“０”データから“Ｍ−２”データを書き込みたいメモリセルＭも同時に“Ｍ−２”データを書いておく。この“Ｍ−２”データの書込の際に、一本のワード線ＷＬに接続されているメモリセルＭのすべてに同時に書き込みを行う。つまり“０”データから“Ｍ−２”データを書き込むメモリセルＭに接続されているビット線ＢＬに０Ｖを印加し、“Ｍ−１”データが書き込まれたメモリセルＭ（消去状態のしきい値電圧を保持したいメモリセルＭ）は、ビット線ＢＬに、選択ワード線ＷＬに与える正の電圧よりも低いある正の電位を与え、チャネル形成領域からフローティングゲート電極（電荷蓄積部）への電子注入を禁止する。

（３）書き込みが完了したかどうかを検査するベリファイ読出動作が行われる（８２Ｓ及び８３Ｓ）。ベリファイ読出動作は、一本のワード線ＷＬを偶奇に分け、偶奇いずれかにおいてベリファイ読み出しを行い、次に残りのベリファイ読み出しを行う方式を採用する。次に“Ｍ−３”データの書き込みを行う。その際、最終的に“０”データから“Ｍ−３”のデータを書き込みたいメモリセルＭも同時に“Ｍ−３”データの書き込みが行われる。一本のワード線ＷＬに繋がるメモリセルＭのすべてに同時に書き込みを行う。つまり“０”データから“Ｍ−３”データを書き込むメモリセルＭに接続されたビット線ＢＬに０Ｖを印加し、“Ｍ−１”データと“Ｍ−２”データが書き込まれたメモリセルＭは、ビット線ＢＬに、選択ワード線ＷＬに与える正の電圧よりも低い、ある正の電位を与る。ベリファイ読み出しは一本のワード線ＷＬを偶奇に分け、偶奇いずれかを初めに読み、次に残りを読む方式で行う。以下同様にデータの書き込みを進め、最後に“０”データの書き込みを行う。

つまり“０”データの書き込みは、まず一番低い（消去状態の）しきい値電圧から２番目にしきい値電圧の高い状態に書き込み、次に３番目にしきい値電圧の高い状態にと順次しきい値電圧を高い状態に書き上げていき、Ｍ−１回目の書込動作で一番しきい値電圧の高い状態に書き込んみ、すべてのメモリセルＭにデータが書き込まれた段階（Ｓ８３）において複数の選択メモリセルＭの書込動作を終了する。

本発明の第６の実施の形態に係るNAND型EEPROMを備えた半導体装置１及びその動作方法においては、容量結合による見かけ上のメモリセルＭのしきい値電圧の変動量を低減することができる。すなわち、例えば奇数ビット線ＢＬに接続されたメモリセルＭにデータを書き込んだ後、偶数ビット線ＢＬに接続されたメモリセルＭにデータの書き込みを行うと、元の奇数ビット線ＢＬに接続されたメモリセルＭのしきい値電圧が見かけ上変動してしまう。特に多値データを有するメモリセルＭの場合、後からデータが書き込まれるメモリセルＭ（前述の例では偶数ビット線ＢＬに接続されたメモリセルＭ）が、消去状態から最も高いしきい値電圧の書込状態へ書き込まれた場合に、既に書き込んであったメモリセル（前述の例では奇数ビット線に接続されたメモリセルＭ）の見かけ上のしきい値電圧の変動が大きくなってしまう。

本発明の第６の実施の形態に係るNAND型EEPROMにおいては、隣接するメモリセルＭを同時に書き込み、さらに多値化した場合にしきい値の低いレベルから順々に書き上げていくので、あるメモリセルＭにデータの書き込みが完了した後の、隣接メモリセルＭのしきい値電圧の変動を最小限に抑制することができる。結果として、メモリセルＭのしきい値電圧のばらつきを減少することができる。

さらに、本発明の第６の実施の形態に係るNAND型EEPROMにおいては、以下のような利点がある。１本のワード線ＷＬに繋がったメモリセルＭを何回かに分けてデータの書き込み（分割書き込み）を行う場合、データが書き込まれないメモリセルＭにはビット線ＢＬにある正の電位を与えることによって、チャネル形成領域と電荷蓄積部との間の電位差を緩和し、チャネル形成領域（ウエル領域）から電荷蓄積部への電子の注入を禁止している。しかし分割書き込み回数がある回数以上を超えるとチャネル形成領域と電荷蓄積部との間の弱い電位差でも電子が蓄積されていき、誤書き込みがなされる（書き込みディスターブが生じる）。従って、分割書き込み回数には制限がある。従来は１回の書き込みを偶奇の２回に分けて行うので、Ｎ回の分割書き込みを行うためには、２Ｎ−１回の書き込みディスターブが発生する。これに対して、本発明の第６の実施の形態に係るNAND型EEPROMの動作方法においては、１回の書き込みは偶奇同時に行うので、Ｎ回の分割書き込みを行うためには、Ｎ−１回の書き込みディスターブしか発生しない。つまり分割書き込みによる誤書き込みを防止することができる。

なお、本発明の第６の実施の形態に係る半導体装置１においては、不揮発性記憶回路としてNAND型EEPROMが搭載されているが、本発明は、これに限定されるものではなく、本発明の第３の実施の形態に係るAND型EEPROM、又は本発明の第４の実施の形態に係る３トランジスタ型のNAND型EEPROMを搭載するようにしてもよい。

本発明によれば、隣接するメモリセルの電荷蓄積部間の容量結合に起因する、メモリセルのしきい値電圧の見かけ上の変動を減少することができ、しきい値電圧のばらつきを減少することができる不揮発性記憶回路を備えた半導体装置及びその動作方法を提供することができる。

さらに、本発明によれば、サブビット線の形状変化に伴い、ビット線に付加される寄生容量のばらつきを減少することができ、誤動作を防止することができる、電気的信頼性に優れた不揮発性記憶回路を備えた半導体装置及びその動作方法を提供することができる。

さらに、本発明によれば、メモリセルに分割書き込みによりデータを書き込む場合、書き込みたいメモリセルと同じワード線に接続された非選択メモリセルに対する書き込みディスターブを低減し、誤書き込みを防止することができる半導体装置及びその動作方法を提供することができる。

（その他の実施の形態）
本発明は上記複数の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

例えば、前述の実施の形態においては、電気的書込消去が可能なEEPROMに本発明を適用した例を説明したが、本発明は、紫外線消去可能なEPROMに適用することができる。

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の第１の実施の形態に係る半導体装置において不揮発性記憶回路のメモリセルアレイの要部平面図である。 図１に示すメモリセルアレイの配線層を示す平面図である。 図１及び図２に示すＦ３−Ｆ３切断線で切った半導体装置の要部断面構造図である。 図１及び図２に示すＦ４−Ｆ４切断線で切った半導体装置の要部断面構造図である。 図１に示す不揮発性記憶回路のメモリセルアレイの回路図である。 本発明の第１の実施の形態に係る不揮発性記憶回路を備えた半導体装置のレイアウト図である。 本発明の第１の実施の形態に係る不揮発性記憶回路の動作フローチャート図である。 本発明の第３の実施の形態に係る半導体装置の不揮発性記憶回路のメモリセルアレイの回路図である。 本発明の第４の実施の形態に係る半導体装置の不揮発性記憶回路のメモリセルアレイの回路図である。 本発明の第５の実施の形態に係る半導体装置の不揮発性記憶回路のメモリセルアレイの回路図である。 図１０に示す不揮発性記憶回路のメモリセルアレイの要部平面図である。 本発明の第５の実施の形態の変形例に係る半導体装置の不揮発性記憶回路のメモリセルアレイの回路図である。 図１２に示す不揮発性記憶回路のメモリセルアレイの要部平面図である。 本発明の第６の実施の形態に係る半導体装置の不揮発性記憶回路のシステムブロック図である。 図１４に示す不揮発性記憶回路のメモリセルアレイの回路図である。 図１４に示す不揮発性記憶回路の周辺回路の回路図である。 （Ａ）乃至（Ｄ）は本発明の第６の実施の形態に係る不揮発性記憶回路においてメモリセルの書込動作におけるしきい値電圧の遷移を示す図である。 本発明の第６の実施の形態に係る不揮発性記憶回路の動作フロー図である。 本発明の先行技術に係る半導体記憶装置のメモリセルアレイの要部平面図である。 図１９に示す半導体記憶装置のメモリセルアレイにおいて配線形状を示す要部平面図である。 図１９及び図２０に示す半導体記憶装置のＦ２１−Ｆ２１切断線で切った断面図である。 図１９及び図２０に示す半導体記憶装置のＦ２２−Ｆ２２切断線で切った断面図である。 図１９及び図２０に示す半導体記憶装置のＦ２３−Ｆ２３切断線で切った断面図である。 図１９乃至図２３に示す半導体記憶装置のメモリセルアレイの回路図である。 本発明の先行技術に係る他の半導体記憶装置のメモリセルアレイの要部平面図である。 図２５に示す半導体記憶装置のＦ２６−Ｆ２６切断線で切った断面図である。 図２５に示す半導体記憶装置のＦ２７−Ｆ２７切断線で切った断面図である。 本発明の先行技術に係る半導体記憶装置の動作手順を説明するフローチャート図である。 本発明の先行技術に係る半導体記憶装置の課題を説明するための要部断面図である。 本発明の先行技術に係る半導体記憶装置の課題を説明するための要部断面図である。 本発明の先行技術に係る半導体記憶装置の課題を説明するための要部断面図である。

符号の説明

１ 半導体装置
２ NAND型EEPROM
３ メモリセルアレイ
３０、３１、３２ メモリセルユニット
４ センスアンプ及び書込データラッチ回路
４０ 半導体基板
４１ ウエル領域
４５ 第１のゲート絶縁膜
４６ フローティングゲート電極
４７ 第２のゲート絶縁膜
４８ コントロールゲート電極
４８ＷＬ、ＷＬ ワード線
４９、５３、５７ 半導体領域
５２、５６ ゲート電極
６３ サブワード線又はソース線
６６、ＢＬ ビット線
Ｍ メモリセル

Claims (7)

1. ３値以上の正数のＭ値のデータの書き込みが可能なメモリセルが行列状に複数配列されたメモリセルアレイと、
   前記メモリセルに接続され、前記メモリセルアレイ上を第１の方向に延在し、第２の方向に複数本配列されたワード線と、
   前記メモリセルに接続され、前記メモリセルアレイ上を第２の方向に延在し、第１の方向に複数本配列されたビット線と、
   前記複数本のビット線毎にそれぞれ配設された複数のセンスアンプ回路と、
   前記複数のセンスアンプ回路毎にそれぞれ配設されたラッチ回路と
   を有する不揮発性記憶回路を備えたことを特徴とする半導体装置。
2. 前記不揮発性記憶回路は、前記ビット線とソースとの間に前記複数のメモリセルを電気的に直列に接続したNAND型不揮発性記憶回路、又は前記ビット線とソースとの間に前記メモリセルを電気的に並列に接続したAND型不揮発性記憶回路であることを特徴とする請求項１に記載の半導体装置。
3. ビット線及びワード線に接続され、３値以上の正数のＭ値のデータの書き込みが可能なメモリセルが行列状に複数配列された不揮発性記憶回路を備え、
   すべてのメモリセルを初期値に設定する工程と、
   データの書き込み回数をＭ値−１回に分割し、予定値に達する回数において前記初期値に順次加算するように、選択されたメモリセルにデータの書き込みを行う工程と
   を含むことを特徴とする半導体装置の動作方法。
4. 前記データの書き込みを行う工程の後に、奇数番目に配列された前記ビット線に接続された前記メモリセル、又は偶数番目に配列されたビット線に接続されたメモリセルの少なくともいずれか一方のベリファイ読み出しを行う工程をさらに含むことを特徴とする請求項３に記載の半導体装置の動作方法。
5. 前記ベリファイ読み出しを行う工程は、前記奇数番目に配列されたビット線に接続されたメモリセルのベリファイ読み出しを行う工程と、この後又はこの前に前記偶数番目に配列されたビット線に接続されたメモリセルのベリファイ読み出しを行う工程とを含むことを特徴とする請求項４に記載の半導体装置の動作方法。
6. 前記ベリファイ読み出しを行う工程の後に、前記奇数番目に配列されたビット線に接続されたメモリセル、又は前記偶数番目に配列されたビット線に接続されたメモリセルの少なくともいずれか一方に書き込まれたデータの通常読み出しを行う工程をさらに含むことを特徴とする請求項４又は請求項５に記載の半導体装置の動作方法。
7. 前記通常読み出しを行う工程は、前記奇数番目に配列されたビット線に接続されたメモリセルの通常読み出しを行う工程と、この後又はこの前に偶数番目に配列されたビット線に接続されたメモリセルの通常読み出しを行う工程とを含むことを特徴とする請求項６に記載の半導体装置の動作方法。

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