JP2007310999A - 半導体記憶装置 - Google Patents

Abstract

【課題】ＮＡＮＤ型メモリアレイにおけるメタル配線の狭ピッチを解消する。
【解決手段】半導体記憶装置（１）は、複数のメモリブロック（ＢＬＯＣＫ＿Ａ，ＢＬＯＣＫ＿Ｂ）と、複数のメモリブロックが共有する複数の主ビット線（ＧＢＬ＜ｎ−１＞，ＧＢＬ＜ｎ＞）を有する。メモリブロックは、複数の不揮発性メモリセル（ＱＭ）が直列接続された複数列のセルストリング（ＳＴＲＧ＿Ａ）と、セルストリングの一端をソース線（ＳＬ＿Ａ）に接続しゲート制御線（ＳＧＳ＿Ａ）が複数列のセルストリング間で共通化されたソース線接続トランジスタ（ＱＭ）と、異なるセルストリングの他端を同一の主ビット線に接続可能とするビット線接続トランジスタ（ＱＢ１＿Ａ，ＱＢ２＿Ａ）とを有し、ビット線接続トランジスタのゲート制御線（ＳＧＢ１＿Ａ，ＳＧＢ２＿Ａ）は前記異なるセルストリングに対応するもの同士で相違される。
【選択図】図１

Description

本発明は、半導体記憶装置におけるＮＡＮＤ型のメモリアレイの構成に関し、ＮＡＮＤ型のフラッシュメモリに適用して有効な技術に関する。

ＮＡＮＤ型フラッシュメモリは金属配線で構成された主ビット線を複数のメモリブロックで共有する。夫々のメモリブロックは主ビット線に対して階層化された副ビット線を備え、副ビット線は複数個の不揮発性メモリセルを直列接続したセルストリングとして構成される。従来は１メモリブロック内において主ビット線１本毎に1列のセルストリングがビット線接続トランジスタを介して接続され、セルストリングはソース線接続トランジスタを介してソース線に接続される。この種のＮＡＮＤ型フラッシュメモリについて記載された文献の例として特許文献１がある。

特開平１１−４５５８９号公報

しかしながら、１メモリブロック内において1本の主ビット線毎にビット線選択トランジスタを介して１列のセルストリングが接続される従来の構成では、不揮発性メモリセルの微細化に伴い、メモリセルピッチが狭くなり、それに従って主ビット線の金属配線ピッチが狭くなる。例えば、デザインルール５０ナノメーター（ｎｍ）世代では１００ｎｍピッチのメタル配線が必要となってくるため、金属配線に関するプロセス技術的に難易度が高くなってくる。更に、狭ピッチ金属配線には設計的な問題点もある。第１に、配線抵抗及び配線容量が大きくなってくるため、主ビット線に貯めた電荷がセル電流によって放電されるか否かでデータの論理値を判定するリード動作の速度低下という影響を与えることとなる。第２に、主ビット線を選択するためのカラムスイッチのスイッチ制御信号を生成するカラムデコーダ、並びにカラムスイッチの後段に配置されビット線に読み出された記憶情報をセンス増幅したりするセンスラッチのレイアウトを主ビット線ピッチである２Ｆピッチ(Ｆ=デザインルールとしての最小加工寸法）をベースに行なう必要があるため、レイアウト的に横方向の配置が厳しくなる。

本発明の目的は、ＮＡＮＤ型メモリアレイにおける主ビット線の配線ピッチを緩和した半導体記憶装置を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕本発明に係る半導体記憶装置は、複数の不揮発性メモリセルが第１の方向に直列接続されたセルストリングと、このセルストリングの一方端に一方の導通端が電気的に接続されたソース線接続トランジスタと、前記セルストリングの他方端に一方の導通端が電気的に接続されたビット線接続トランジスタとを含んでセル列を構成し、前記第１の方向に直交する第２の方向に順次連続して配列された第１から第４のセル列が配列された第１のブロックと、前記第１と第２のセル列のビット線接続トランジスタの他方の導通端に接続され、前記第１の方向に伸びる第１の主ビット線と、前記第３と第４のセル列のビット線接続トランジスタの他方の導通端に接続され、前記第１の方向に伸びる第２の主ビット線と、前記第２の方向に伸び、前記第１から第４のセル列の対応の不揮発性メモリセルの制御電極にそれぞれ接続される第１のブロックの複数のワード線と、前記第２の方向に伸び、前記第１から第４のセル列のソース線接続トランジスタの制御電極にそれぞれ接続される第１のブロックのソース選択線と、前記第２の方向に伸び、前記第１から第４のセル列のソース線接続トランジスタの他方の導通端に接続される第１のブロックのソース線と、前記第１と第３のセル列のビット線接続トランジスタの制御電極に接続された第１のブロックの第１のセルストリング選択線と、前記第２と第４のセル列のビット線接続トランジスタの制御電極に接続された第１のブロックの第２のセルストリング選択線と、を備える。

第１と第２のセル列に対応して第１の主ビット線、第３と第４のセル列対応して、第２の主ビット線と、を設けたので、セル列１つづつに対応して主ビット線を１つづつ設けたものに比べ、主ビット線の配線ピッチが緩和される。

本発明の一つの具体的な形態として、前記第１の主ビット線を挟むように前記第１と第２のメモリセル列が設けられ、前記第２の主ビット線を挟むように前記第３と第４のメモリセル列が設けられる。主ビット線とメモリセル列とを規則的に配置するのに望ましい一つの形態である。

本発明の別の具体的な形態として、前記第２の方向に伸びる線に対し折り返すように、前記第１のブロックに対応して第２のブロック、前記第１のブロックの複数のワード線に対応して第２のブロックの複数のワード線、前記第１のブロックの第１のソース選択線に対応して第２のブロックのソース選択線、前記第１のブロックのソース線に対応して第２のブロックのソース線、前記第１のブロックの第１のセルストリング線に対応して第２のブロックの第１のセルストリング線、前記第１のブロックの第２のセルストリング線に対応して第２のブロックの第２のセルストリング線が設けられる。そして、前記第１の主ビット線は、前記第２のブロックの前記第１と第２のセル列のビット線接続トランジスタの他方の導通端に接続され、前記第２の主ビット線は、前記第２のブロックの前記第３と第４のセル列のビット線接続トランジスタの他方の導通端に接続される。第１のブロックとこれに対して概略折り返し構造を有する第２ブロックとによる構造に対しても主ビット線の配線ピッチが緩和される。

本発明の別の具体的な形態として、前記各セル列は、対応の前記セルストリングと対応の前記主ビット線との間に、ディプレッション型トランジスタを有する。前記各ディプレッション型トランジスタの制御電極は、前記第２の方向に隣接する列ビット線接続トランジスタの制御電極に接続されたセルストリング線に接続される。第１及び第２のセルストリング選択線をビット線選択トランジスタの制御電極と同じ配線材料で構成することが可能になり、第１及び第２のセルストリング選択線の構成が簡素化される。

本発明の別の具体的な形態として、前記不揮発性メモリセルは、対応するワード線に接続されたメモリゲートと電荷蓄積ゲートとを備え電気的に消去及び書込み可能であるセルであり、前記ディプレッショントランジスタは、対応するセルストリング選択線に接続された、メモリゲートと電荷蓄積ゲートとが接続された構成を備える。前記ディプレッショントランジスタを容易に形成可能になる。

本発明の別の具体的な形態として、複数の主ビット線のいずれかを選択するスイッチと、このスイッチを介して伝達されたデータを増幅するセンスラッチとを備える。主ビット線毎にセンスラッチを設ける場合に比べてセンスラッチの配置ピッチが緩和される。

〔２〕本発明の別の観点による半導体記憶装置は、複数のメモリブロックと、前記複数のメモリブロックが共有する複数の主ビット線と、前記複数のメモリブロックに接続された複数のワード線と、ゲート制御線と、ソース線とを有し、前記メモリブロックは、対応するワード線に接続されたメモリゲートと電荷蓄積ゲートとを備え電気的に消去及び書込み可能な複数の不揮発性メモリセルが直列接続された複数列のセルストリングと、ゲート電極がそれぞれ前記ゲート制御線に接続され、前記各セルストリングの一端を前記ソース線に接続する、各セルストリング毎に設けられたソース線接続トランジスタと、第１と第２の２列のセルストリングの他端を同一の主ビット線にそれぞれ接続可能とする第１と第２のビット線接続トランジスタとを含む。各前記第１と第２のビット線接続トランジスタは、前記主ビット線の長手方向に隣接する２個のメモリブロックの２つのセルストリングに挟まれるように配置される。

これによれば、各メモリブロックは、第１と第２の２列のセルストリングを同一の主ビット線にそれぞれ接続可能とする第１と第２のビット線接続トランジスタとを含むので、ビット線接続トランジスタがないものに比べ、主ビット線の配線ピッチが緩和される。

本発明の一つの具体的な形態として、前記メモリブロックにおいて各々の主ビット線の長手方向に沿った線の両側に夫々１列づつセルストリングが配置される。主ビット線とセルストリングとを規則的に配置するのに望ましい一つの形態である。

本発明の一つの具体的な形態として、前記メモリブロックにおいて各々の主ビット線に対応する相互に一方のセルストリングの半導体活性領域上にある他方のセルストリングを制御するためのビット線選択トランジスタのゲート制御線下に配置されるトランジスタはディプレッション型である。ビット線選択トランジスタのゲート制御線をビット線選択トランジスタの制御電極と同じ配線材料で構成することが可能になり、ビット線選択トランジスタのゲート制御線の構成が簡素化される。

本発明の一つの具体的な形態として、前記主ビット線は金属配線であり、前記主ビット線は２本づつ前記主ビット線を選択するスイッチを介して結合され、この結合された部分にセンスラッチが接続される。主ビット線毎にセンスラッチを設ける場合に比べてセンスラッチの配置ピッチが緩和される。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。

即ち、第１と第２のセル列に対応して第１の主ビット線、第３と第４のセル列対応して、第２の主ビット線と、を設けたので、セル列１つづつに対応して主ビット線を１つづつ設けたものに比べ、主ビット線の配線ピッチを緩和することができる。

また、他の発明によれば、各ブロックは、第１と第２の２列のセルストリングを同一の主ビット線にそれぞれ接続可能とする第１と第２のビット線接続トランジスタとを含むので、ビット線接続トランジスタがないものに比べ、主ビット線の配線ピッチを緩和することができる。

図１には本発明の一例に係るフラッシュメモリにおけるＮＡＮＤ型メモリアレイの回路構成が例示される。同図には２本の主ビット線ＧＢＬ＜ｎ−１＞、ＧＢＬ＜ｎ＞が例示され、代表的に示された主ビット線ＧＢＬ＜ｎ−１＞、ＧＢＬ＜ｎ＞を共有する２個のメモリブロックＢＬＯＣＫ＿Ａ，ＢＬＯＣＫ＿Ｂが例示される。メモリブロックＢＬＯＣＫ＿Ａ，ＢＬＯＣＫ＿Ｂは消去単位とされ、各々のメモリブロックはレイアウト面積削減のために同一ウェル領域に形成される。ビット線及びメモリブロックはフラッシュメモリの記憶容量とメモリアレイのマット構成に応じて多数配置されているがここではその詳細な説明は省略する。

各々のブロックＢＬＯＣＫ＿Ａ，ＢＬＯＣＫ＿Ｂは不揮発性メモリセルＱＭが直列形態で形成された副ビット線としての複数列のセルストリングＳＴＲＧ＿Ａ,ＳＴＲＧ＿Ｂを備える。主ビット線とセルストリングは階層ビット線構造を成す。図示はしないが前記不揮発性メモリセルＱＭはｎチャネル型とされ、Ｐ型ウェル領域に形成されたソース及びドレインと、その間のチャネル形成領域の上にトンネル酸化膜を介して形成された電荷蓄積膜としてのフローティングゲートを有し、その上に絶縁膜を介してメモリゲート（コントロールゲート）が形成された構造を有する。各々のメモリブロックＢＬＯＣＫ＿Ａ，ＢＬＯＣＫ＿ＢにおいてセルストリングＳＴＲＧ＿Ａ，ＳＴＲＧ＿Ｂは各々の主ビット線ＧＢＬ＜ｎ−１＞、ＧＢＬ＜ｎ＞に対応して夫々の左右に１列づつ配置されている。各々のメモリブロックＢＬＯＣＫ＿Ａ，ＢＬＯＣＫ＿Ｂにおいて不揮発性メモリセルのメモリゲートは行単位でワード線ＷＬ＜０＞〜ＷＬ＜３１＞に接続する。

メモリブロックＢＬＯＣＫ＿Ａにおいて各々のセルストリングＳＴＲＧの上端はソース線接続トランジスタＳＧＳ＿Ａを介しソース線ＳＬ＿Ａに共通接続される。ソース線接続トランジスタＱＳ＿Ａのゲートは行方向に配置されゲート制御線ＳＧＳ＿Ａに共通接続される。メモリブロックＢＬＯＣＫ＿Ａにおいて各々の主ビット線ＧＢＬ＜ｎ−１＞、ＧＢＬ＜ｎ＞の左に配置されたセルストリングＳＴＲＧの下端はビット線接続トランジスタＱＢ１＿Ａを介して対応する主ビット線に接続され、各々の主ビット線ＧＢＬ＜ｎ−１＞、ＧＢＬ＜ｎ＞の右に配置されたセルストリングＳＴＲＧの下端はビット線接続トランジスタＱＢ２＿Ａを介して対応する主ビット線に接続される。ビット線接続トランジスタＱＢ１＿Ａのゲートは行方向に敷設されたゲート制御線ＳＧＢ１＿Ａに接続され、ビット線接続トランジスタＱＢ２＿Ａのゲートは行方向に敷設されたゲート制御線ＳＧＢ２＿Ａに接続される。ソース線と主ビット線との間に配置された前記セルストリング、ソース線接続トランジスタ及びビット線接続トランジスタの直列回路はセル列を構成する。

メモリブロックＢＬＯＣＫ＿ＢはメモリブロックＢＬＯＣＫ＿Ａに対して大凡線対称の配置を有し、各々のセルストリングＳＴＲＧの下端はソース線接続トランジスタＳＧＳ＿Ｂを介しソース線ＳＬ＿Ｂに共通接続される。ソース線接続トランジスタＱＳ＿Ｂのゲートは行方向に配置されゲート制御線ＳＧＳ＿Ｂに共通接続される。メモリブロックＢＬＯＣＫ＿Ｂにおいて各々の主ビット線ＧＢＬ＜ｎ−１＞、ＧＢＬ＜ｎ＞の左に配置されたセルストリングＳＴＲＧの上端はビット線接続トランジスタＱＢ１＿Ｂを介して対応する主ビット線に接続され、各々の主ビット線ＧＢＬ＜ｎ−１＞、ＧＢＬ＜ｎ＞の右に配置されたセルストリングＳＴＲＧの上端はビット線接続トランジスタＱＢ２＿Ｂを介して対応する主ビット線に接続される。ビット線接続トランジスタＱＢ１＿Ｂのゲートは行方向に敷設されたゲート制御線ＳＧＢ１＿Ｂに接続され、ビット線接続トランジスタＱＢ２＿Ｂのゲートは行方向に敷設されたゲート制御線ＳＧＢ２＿Ｂに接続される。

図１において破線で囲んだ領域には寄生トランジスタＱＰが存在している。図１の回路構成に対応するレイアウト構成を例示する図２より明らかなように、セルストリングＳＴＲＧ＿Ａ，ＳＴＲＧ＿Ｂが形成される拡散層等の半導体活性領域ＯＤの上にゲート制御線ＳＧＢ１＿Ｂ，ＳＧＢ１＿Ａ，ＳＧＢ２＿Ｂ，ＳＧＢ２＿Ａが配置されていて、各々の主ビット線ＧＢＬ＜ｎ−１＞、ＧＢＬ＜ｎ＞に対応する相互に一方のセルストリングの半導体活性領域ＯＤ上にある他方のセルストリングを制御するためのビット線選択トランジスタのゲート制御線下に寄生トランジスタＱＰが形成されている。寄生トランジスタＱＰは不純物拡散等による閾値電圧制御によってディプレッション状態にされ、そのような寄生トランジスタは常時オン状態にされ、セルストリングの主ビット線への導通が妨げられないようになっている。例えば、メモリブロックＢＬＯＣＫ＿ＡにセルストリングＳＴＲＧ＿Ａを主ビット線ＧＢＬ＜ｎ−１＞の導通させるとき、ゲート制御線ＳＧＢ１＿Ａがハイレベル、その他のゲート制御線ＳＧＢ１＿Ｂ，ＳＧＢ２＿Ｂ，ＳＧＢ２＿Ａがローレベルにされるが、このとき、当該セルストリングＳＴＲＧ＿Ａに直列形態の寄生トランジスタＱＰがオフ状態にはならない。

図２において主ビット線ＧＢＬ＜ｎ−１＞、ＧＢＬ＜ｎ＞はアルミニウム等の金属配線であり、コンタクトホールＣＨを介して半導体活性領域ＯＤのソース・ドレインに結合される。ワード線ＷＬ＜０＞〜ＷＬ＜３１＞、ソース線ＳＬ＿Ａ，ＳＬ＿Ｂ、ゲート制御線ＳＧＳ＿Ａ，ＳＧＳ＿Ｂ，ＳＧＢ１＿Ｂ，ＳＧＢ１＿Ａ，ＳＧＢ２＿Ｂ，ＳＧＢ２＿Ａは例えばポリシリコンによって構成される。尚、ソース線接続トランジスタＱＳ＿Ｂ，ＱＳ＿Ａ及びビット線接続トランジスタＱＢ１＿Ａ，ＱＢ２＿Ａ，ＱＢ１＿Ｂ，ＱＢ２＿Ｂは不揮発性メモリセルＱＭと同じトランジスタをフローティングゲートとメモリゲートを短絡して構成される。ＤＰＬの部分はメモリセルのトランジスタのチャネル形成領域と不純物濃度が異なるディプレション領域を示す。

図３には図２における主ビット線ＧＢＬ方向の縦断面とワード線ＷＬ方向の断面が例示される。ＳＴＩはトレンチ分離（Shallow Trench Isolation）である。

図４には１本の主ビット線に対して１メモリブロック内のセルストリング及びビット線選択トランジスタを１個とする比較例に係る回路図を示し、図５にはそのレイアウト構成を示す。図６には図５における主ビット線ＧＢＬ方向の縦断面とワード線ＷＬ方向の断面が例示される。図１乃至図３の構成によれば、１本の主ビット線に対して１メモリブロック内のビット線選択トランジスタは図４乃至図６に比べて１個から２個に増えるため、メモリアレイ内の面積は増えることとなるが、主ビット線の配線ピッチを比較例の２倍にすることができる。これにより、図１乃至図３のメモリアレイ構成では金属配線プロセス技術の難易度を低くすることができ、メタル配線関係の不良低減、歩留の改善を行うことができる。また、主ビット線の配線抵抗及び配線容量を小さくできるためリード動作の高速化が可能になる。更に、レイアウト的に横方向の配置制約が緩和される。例えば図７に例示されるように、前記主ビット線を２本づつカラムスイッチＹＧ＿１，ＹＧ＿２を介して結合し、結合ノードにセンスラッチＳＬが接続されるアレイ構成を採用する場合、１本の主ビット線に対して１ブロック内で異なるゲート電極を有する２個のビット線選択トランジスタを介して各々異なるセルストリングに接続されるので、主ビット線の配線ピッチが４Ｆに拡大され、主ビット線の配列に沿ったセンスラッチ等の横方向の配置制約を緩和することができる。図８は図４乃至図６のアレイ構成に対応するもので、主ビット線の配線ピッチは２Ｆに半減されている。

尚、同一記憶容量に対して図１のメモリアレイ構成を採用するときは、主ビット線の数を図３に比べて半減させることができ、このとき主ビット線の選択に用いるアドレス信号のビット数は減るが、減った分のアドレスビットをビット線接続トランジスタの選択に用いればよい。

本実施の形態によれば、1本の主ビット線に対して１ブロック内のビット線選択トランジスタが従来の１個から複数個に増えるため、メモリアレイ内の面積は増えることとなるが、主ビット線の配線ピッチを従来よりも大きくすることができる。これにより、主ビット線に金属配線を用いる場合、金属配線プロセス技術の難易度を低くすることができ、メタル配線関係不良の低減、歩留の改善に資することができる。また、主ビット線の配線抵抗及び配線容量を小さくできるためリード動作の高速化が可能になる。更に、レイアウト的に横方向の配置が緩和される。主ビット線は拡散層等によるセルストリングに比べて配線長が長いから、その意味において主ビット線ピッチを緩和することは意味がある。

図９には本発明に係るフラッシュメモリにおける別のＮＡＮＤ型メモリアレイの回路構成が例示される。図１との相違点は寄生トランジスタＱＰが形成されないようにしたことである。例えば、ゲート制御線ＳＧＢ１＿Ｂ，ＳＧＢ１＿Ａ，ＳＧＢ２＿Ｂ，ＳＧＢ２＿Ａにはアルミニウム等の金属配線を使用し、寄生トランジスタＱＰが形成されないようにする。このとき、ビット線選択トランジスタＱＢ１＿Ａ，ＱＢ１＿Ｂ，ＱＢ２＿Ａ，ＱＢ２＿Ｂ毎にポリシリコン等から成るゲート電極を前記金属配線に個別に接続するシャント構造を採用する。その他は図１と同様であり同一の回路要素には同一符号を付してのその詳細な説明を省略する。

本実施の形態によれば、ディプレッショントランジスタをメモリセル列に形成しないため、ディプレッショントランジスタによる寄生容量等の効果をなくすことができる。

図１０には本発明に係るフラッシュメモリにおける更に別のＮＡＮＤ型メモリアレイの回路構成が例示される。図１との相違点はビット線接続トランジスタＱＢ１＿Ａ，ＱＢ２＿Ａ，ＱＢ１＿Ｂ，ＱＢ２＿Ｂとディプレション状態の寄生トランジスタの配置を変更したことである。即ち、個々のメモリブロックにおいて、各セル列にディプレション状態の１個の寄生トランジスタと１個のビット線接続トランジスタの直列回路を配置すると共に、主ビット線を共有するセル列間でディプレション状態の１個の寄生トランジスタと１個のビット線接続トランジスタの列方向配置が逆にされる。その他は図１と同様であり同一の回路要素には同一符号を付してのその詳細な説明を省略する。

本実施の形態によれば、各メモリセル列に同じ数（ここでの例では１個）のディプレッショントランジスタを設けたので、各メモリセル列間のディプレッショントランジスタの影響を、ほぼ同様とすることができる。

図１１には本発明を適用したフラッシュメモリが示される。同図に示されるフラッシュメモリ１は、特に制限されないが、公知の半導体集積回路製造技術によって単結晶シリコンのような１個の半導体基板（チップ）に形成される。同図に示されるフラッシュメモリ１は、ＮＡＮＤ型スタック構造のメモリアレイ（ＭＡＲＹ）２を備える。メモリアレイ２は図１及び図２で説明したメモリブロックを備える。

データ制御回路（ＤＣＮＴ）９は各々の主ビット線ＧＢＬに対応した記憶回路とカラムスイッチ回路を有する。書込み動作時に、書込みデータはデータ入出力バッファ（ＤＢＵＦ）７からアンプ（ＡＭＰ）８を経由して、カラムスイッチ回路で選択されたカラムに属する前記記憶回路に入力される。読出し動作時、リードデータは前記記憶回路に一次的に保持され、前記カラムスイッチ回路で選択されたカラムに属する前記憶回路からアンプ８及びデータバッファ７を経由してフラッシュメモリ１の外部に出力される。カラムデコーダ（ＣＤＥＣ）６はカラムアドレス信号が指定するアドレスに基づいてカラムスイッチ回路にカラムを選択させる。記憶回路は前記センスラッチＳＬ等を備えて構成される。カラムスイッチ回路は前記カラムスイッチＹＧ＿１，ＹＧ＿２などを備えて構成される。

ワード線及びブロック制御回路（ＷＬ・ＢＬＫ＿ＣＮＴ）５はロウアドレスデコーダ及びワードドライバを有する。このワード線及びブロック制御回路（ＷＬ・ＢＬＫ＿ＣＮＴ）５は動作モード（消去、書込み、読出し）とロウアドレス信号が指定するアドレスとに基づいてワード線ＷＬの電位とゲート制御線ＳＧＳ＿Ａ，ＳＧＳ＿Ｂ、ＳＧＢ１＿Ａ，ＳＧＢ２＿Ａ，ＳＧＢ１＿Ｂ，ＳＧＢ２＿Ｂの電位を制御する。なお、ＳＧＢ１＿Ａが選択状態のとき、ＳＧＢ２＿Ａ、ＳＧＢ１＿Ｂ、ＳＧＢ２＿Ｂを非選択状態とし、ＳＧＢ２＿Ａが選択状態のとき、ＳＧＢ１＿Ａ、ＳＧＢ１＿Ｂ、ＳＧＢ２＿Ｂを非選択状態とし、ＳＧＢ１＿Ｂが選択状態のとき、ＳＧＢ２＿Ｂ、ＳＧＢ１＿Ａ、ＳＧＢ２＿Ａを非選択状態とし、ＳＧＢ２＿Ｂが選択状態のとき、ＳＧＢ１＿Ｂ、ＳＧＢ１＿Ａ、ＳＧＢ２＿Ａを非選択状態とする。アドレスバッファ（ＡＢＵＦ）４はフラッシュメモリ１の外部からロウアドレス信号及びカラムアドレス信号が入力される。

ウェル及びソース線制御回路（ＷＥＬ・ＳＬ＿ＣＮＴ）１３は、動作モード（消去、書込み、読出し）に基づいて複数のメモリブロックに対応するウェル領域の電位並びにソース線の電位を制御する。

電圧発生回路（ＶＰＧ）１２はワード線駆動電圧やウェル電位等の動作電圧を生成する。例えば、書込み時に、電圧発生回路１２は書込み選択ワード線電圧、書込み非選択ワード線電圧等を発生する。これらの電電圧は複数のブロックのうち、選択されたブロック内の複数本のワード線に振り分けられることになる。また、消去時に、電圧発生回路１２は消去用のウェル電圧を発生する。この消去用のウェル電圧は消去対象として選択されたブロックのウェル領域に印加される。

コマンドインタフェース回路（ＣＭＤＩＦ）１０はフラッシュメモリ１の外部から供給されるアクセス制御信号に基づいて、データ入出力バッファ７に入力されるデータがホスト装置から供給されるコマンドデータであるか否かを判定する。データ入出力バッファ７に入力されたデータがコマンドデータである場合、コマンドインタフェース回路１０はコマンドデータをステートマシン（ＳＴＣＮＴ）１１に供給する。

ステートマシン１１は、コマンドデータに基づいてフラッシュメモリ1の動作モード（消去、書込み、読出し）を決定し、決定した動作モードに応じて、フラッシュメモリ１の全体の動作を制御する。

例えば消去動作モードにおいては、消去対象メモリブロック内の全ワード線ＷＬに０Ｖを印加し、そのウェル領域に２０Ｖのウェル電圧を印加して、フローティングゲート中の電子をＦＮ電界によりウェル領域に引き抜くことでメモリセルの閾値電圧を低くする。書込み動作モードにおいては、書込み対象とされる不揮発性メモリセルが形成されるメモリブロックのウェル領域が０Ｖ、書込み対象とされる不揮発性メモリセルＱＭのワード線ＷＬにはブロック制御回路５によって１５Ｖ程度から０．５Ｖ刻みに制御された書込み選択ワード線電圧が印加され、書込み対象とされる不揮発性メモリセルＱＭの主ビット線には０Ｖが供給されることで、トンネル酸化膜中をＦＮ電界により電子をフローティングゲート中に注入してメモリセルトランジスタの閾値電圧を高くする。このとき、書込み選択メモリブロックにおいて非選択ワード線には非選択ワード線電圧としての１０Ｖ程度の転送電圧が印加され、ビット線接続トランジスタのゲートを３Ｖ、ソース線接続トランジスタのゲートを０Ｖにする。これは、書込み非選択ワード線を転送電圧にすることで、当該転送電圧をゲートに受ける不揮発性メモリセルＱＭのチャネル領域の電圧を自己昇圧（セルフブースト）してトンネル酸化膜に印加される電界を緩和するためである。読出し動作モードにおいては、主ビット線を充電し、読出し選択メモリブロックにおいて、メモリビット線接続トランジスタのゲートを５Ｖ、ソース線接続トランジスタのゲートを５Ｖとし、読出し選択ワード線を読出し判定レベル０Ｖ、読出し非選択ワード線を５Ｖとする。これにより、読出し対象とされる不揮発性メモリセルが消去状態であれば主ビット線がディスチャージされ、書込み状態であればプリチャージ状態を維持し、その相違をセンスラッチＳＬで検出することによって記憶情報の判定を行う。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、１メモリブロック当たり１本の主ビット線に対して設けるストリングアレイは２列に限定されず、それより多くてもよい。また、１本の主ビット線に対してストリングアレイを設ける位置は左右に限定されず主ビット線の長手方向に複数列配置してもよい。また、不揮発性メモリセルによる情報記憶は２値記憶又は４値等の多値記憶の何れであってもよい。不揮発性メモリセルはフローティングゲートを持つスタックドゲート構造に限定されない。フローティングゲートに代えてシリコンナイトライド等のトラップ膜を採用したスタックドゲート構造等であってもよい。本発明はフラッシュメモリに限定されず、ＥＥＰＲＯＭ等、その他の不揮発性メモリにも適用可能である。本発明に係る半導体記憶装置は不揮発性メモリＬＳＩに限定されず、マイクロコンピュータ等のデータ処理ＬＳＩのオンチップメモリであってもよい。また消去電圧や書込み電圧は適宜変更可能である。

本発明の一例に係るフラッシュメモリにおけるＮＡＮＤ型メモリアレイの回路構成を例示する回路図である。 図１の回路構成に対応するレイアウト構成を例示する概略レイアウト図である。 図２における主ビット線方向の縦断面とワード線方向の縦断面を例示する断面図である。 １本の主ビット線に対して１メモリブロック内のセルストリング及びビット線選択トランジスタを１個とする比較例に係る回路図である。 図４の回路に対応する概略レイアウト図である。 図４における主ビット線方向の縦断面とワード線方向の縦断面を例示する断面図である。 図１の構成において主ビット線を２本づつカラムスイッチを介して結合し、結合ノードにセンスラッチＳＬを接続したときのアレイ構成を例示する回路図である。 図４の構成において主ビット線を２本づつカラムスイッチを介して結合し、結合ノードにセンスラッチＳＬを接続したときのアレイ構成を例示する回路図である。 本発明に係るフラッシュメモリにおける別のＮＡＮＤ型メモリアレイの回路構成を例示する回路図である。 本発明に係るフラッシュメモリにおける更に別のＮＡＮＤ型メモリアレイの回路構成を例示する回路図である。 本発明を適用しフラッシュメモリのブロック図である。

符号の説明

ＱＭ 不揮発性メモリセル
ＧＢＬ＜ｎ−１＞、ＧＢＬ＜ｎ＞ 主ビット線
ＢＬＯＣＫ＿Ａ，ＢＬＯＣＫ＿Ｂ メモリブロック
ＳＴＲＧ＿Ａ,ＳＴＲＧ＿Ｂ セルストリング
ＷＬ＜０＞〜ＷＬ＜３１＞ ワード線
ＳＬ＿Ａ、ＳＬ＿Ｂ ソース線
ＱＳ＿Ａ、ＱＳ＿Ｂ ソース線接続トランジスタ
ＱＢ１＿Ａ，ＱＢ２＿Ａ、ＱＢ１＿Ｂ，ＱＢ２＿Ｂ ビット線接続トランジスタ
ＳＧＳ＿Ａ，ＳＧＳ＿Ｂ，ＳＧＢ１＿Ｂ，ＳＧＢ１＿Ａ，ＳＧＢ２＿Ｂ，ＳＧＢ２＿Ａ ゲート制御線
ＱＰ 寄生ＭＯＳトランジスタ
ＹＧ＿１，ＹＧ＿２ カラムスイッチ
ＳＬ センスラッチ
１ フラッシュメモリ
２ メモリアレイ（ＭＡＲＹ）
５ ワード線及びブロック制御回路（ＷＬ・ＢＬＫ＿ＣＮＴ）
９ データ制御回路（ＤＣＮＴ）
１１ ステートマシン（ＳＴＣＮＴ）
１３ ソース線制御回路（ＷＥＬ・ＳＬ＿ＣＮＴ）

Claims (10)

1. 複数の不揮発性メモリセルが第１の方向に直列接続されたセルストリングと、このセルストリングの一方端に一方の導通端が電気的に接続されたソース線接続トランジスタと、前記セルストリングの他方端に一方の導通端が電気的に接続されたビット線接続トランジスタとを含んでセル列を構成し、前記第１の方向に直交する第２の方向に順次連続して配列された第１から第４のセル列が配列された第１のブロックと、
   前記第１と第２のセル列のビット線接続トランジスタの他方の導通端に接続され、前記第１の方向に伸びる第１の主ビット線と、
   前記第３と第４のセル列のビット線接続トランジスタの他方の導通端に接続され、前記第１の方向に伸びる第２の主ビット線と、
   前記第２の方向に伸び、前記第１から第４のセル列の対応の不揮発性メモリセルの制御電極にそれぞれ接続される前記第１のブロックの複数のワード線と、
   前記第２の方向に伸び、前記第１から第４のセル列のソース線接続トランジスタの制御電極にそれぞれ接続される前記第１のブロックのソース選択線と、
   前記第２の方向に伸び、前記第１から第４のセル列のソース線接続トランジスタの他方の導通端に接続される前記第１のブロックのソース線と、
   前記第１と第３のセル列のビット線接続トランジスタの制御電極に接続された前記第１のブロックの第１のセルストリング選択線と、
   前記第２と第４のセル列のビット線接続トランジスタの制御電極に接続された前記第１のブロックの第２のセルストリング選択線と、を備える半導体記憶装置。
2. 前記第１の主ビット線を挟むように前記第１と第２のメモリセル列が設けられ、前記第２の主ビット線を挟むように前記第３と第４のメモリセル列が設けられた、請求項１に記載の半導体記憶装置。
3. 前記第２の方向に伸びる線に対し折り返すように、前記第１のブロックに対応して第２のブロック、前記第１のブロックの複数のワード線に対応して第２のブロックの複数のワード線、前記第１のブロックの第１のソース選択線に対応して第２のブロックのソース選択線、前記第１のブロックのソース線に対応して第２のブロックのソース線、前記第１のブロックの第１のセルストリング線に対応して第２のブロックの第１のセルストリング線、前記第１のブロックの第２のセルストリング線に対応して第２のブロックの第２のセルストリング線が設けられ、
   前記第１の主ビット線は、前記第２のブロックの前記第１と第２のセル列のビット線接続トランジスタの他方の導通端に接続され、
   前記第２の主ビット線は、前記第２のブロックの前記第３と第４のセル列のビット線接続トランジスタの他方の導通端に接続された、請求項１もしくは２に記載の半導体記憶装置。
4. 前記各セル列は、対応の前記セルストリングと対応の前記主ビット線との間に、ディプレッション型トランジスタを有し、
   前記各ディプレッション型トランジスタの制御電極は、前記第２の方向に隣接する列のビット線接続トランジスタの制御電極に接続されたセルストリング線に接続された、請求項３に記載の半導体記憶装置。
5. 前記不揮発性メモリセルは、対応するワード線に接続されたメモリゲートと電荷蓄積ゲートとを備え電気的に消去及び書込み可能であるセルであり、
   前記ディプレッショントランジスタは、対応するセルストリング線に接続されたメモリゲートと電荷蓄積ゲートとが接続されたものである、請求項４に記載の半導体記憶装置。
6. 複数の主ビット線のいずれかを選択するスイッチと、このスイッチを介して伝達されたデータを増幅するセンスラッチとを備える、請求項１から５のいずれかに記載の半導体記憶装置。
7. 複数のメモリブロックと、前記複数のメモリブロックが共有する複数の主ビット線と、前記複数のメモリブロックに接続された複数のワード線と、ゲート制御線と、ソース線とを有し、
   前記メモリブロックは、対応するワード線に接続されたメモリゲートと電荷蓄積ゲートとを備え電気的に消去及び書込み可能な複数の不揮発性メモリセルが直列接続された複数列のセルストリングと、ゲート電極がそれぞれ前記ゲート制御線に接続され、前記各セルストリングの一端を前記ソース線に接続する、各セルストリング毎に設けられたソース線接続トランジスタと、第１と第２の２列のセルストリングの他端を同一の主ビット線にそれぞれ接続可能とする第１と第２のビット線接続トランジスタとを含み、
   各前記第１と第２のビット線接続トランジスタは、前記主ビット線の長手方向に隣接する２個のメモリブロックの２つのセルストリングに挟まれるように配置される、半導体記憶装置。
8. 前記メモリブロックにおいて各々の主ビット線の長手方向に沿った線の両側に夫々１列づつセルストリングが配置された請求項７に記載の半導体記憶装置。
9. 前記メモリブロックにおいて各々の主ビット線に対応する相互に一方のセルストリングの半導体活性領域上にある他方のセルストリングを制御するためのビット線選択トランジスタのゲート制御線下に配置されるトランジスタはディプレッション型である請求項８に記載の半導体記憶装置。
10. 前記主ビット線は金属配線であり、前記主ビット線は２本づつ前記主ビット線を選択するスイッチを介して結合され、この結合された部分にセンスラッチが接続された請求項９に記載の半導体記憶装置。

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