JP3985689B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ワードゲート及びセレクトゲートにより制御される不揮発性メモリ素子を備えた不揮発性半導体記憶装置に関する。
【０００２】
【背景技術】
不揮発性半導体記憶装置の一例として、チャネルとゲートとの間のゲート絶縁膜が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductorまたは-substrate）型が知られている。
【０００３】
MONOS型不揮発性半導体記憶装置として、１つの選択ゲートと、１つの制御ゲートにより制御される不揮発性メモリ素子（MONOSメモリ素子）を備えたMONOSフラッシュメモリセルが開示されている。（例えば、特許文献１、特許文献２、特許文献３及び特許文献４参照）
【０００４】
【特許文献１】
特開平６−１８１３１９号公報
【特許文献２】
特開平１１−７４３８９号公報
【特許文献３】
米国特許５４０８１１５号明細書
【特許文献４】
米国特許５９６９３８３号明細書
【０００５】
【発明が解決しようとする課題】
本発明は、レイアウト面積の小さい不揮発性半導体記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、行方向及び列方向に複数のメモリセルが配設されて構成されたメモリセルアレイを有し、前記メモリセルアレイは、複数の素子分離領域を有し、前記複数のメモリセルの各々は、第１の不純物層と、第２の不純物層と、前記第１の不純物層及び前記第２の不純物層間のチャネル領域と、前記チャネル領域と対向して配置されたワードゲート及びセレクトゲートと、前記ワードゲートと前記チャネル領域との間に形成された不揮発性メモリ素子とを有し、複数のワードゲート用配線の少なくとも一つと前記複数のワードゲートの少なくとも一つとを接続するワード線接続部が、前記複数の素子分離領域の少なくとも一つの前記素子分離領域上に配置されている。
【０００７】
前記メモリセルアレイは、複数のメモリブロックを有することができる。前記複数のメモリブロックの各々は、複数のメモリセルで構成されることができる。前記複数のメモリセルの各々に保持されている情報を消去する動作は、前記複数のメモリブロックの各々を一つの単位として、前記メモリブロック毎に一括して行われることができる。
【０００８】
前記列方向で隣り合う各２本の前記ワードゲートを、前記ワード線接続部が配置されている前記素子分離領域上で接続する複数の共通接続部をさらに有することができる。
【０００９】
前記ワード線接続部は、前記複数のワードゲート用配線の少なくとも一つと、前記複数の共通接続部一つと、を接続することができる。
【００１０】
あるいは、前記メモリブロック内のすべての前記ワードゲート及び前記メモリブロック内のすべての前記ワードゲート用配線が共通接続されることができる。
【００１１】
前記複数のワードゲート用配線は、前記行方向に沿って延びる第１の配線と、前記列方向に沿って延びる第２の配線とを、有することができる。前記ワード線接続部は、前記複数の共通接続部一つと前記第２の配線とを接続する第２ワード線接続部を含むことができる。
【００１２】
前記メモリセルアレイは、少なくとも１つのソース用配線と、複数のソース線接続部と、を有することができる。前記複数のソース線接続部の各々は、前記少なくとも一つのソース用配線と、前記第１の不純物層とを接続することができる。
【００１３】
あるいは、前記複数のソース線接続部の各々は、前記少なくとも一つのソース用配線と、前記第２の不純物層とを接続することができる。
【００１４】
前記複数のソース用配線は、前記行方向に沿って延びる第３の配線と、前記列方向に沿って延びる第４の配線とを、有することができる。前記複数のソース線接続部の少なくとも一つは、前記第３の配線と、前記第４の配線とを接続する第２ソース線接続部を含むことができる。
【００１５】
【発明の実施の形態】
（第１実施形態）
以下、本発明の第１実施形態について、図面を参照して説明する。
【００１６】
（全体構成とメモリブロック）
図１は、本実施形態の全体構成を表すブロック図である。メモリセルアレイ４０００は、行方向Ｘ及び列方向Ｙに沿って配列された複数のメモリセル４１０（後に図示する）を備える。また、メモリセルアレイ４０００は、複数のメモリブロック４００を備える。各メモリブロック４００は複数のメモリセル４１０（後に図示する）で構成される。電源回路１００からは複数種の電圧が発生される。発生された複数種の電圧は、複数の電圧供給線により各メモリブロック４００へ供給される。また、メモリセルアレイ４０００は、メモリセルアレイ４０００中のビット線６０（後に図示する）を駆動するビット線駆動部（図示せず）を備える。
【００１７】
図２は、メモリブロック４００の一部を示した回路図である。メモリブロック４００は、複数のワード線５０、複数のビット線６０、複数のセレクト線７０、複数のソース線８０及び複数のメモリセル４１０を備える。また、メモリブロック４００は、ワード線駆動部３００、セレクト線駆動部（図示せず）及びソース線駆動部８００を備える。図２中で点線で丸く囲まれた部分は、メモリセル４１０の一つを示す。
【００１８】
メモリセル４１０は、セレクトゲート４１１、ワードゲート４１２及びＯＮＯ膜４１３を有する。メモリセル４１０の構造については、後に詳細を述べる。
【００１９】
ワード線駆動部３００は、複数の単位ワード線駆動部３１０から構成されている。複数のワード線５０の各々は、メモリブロック４００内の行方向Ｘに沿って配置された複数のメモリセル４１０のワードゲート４１２を共通接続する。
【００２０】
セレクト線駆動部（図示せず）は、メモリブロック４００内のすべてのセレクト線７０を駆動する。複数のセレクト線７０の各々は、メモリブロック４００内の行方向Ｘに沿って配置された複数のメモリセル４１０のそれぞれのセレクトゲート４１１を共通接続する。
【００２１】
ソース線駆動部８００は、複数の単位ソース線駆動部８１０から構成されている。複数のソース線８０の各々は、メモリブロック４００内の行方向Ｘに沿って配置された複数のメモリセル４１０のそれぞれの第１の不純物層（以下、ワードライン側不純物層ＷＬＤという）を共通接続する。複数のビット線６０の各々は列方向Ｙに、複数のメモリセル４１０のそれぞれの第２の不純物層（以下、セレクトゲート側不純物層ＳＧＤという）を共通接続する。
【００２２】
図３は、メモリブロック４００の一部について、各層の接続関係、位置関係が模式的に表された平面図である。符号９００は素子分離領域（例えばＳＴＩ（Shallow-Trench-Isolation））を表し、符号ＣＯＮＴはコンタクトを表す。コンタクトＣＯＮＴのうち、符号９５１は第１ワード線接続部を示し、符号９８０は第１ソース線接続部を示し、符号９８１は第２ソース線接続部を示す。また、符号ＡＬＡは第１配線層を表し、符号ＡＬＢは第２配線層を表し、符号ＡＬＣは第３配線層を表す。なお、各配線層ＡＬＡ〜ＡＬＣのうち、第１配線層が基板に一番近い最下層の配線層である。
【００２３】
列方向Ｙに沿って複数のビット線６０が第２配線層ＡＬＢに配置されている。また、行方向Ｘに沿って複数のソース用配線（ソース線８０）及び複数のセレクト線７０が配置されている。各ソース線８０は、第３配線層ＡＬＣに配置されている。各セレクト線７０は、行方向Ｘで各セレクトゲート４１１を共通接続するように第１配線層ＡＬＡに配置されている。さらに列方向Ｙに沿って、複数の第４の配線（ソース用配線８１）が素子分離領域９００上の第２配線層ＡＬＢに配置されている。各ソース用配線８１は各ソース線８０と各ワードライン側不純物層ＷＬＤ（後に図示する）をそれぞれ接続する。また、行方向Ｘに沿って複数配置されたワードゲート４１２の上層の第３配線層ＡＬＣに複数のワード用配線である第１の配線（以下ワード線５０と言う）が配置されている。点線で丸く囲まれた部分は、隣り合う２つのワードゲート４１２を接続する共通接続部９５０を表す。
【００２４】
図３によると、素子分離領域９００上の共通接続部９５０にワードゲート４１２用のコンタクトＣＯＮＴ（第１ワード線接続部９５１）が配置されている。つまり、ワードゲート４１２用のコンタクトＣＯＮＴは、素子分離領域９００上に配置され、ワード用配線５０とワードゲート４１２を接続している。符号Ａ−Ａ、符号Ｂ−Ｂ及び符号Ｃ−Ｃはそれぞれ、以下に図示する断面図の切り口位置を示す。以下の図においても、同符号のものは、同様の意味を表す。
【００２５】
図４〜６は、Ａ−Ａ断面、Ｂ−Ｂ断面、Ｃ−Ｃ断面のそれぞれについて示された図である。
【００２６】
図４を参照してＡ−Ａ断面を説明する。図４の横方向は、列方向Ｙと同方向を表す。符号４１４は基板を表す。また、符号Ｉ１は第１絶縁層を表し、符号Ｉ２は第２絶縁層を表し、符号Ｉ３は第３絶縁層を表す。素子分離領域９００上にセレクトゲート４１１及びワードゲート４１２が配置されている。セレクトゲート４１１と素子分離領域９００との間には、絶縁体膜（例えばSiO２）が配置されている。また、ワードゲート４１２と素子分領域９００との間に窒化膜４１７（例えばSiN）が形成されている。セレクトゲート４１１は導電体（例えばポリシリコン）で形成されている。
【００２７】
第１配線層ＡＬＡには、複数のセレクト線７０が形成されている。各セレクト線７０は、それぞれのすぐ下層にて第１絶縁層Ｉ１により覆われているセレクトゲート４１１へ、コンタクトＣＯＮＴ（第１配線層ＡＬＡからセレクトゲート４１１へ接続する接続部）により接続されている。第３配線層ＡＬＣには、複数のワード線５０及び複数のソース線８０が形成されている。各ワード線５０は、それぞれの下方にて第１絶縁層Ｉ１により覆われている共通接続部９５０（ワードゲート４１２）へワード線接続部（第１ワード線接続部９５１）により接続されている。また、基板４１４内には、素子分領域９００が形成されているので、チャネル領域が形成されない。なお、以下の図において、同符号のものは、同様の意味を表す。
【００２８】
次に図５を参照してＢ−Ｂ断面を説明する。基板４１４内には、複数のセレクトゲート側不純物層ＳＧＤ及び複数のワードライン側不純物層ＷＬＤが形成されている。基板４１４内の各セレクトゲート側不純物層ＳＧＤ及び各ワードライン側不純物層ＷＬＤの間には、チャネル領域が形成される。各セレクトゲート側不純物層ＳＧＤは、各セレクトゲート側不純物層ＳＧＤの列方向Ｙでの両端側に配置されている２つのメモリセル４１０に共用される。また、各ワードライン側不純物層ＷＬＤは、各ワードライン側不純物層ＷＬＤの列方向Ｙでの両端側に配置されている２つのメモリセル４１０に共用される。複数のセレクトゲート４１１及び複数のワードゲート４１２は、第１絶縁層Ｉ１により覆われている。また、ワードゲート４１２とチャネル領域との間にL字状（または逆Ｌ字状）に窒化膜４１７（例えばSiN）が形成されている。この窒化膜４１７と、その表裏側の絶縁体膜（例えばSiO2）とで、トラップ層としてのＯＮＯ膜４１３を形成している。第１配線層ＡＬＡには、複数のセレクト線７０が形成されている。第2配線層ＡＬＢには、一本のビット線６０が形成されている。ビット線６０は、導電体（例えばメタル）で形成することができる。このビット線６０は、複数のコンタクトＣＯＮＴ（第２配線層ＡＬＢから基板４１４へ接続する接続部）により、基板４１４内の複数のセレクトゲート側不純物層ＳＧＤに接続されている。第３配線層ＡＬＣには、複数のワード線５０及び複数のソース線８０が形成されている。
【００２９】
次に図６を参照してＣ−Ｃ断面を説明する。基板４１４内には、複数の素子分領域９００及び複数のワードライン側不純物層ＷＬＤが形成されている。複数のセレクトゲート４１１及び複数のワードゲート４１２は、第１絶縁層Ｉ１により覆われている。また、ワードゲート４１２と素子分領域９００との間にL字状（または逆Ｌ字状）に窒化膜４１７（例えばSiN）が形成されている。第１配線層ＡＬＡには、複数のセレクト線７０が形成されている。各セレクト線７０は、それぞれのすぐ下層にて第１絶縁層Ｉ１により覆われているセレクトゲート４１１へ、コンタクト（第１配線層ＡＬＡからセレクトゲート４１１へ接続する接続部）により接続されている。第２配線層ＡＬＢには、各ソース線８０をそれぞれ各ワードライン側不純物層ＷＬＤへ接続するための橋渡しをする第４の配線（ソース用配線８１）が複数形成されている。ソース用配線８１は例えば、金属で形成できる。第３配線層ＡＬＣには、複数のワード線５０及び複数のソース線８０が形成されている。各ソース線８０はソース線接続部（第２ソース線接続部９８１）により第２配線層ＡＬＢに形成された各ソース用配線８１に一旦接続される。さらに各ソース用配線８１は、ソース線接続部（第１ソース線接続部９８０）により、各ワードライン側不純物層ＷＬＤへ接続される。なお、基板４１４内には、複数の素子分領域９００が形成されているため、チャネル領域は形成されない。
【００３０】
上述されたメモリセル４１０の構成は一例であり、例えば、メモリセル４１０の窒化膜４１７は、セレクトゲート４１１及びワードゲート４１２の間に延在形成させなくてもよい。また、ワードゲート４１２の表面には、シリサイド（図示せず）を形成することができる。シリサイド（図示せず）として、例えばCoシリサイドまたはTiシリサイドを使用することができる。これによりワードゲート４１２の負荷抵抗値を下げることができる。
【００３１】
上記の構造とは別に、セレクトゲート側不純物層ＳＧＤとワードライン側不純物層ＷＬＤとは互いに入れ替えて構成することもできる。その場合の構成については、後に記載する。
【００３２】
（動作説明）
本実施形態では、各メモリセル４１０へのアクセスは、メモリブロック４００単位で行われる。つまり、メモリセル４１０を選択するためには、まず、メモリブロック４００を選択し、その後メモリセル４１０を選択する。選択されたメモリセル４１０を選択メモリセルと呼ぶ。選択メモリセルを有するメモリブロック４００を選択メモリブロック、それ以外のメモリブロック４００を非選択メモリブロックと呼ぶ。
【００３３】
複数のワード線５０のうち、選択されたワード線５０を選択ワード線、それ以外のワード線５０を非選択ワード線と呼ぶ。複数のビット線６０のうち、選択されたビット線６０を選択ビット線、それ以外のビット線６０を非選択ビット線と呼ぶ。複数のセレクト線７０のうち、選択されたセレクト線７０を選択セレクト線、それ以外のセレクト線７０を非選択セレクト線と呼ぶ。複数のソース線８０のうち、選択されたソース線８０を選択ソース線、それ以外のソース線８０を非選択ソース線と呼ぶ。
【００３４】
また、非選択メモリブロック中のワード線５０、ビット線６０、セレクト線７０及びソース線８０は、すべての動作において、すべて非選択メモリブロック電圧（０Ｖ）に設定されている。以下に、図７を参照しながら、各動作（スタンバイ、リード、プログラム、イレーズ）を説明する。図７の点線で丸く囲まれた符号ＳＭは、選択メモリセルを表す。また、符号ＵＳＭ及び符号Ａ〜Ｄは非選択メモリセルを表す。
【００３５】
（スタンバイ）
各ワード線５０はすべてスタンバイ用ワード電圧（０Ｖ）に設定される。各ビット線６０はすべてスタンバイ用ビット電圧（０Ｖ）に設定される。各セレクト線７０はすべてスタンバイ用セレクト電圧（０Ｖ）に設定される。また、各ソース線８０はすべてスタンバイ用ソース電圧（０Ｖ）に設定される。
【００３６】
スタンバイ時は、メモリセルアレイ４０００内（選択メモリブロック内及び非選択メモリブロック内）のすべてのメモリセル４１０は、上述のような電圧印加状態にある。
【００３７】
（リード）
図７の選択メモリセルＳＭに接続されたワード線５０（選択ワード線）はリード用選択ワード電圧（電源電圧Ｖｃｃ）にチャージアップされる。選択メモリブロック内の非選択ワード線はすべてリード用非選択ワード電圧（０Ｖ）に設定される。選択メモリセルＳＭに接続されたセレクト線７０（選択セレクト線）はリード用選択セレクト電圧（電源電圧Ｖｃｃ）にチャージアップされる。選択メモリブロック内の非選択セレクト線はすべてリード用非選択セレクト電圧（０Ｖ）に設定される。選択メモリセルＳＭに接続されたソース線８０（選択ソース線）はリード用選択ソース電圧（電源電圧Ｖｃｃ）にチャージアップされる。選択メモリブロック内の非選択ソース線はすべてリード用非選択ソース電圧（０Ｖ）に設定される。また、選択メモリセルに接続されているビット線５０（選択ビット線（選択メモリセルＳＭに接続されているビット線５０を含む））はすべてリード用選択ビット電圧（Ｖｃｃ−Ｖｔｈ）に設定される。その他のビット線６０つまり選択メモリブロック中の非選択ビット線はすべてリード用非選択ビット電圧（０Ｖ）に設定される。
【００３８】
前述のような電圧印加状態になると、選択メモリセルのワードライン側不純物層ＷＬＤとセレクトゲート側不純物層ＳＧＤの間のチャネル領域にチャネルが形成される。そして、選択メモリセルＳＭのワードゲート４１２はリード用選択ワード電圧（Ｖｃｃ）にチャージアップされているので、チャネル領域に飛び出した電子はホットエレクトロンとなる。さらに、選択メモリセルＳＭのセレクトゲート４１１はリード用選択セレクト電圧（Ｖｃｃ）にチャージアップされているので、ホットエレクトロンはセレクトゲート４１１側に引き寄せられる。このようにして、選択メモリセルＳＭの両側にあるワードライン側不純物層ＷＬＤとセレクトゲート側不純物層ＳＧＤの間のチャネル領域に電流（ＩＤＳ）が流れる。
【００３９】
メモリセル４１０のワードゲート４１２、ＯＮＯ膜４１３、チャネル領域の３つの領域構造を、ＭＯＳトランジスタとみなすことができる。このとき、ＯＮＯ膜４１３に電荷がトラップされている状態では、電荷がトラップされていない状態より閾値が高くなる。図８が前述の電荷の有無と、ワードライン側不純物層ＷＬＤとセレクトゲート側不純物層ＳＧＤとの間に流れる電流についての相関関係を表した図である。
【００４０】
図８によると、ワードゲート４１２に電圧Ｖｒｅａｄを印加した時において、ＯＮＯ膜に電荷がトラップされていない場合では電流ＩＤＳは約２０μＡ流れるが、電荷がトラップされている場合では電流ＩＤＳはあまり流れない。つまり、ＯＮＯ膜に電荷がトラップされていると、トランジスタの閾値が高くなるので、ワードゲート４１２への印加電圧が、電圧Ｖｒｅａｄでは、電流ＩＤＳがあまり流れないのである。
【００４１】
この電流の大小を各ビット線６０に配置されているセンスアンプ（図示せず）で読みとることで、選択メモリセルに保持されているデータを読みとることができる。
【００４２】
以上が選択メモリセルに対してのデータ読み込み（リード）の原理である。なお、上述のリード動作は、フォワードリードである。つまり、ワードライン側不純物層ＷＬＤとセレクトゲート側不純物層ＳＧＤとにおいて、プログラム時と同様にワードライン側不純物層ＷＬＤに高電圧を印加している。読み出し方法としてリバースリードを用いることも可能である。
【００４３】
以下の表１に、リード時の電圧印加状態（フォワードリード及びリバースリードについて）を示した。表１の非選択メモリセルは図７の非選択メモリセルＵＳＭを示し、表１の選択メモリセルは図７の選択メモリセルＳＭを示す。表１のセル内の数値または、Ｖｃｃは電圧値を表している。符号ＷＬはワード線５０を示し、符号ＳＧはセレクト線７０を示す。また、符号ＳＬはソース線８０を示し、符号ＢＬはビット線６０を示す。なお、以下において、表１の符号と同符号のものは、表１の同符号のものと同じものを示す。
【００４４】
【表１】
表１の非選択ブロックは、スタンバイ時の状態と全く同じである。プログラム時と、イレーズ時も同様に、非選択ブロックは、スタンバイ時の状態と同じ状態である。
【００４５】
なお、非選択メモリセルは、非選択メモリセルＵＳＭを含めて、電圧印加状態に応じて５種類に分類できる。残りの４種類が、非選択メモリセルＡ〜Ｄである。図７の非選択メモリセルＡには、選択ワード線、選択ビット線、非選択セレクト線及び選択ソース線が接続されている。図７の非選択メモリセルＢには、非選択ワード線、選択ビット線、非選択セレクト線及び選択ソース線が接続されている。図７の非選択メモリセルＣには、選択ワード線、非選択ビット線、選択セレクト線及び選択ソース線が接続されている。図７の非選択メモリセルＤには、選択ワード線、非選択ビット線、非選択セレクト線及び選択ソース線が接続されている。表２に非選択メモリセルＡ〜Ｄについての電圧印加状態を示した。
【００４６】
【表２】
上述の原理から、選択メモリセルには、選択ワード線、選択ビット線、選択セレクト線及び選択ソース線が接続される必要がある。メモリセル４１０に一つでも非選択系の線（非選択ワード線、非選択ビット線、非選択セレクト線、非選択ソース線）が接続されている場合は、そのメモリセル４１０は非選択メモリセルである。
【００４７】
（プログラム）
選択メモリセルＳＭに接続されているワード線５０（選択ワード線）はプログラム用選択ワード電圧（５．５Ｖ）にチャージアップされる。選択メモリブロック内の非選択ワード線はすべてプログラム用非選択ワード電圧（０Ｖ）に設定されている。選択メモリセルＳＭに接続されたセレクト線７０（選択セレクト線）はプログラム用選択セレクト電圧（１Ｖ）にチャージアップされ、非選択セレクト線はすべてプログラム用非選択セレクト電圧（０Ｖ）に設定される。選択メモリセルＳＭに接続されたソース線８０（選択ソース線）はプログラム用選択ソース電圧（５Ｖ）にチャージアップされ、非選択ソース線はすべてプログラム用非選択ソース電圧（０Ｖ）に設定されている。また、選択メモリセルＳＭに接続されたビット線６０（選択ビット線）はすべてプログラム用選択ビット電圧（０Ｖ）に設定され、選択メモリブロック中の非選択ビット線はすべてプログラム用非選択ビット電圧（Ｖｃｃ）に設定される。
【００４８】
上述のような電圧印加状態になると、選択メモリセルのワードライン側不純物層ＷＬＤとセレクトゲート側不純物層ＳＧＤの間のチャネル領域にチャネルが形成される。そして、選択メモリセルＳＭのセレクトゲート４１１はプログラム用選択セレクト電圧（１Ｖ）にチャージアップされているので、チャネル領域に飛び出した電子はホットエレクトロンとなる。さらに選択メモリセルのワードゲート４１２はプログラム用選択ワード電圧（５．５Ｖ）にチャージアップされているので、ホットエレクトロンはワードゲート４１２側に引き寄せられる。このとき、引き寄せられたホットエレクトロンは、ＯＮＯ膜４１３によりトラップされる。なお、前述のような電圧印加状態は、選択メモリセルＳＭに“０”データを書き込む場合の状態である。選択メモリセルＳＭに“１”データを書き込む場合は、選択ビット線に“１”プログラム用選択ビット電圧（Ｖｃｃ）を印加する。以上が選択メモリセルに対してのデータ書き込み（プログラム）の原理である。
【００４９】
表３にプログラム時の電圧印加状態を示した。
【００５０】
【表３】
表３の非選択メモリセルは、図７の非選択メモリセルＵＳＭを示す。また、表３の選択メモリセルは、図７の選択メモリセルＳＭを示す。
【００５１】
リード動作と同様に、プログラム時にも非選択メモリセルには、５種類の電圧印加状態（非選択メモリセルＵＳＭ及び非選択メモリセルＡ〜Ｄ）がある（図７参照）。この５つのうち、非選択メモリセルＡ〜Ｄの電圧印加状態について表４に示した。
【００５２】
【表４】
（イレーズ）
イレーズは、選択メモリブロック内すべてのメモリセル４１０に対して行われる。つまり、選択メモリブロック内のすべてのメモリセル４１０が選択メモリセルとなる。選択メモリブロック内のすべてのワード線５０は消去用ワード（−３Ｖ）にチャージアップされている。選択メモリブロック内のすべてのセレクト線７０は消去用セレクト電圧（０Ｖ）に設定されている。また、選択メモリブロック内のすべてのソース線８０は消去用ソース電圧（５Ｖ）にチャージアップされている。さらに、選択メモリブロック内のすべてのビット線６０は消去用ビット電圧（０Ｖ）に設定される。また、選択メモリブロックの基板４１４には消去用基板電圧（０Ｖ）が印加される。
【００５３】
前述のような電圧印加状態になると、ワードライン側不純物層ＷＬＤとセレクトゲート側不純物層ＳＧＤの間のチャネル領域にチャネルが形成される。ところが、選択ブロック内のメモリセル４１０の各ワードゲート４１２は消去用ワード電圧（−３Ｖ）にチャージアップされているので、各ワードゲート４１２とセレクトゲート側不純物層ＳＧＤの間に電界が生じる。その結果で生じたホットホールにより、ＯＮＯ膜４１３にトラップされていた電荷（電子）を消去できるのである。
【００５４】
表５にイレーズ時の電圧印加状態を示した。
【００５５】
【表５】
イレーズ動作時の非選択メモリブロックについては、スタンバイ時と同様の電圧印加状態にある。
【００５６】
（効果）
図３のレイアウトでは、素子分離領域９００上にワードゲート４１２用のコンタクト及びワードライン側不純物層ＷＬＤ用のコンタクトが設置されている。このため、コンタクト配置専用の領域を別途用意する必要がないので、レイアウト面積の縮小効果がある。
【００５７】
（第1実施形態の変形例の構成）
図９は、第1実施形態の変形例のメモリブロック４００の一部を示した回路図である。第1実施形態との相違は、各メモリセル４１０と各ビット線６０及び各ソース線８０との接続関係である。本実施形態では、複数のソース線８０の各々は、メモリブロック４００内の行方向Ｘに沿って配置された複数のメモリセル４１０のそれぞれのセレクトゲート側不純物層ＳＧＤを共通接続する。また、複数のビット線６０の各々は列方向Ｙに、複数のメモリセル４１０のそれぞれのワードライン側不純物層ＷＬＤを共通接続する。メモリブロック４００において、その他の構成は、第１実施形態と同様である。
【００５８】
図１０は、メモリブロック４００の一部について、各層の接続関係、位置関係が模式的に表された平面図である。図１０によると、各ソース線８０は複数のコンタクトＣＯＮＴ（第１ソース線接続部９８０）によって、基板４１４上のセレクトゲート側不純物層ＳＧＤに接続されている。また、各ビット線６０は、複数のコンタクトＣＯＮＴ（第２配線層から基板４１４へ接続する接続部）によって、基板４１４上のワードライン側不純物層ＷＬＤに接続されている。なお、図１０中の符号Ａ−Ａ、符号Ｂ−Ｂ及び符号Ｃ−Ｃはそれぞれ、後に示す断面図の切り口位置を表す。
【００５９】
図１１、１２は、図１０のＢ−Ｂ断面、Ｃ−Ｃ断面のそれぞれについて示された図である。図１０のＡ−Ａ断面については、第１実施形態の図４と同様の構成であるので、図示しない（図４参照）。
【００６０】
次に図１１を参照してＢ−Ｂ断面を説明する。第１実施形態の図５との相違は、第２配線層ＡＬＢのビット線６０と基板４１４との接続構成である。本実施形態では、ビット線６０（第２配線層ＡＬＢ）は図１１のように各ワードライン側不純物層ＷＬＤにそれぞれ接続される。その他の構成は、第１実施形態の図４と同様である。
【００６１】
次に図１２を参照してＣ−Ｃ断面を説明する。第１実施形態の図６との相違は、基板４１４内のセレクトゲート側不純物層ＳＧＤまたはワードライン側不純物層ＷＬＤの形成の有無と、第３配線層ＡＬＣの各ソース線８０と基板４１４との接続構成である。図１２によると、本実施形態では、基板４１４内にセレクトゲート側不純物層ＳＧＤが複数形成され、ワードライン側不純物層ＷＬＤは形成されない。また、基板４１４内に複数形成されたセレクトゲート側不純物層ＳＧＤの各々に、第３配線層の各ソース線８０がソース線接続部（第１ソース線接続部９８０）によって接続されている。
【００６２】
本実施形態のＯＮＯ膜４１３は、第１実施形態と同様に、メモリセル４１０の窒化膜４１７をセレクトゲート４１１及びワードゲート４１２の間に延在形成させなくてもよい。また、ワードゲート４１２の表面には、シリサイド（図示せず）を形成することができる。シリサイド（図示せず）として、例えばCoシリサイドまたはTiシリサイドを使用することができる。これによりワードゲート４１２の負荷抵抗値を下げることができる。
【００６３】
（第1実施形態の変形例の動作）
基本的な動作原理は、第１実施形態と同様である。第１実施形態と本実施形態との動作の相違は、各ビット線６０及び各ソース線８０への印加電圧である。表６に、本実施形態における各線（ワード線５０、ビット線６０、セレクト線７０及びソース線８０）への印加電圧（オペレーション方法）を示した。
【００６４】
なお、すべての動作時において非選択メモリブロックは、各線（ワード線５０、ビット線６０、セレクト線７０及びソース線８０）のすべてに、電圧０Ｖを印加するので、表６に記載するのを省略した。表６には、各動作毎に各線（ワード線５０、ビット線６０、セレクト線７０及びソース線８０）のそれぞれの印加電圧が非選択時及び選択時に応じて示されている。たとえば、表６によると、リード動作時（フォワードリード）での各ワード線５０のうち、選択ワード線には電圧Ｖｃｃが印加される。表６に従って本実施形態に係る不揮発性半導体記憶装置は動作する。
【００６５】
【表６】
なお、第1実施形態と同様に本実施形態においてもフォワードリード、リバースリードが可能である。
【００６６】
（第２実施形態）
以下に、第２実施形態について図を参照しながら説明する。
【００６７】
（第２実施形態の構成）
図１３は、本実施形態のメモリブロック４００一部を表す回路図である。第１実施形態との違いは、各ワード線５０及び各ソース線８０がそれぞれ共通接続されている点である。図１３によると、各メモリブロック４００内のすべてのワード線５０は、各メモリブロック４００内で共通接続されている。また、各メモリブロック内のソース線８０は、各メモリブロック４００内で共通接続されている。
【００６８】
その他の構成は、第１実施形態と同様である。
【００６９】
図１４は、メモリブロック４００の一部について、各層の接続関係、位置関係が模式的に表された平面図である。行方向Ｘに沿って複数配置されたワードゲート４１２の上層の第３配線層ＡＬＣに複数のワード用配線である第１の配線（以下ワード線５０と言う）が配置されている。点線で丸く囲まれた部分は、隣り合う２つのワードゲート４１２を接続する共通接続部９５０を表す。
【００７０】
図１４によると、素子分離領域９００上の共通接続部９５０にワードゲート４１２用のコンタクトＣＯＮＴ（第１ワード線接続部９５１または、第２ワード線接続部９５２）が配置されている。また、列方向Ｙに沿って複数のワード用配線である第２の配線（ワード線接続線５１）が第２配線層ＡＬＢに配置されている。ワード線接続線５１はメモリブロック内の複数のワード線５０を共通接続する。つまり、ワードゲート４１２用のコンタクトＣＯＮＴは、素子分離領域９００上で複数のワード線５０と複数のワードゲート４１２を共通接続している。
【００７１】
また、行方向Ｘに沿って複数のソース用配線（ソース線８０）が配置されている（図１４では、１本のソース線８０を図示してある）。各ソース線８０は、第３配線層ＡＬＣに配置されている。さらに列方向Ｙに沿って、第４の配線（ソース用配線８１）が素子分離領域９００上の第２配線層ＡＬＢに配置されている。ソース用配線８１は複数のソース線８０と複数のワードライン側不純物層ＷＬＤ（後に図示する）を共通接続する。符号Ａ−Ａ、符号Ｂ−Ｂ及び符号Ｃ−Ｃはそれぞれ、以下に図示する断面図の切り口位置を示す。以下の図においても、同符号のものは、同様の意味を表す。
【００７２】
図１５〜１７は、Ａ−Ａ断面、Ｂ−Ｂ断面、Ｃ−Ｃ断面のそれぞれについて示された図である。
【００７３】
図１５を参照してＡ−Ａ断面を説明する。図１５の横方向は、列方向Ｙとおなじである。素子分離領域９００上にセレクトゲート４１１及びワードゲート４１２が配置されている。セレクトゲート４１１と素子分離領域９００との間には、絶縁体膜（例えばSi O２）が介されている。前記絶縁体膜は、窒化酸化膜でも形成することができる。また、ワードゲート４１２と素子分領域９００との間に窒化膜４１７（例えばSiN）が形成されている。セレクトゲート４１１は導電体（例えばポリシリコン）で形成されている。
【００７４】
第１配線層ＡＬＡには、複数のセレクト線７０が形成されている。各セレクト線７０は、それぞれのすぐ下層にて第１絶縁層Ｉ１により覆われているセレクトゲート４１１へ、コンタクトＣＯＮＴ（第１配線層ＡＬＡから基板４１４へ接続する接続部）により接続されている。第３配線層ＡＬＣには、ワード線５０及びソース線８０が形成されている。各ワード線５０は、コンタクトＣＯＮＴ（第１ワード線接続部９５１）によって、各共通接続部９５０へ接続されるが、この構成を以下に説明する。各ワード線５０は、コンタクトＣＯＮＴ（第３配線層ＡＬＣから第２配線層ＡＬＢに接続する接続部）により下層（第２配線層ＡＬＢ）に配設されているワード線接続線５１に接続されている。ワード線接続線５１は導電体（例えばメタル）で形成できる。ワード線接続線５１は、下方にて第１絶縁層Ｉ１により覆われている各共通接続部９５０（ワードゲート４１２）へ、コンタクトＣＯＮＴ（第２ワード線接続部９５２）により接続されている。この構成により、第３配線層ＡＬＣに形成されている各ワード線５０は、メモリブロック４００内のワードゲート４１２を共通接続することができる。また、基板４１４内には、素子分領域９００が形成されているので、チャネル領域が形成されない。
【００７５】
次に図１６を参照してＢ−Ｂ断面を説明する。ビット線６０は、導電体（例えばメタル）で形成することができる。基板４１４内には、複数のセレクトゲート側不純物層ＳＧＤ及び複数のワードライン側不純物層ＷＬＤが形成されている。基板４１４内の各セレクトゲート側不純物層ＳＧＤ及び各ワードライン側不純物層ＷＬＤの間には、チャネル領域が形成される。各セレクトゲート側不純物層ＳＧＤは、各セレクトゲート側不純物層ＳＧＤの列方向Ｙでの両端側に配置されている２つのメモリセル４１０に共用される。また、各ワードライン側不純物層ＷＬＤは、各ワードライン側不純物層ＷＬＤの列方向Ｙでの両端側に配置されている２つのメモリセル４１０に共用される。複数のセレクトゲート４１１及び複数のワードゲート４１２は、第１絶縁層Ｉ１により覆われている。また、ワードゲート４１２とチャネル領域との間にL字状（または逆Ｌ字状）に窒化膜４１７（例えばSiN）が形成されている。第１配線層ＡＬＡには、複数のセレクト線７０が形成されている。第2配線層ＡＬＢには、一本のビット線６０が形成されている。このビット線６０は、コンタクトＣＯＮＴ（第２配線層ＡＬＢから基板４１４へ接続する接続部）により、基板４１４内の複数のセレクトゲート側不純物層ＳＧＤのそれぞれに接続されている。第３配線層ＡＬＣには、複数のワード線５０及び複数のソース線８０が形成されている。
【００７６】
次に図１７を参照してＣ−Ｃ断面を説明する。基板４１４内には、複数の素子分領域９００及び複数のワードライン側不純物層ＷＬＤが形成されている。複数のセレクトゲート４１１及び複数のワードゲート４１２は、第１絶縁層Ｉ１により覆われている。また、ワードゲート４１２と素子分領域９００との間にL字状（または逆Ｌ字状）に窒化膜４１７（例えばSiN）が形成されている。第１配線層ＡＬＡには、複数のセレクト線７０が形成されている。各セレクト線７０は、それぞれのすぐ下層にて第１絶縁層Ｉ１により覆われているセレクトゲート４１１へ、コンタクトＣＯＮＴ（第１配線層ＡＬＡからセレクトゲート４１１へ接続する接続部）により接続されている。第２配線層ＡＬＢには、ソース線８０（第３配線層ＡＬＣ）をそれぞれ各ワードライン側不純物層ＷＬＤへ共通接続するための橋渡しをする第４の配線（ソース配線８１）が形成されている。ソース用配線８１は例えば、金属で形成することができる。第３配線層ＡＬＣには、ワード線５０及びソース線８０が形成されている。ソース線８０はソース線接続部（第２ソース線接続部９８１）により第２配線層ＡＬＢに形成された各ソース配線８１に一旦接続される。さらに各ソース配線８１は、ソース線接続部（第１ソース線接続部９８０）により、各ワードライン側不純物層ＷＬＤへ接続される。なお、基板４１４内には、複数の素子分領域９００が形成されているため、チャネル領域は形成されない。
【００７７】
上述されたメモリセル４１０の構成は一例であり、例えば、メモリセル４１０の窒化膜４１７は、セレクトゲート４１１及びワードゲート４１２の間に延在形成させなくてもよい。また、ワードゲート４１２の表面には、シリサイド（図示せず）を形成することができる。シリサイド（図示せず）として、例えばCoシリサイドまたはTiシリサイドを使用することができる。これによりワードゲート４１２の負荷抵抗値を下げることができる。
【００７８】
（第２実施形態の動作）
基本的な動作原理は、第１実施形態と同様である。第１実施形態と本実施形態との動作の相違は、メモリブロック４００内の各ワード線５０及び各ソース線８０への印加電圧である。本実施形態では、メモリブロック４００内の各ワード線５０が１本のワード線５０に共通接続されている。また、メモリブロック４００内の各ソース線８０も、１本のソース線８０に共通接続されている。これにより、本実施形態のすべての動作において、選択メモリブロック内の各ワード線５０はすべて選択ワード線となり、選択メモリブロック内の各ソース線８０はすべて選択ソース線となる。本実施形態における各線（ワード線５０、ビット線６０、セレクト線７０及びソース線８０）への印加電圧（オペレーション方法）を表７に示した。
【００７９】
なお、表７は表６の表記方式にしたがって記載されている。表７に従って本実施形態に係る不揮発性半導体記憶装置は動作する。
【００８０】
【表７】
なお、非選択メモリセルは、電圧印加状態に応じて３種類（非選択メモリセルＥ〜Ｇ）に分類できる。非選択メモリセルＥは、選択ワード線、選択ビット線、非選択セレクト線及び選択ソース線が接続されている非選択メモリセルである。非選択メモリセルＦは、選択ワード線、非選択ビット線、選択セレクト線及び選択ソース線が接続されている非選択メモリセルである。非選択メモリセルＧは、選択ワード線、非選択ビット線、非選択セレクト線及び選択ソース線が接続されている非選択メモリセルである。また、本実施形態においてもフォワードリード、リバースリードが可能である。
【００８１】
表８にリード、プログラムの各動作についての非選択メモリセルＥ〜Ｇの電圧印加状態を示した。なお、イレーズ動作は選択ブロック内のメモリはすべて選択メモリになるので、表８にはイレーズ動作は記載されていない。
【００８２】
【表８】
次に本実施形態のような電圧印加を行っても、非選択メモリセルＥ〜Ｇが誤動作を起こさない理由を説明する。各メモリセル４１０のＯＮＯ膜４１３内の情報に対してリード、プログラムを行うためには、各メモリセル４１０のチャネル領域にチャネルが形成され、さらにチャネル領域に電流が流れる必要がある。しかし、表８の非選択メモリセルＦ、Ｇについては、各ソース線８０及び各ビット線６０の間には所定の電位差がないためチャネルが形成されない。つまり、非選択メモリセルＦ、Ｇは、各ワード線５０及び各セレクト線７０の電圧印加状態に関わらない。また、表８の非選択メモリセルＥ、Ｇについては、各セレクト線７０が０Ｖなので、チャネルが形成されても、チャネル領域に電流が流れない。上記の理由から、本実施形態においても、正常な動作が可能である。
【００８３】
（第２実施形態の効果）
本実施形態では、メモリブロック４００毎に、各ワード線５０が共通接続され、さらに、各ソース線８０も共通接続されている（図１３参照）。これにより、各メモリブロック４００内には、単位ワード線駆動部３１０および単位ソース線駆動部８１０がそれぞれ一つ設ければよい。その場合のレイアウト方式が図１４に示されている。図１４のようなレイアウトは、素子分離領域９００上に各ワード線５０及び各ソース線８０の共通接続するためのコンタクトが設置されているので、レイアウト面積の縮小効果がある。さらに、単位ワード線駆動部３１０及び単位ソース線駆動部８１０をそれぞれ１つずつ配置すれば良いので、メモリブロック４００の配線ピッチを狭めることができる。これも、レイアウト面積縮小効果を奏する。
【００８４】
（第２実施形態の変形例の構成）
図１８は、第２実施形態の変形例のメモリブロック４００の一部を示した回路図である。第２実施形態との相違は、各メモリセル４１０と各ビット線６０及び各ソース線８０との接続関係である。本実施形態では、複数のソース線８０の各々は、メモリブロック４００内の行方向Ｘに沿って配置された複数のメモリセル４１０のそれぞれのセレクトゲート側不純物層ＳＧＤを共通接続する。また、複数のビット線６０の各々は列方向Ｙに、複数のメモリセル４１０のそれぞれのワードライン側不純物層ＷＬＤを共通接続する。メモリブロック４００において、その他の構成は、第２実施形態と同様である。
【００８５】
図１９は、メモリブロック４００の一部について、各層の接続関係、位置関係が模式的に表された平面図である。図１９によると、各ソース線８０（第３配線層ＡＬＣ）は複数のソース線接続部（第２ソース線接続部９８１）によって、第２配線層ＡＬＢに列方向Ｙに沿って配置されている第４の配線（ソース用配線８１）へ接続される。ソース用配線８１は複数のソース線接続部（第１ソース線接続部９８０）によって、基板４１４上の各セレクトゲート側不純物層ＳＧＤに接続されている。また、各ビット線６０（第２配線層）は、複数のコンタクトＣＯＮＴ（第２配線層ＡＬＢから基板４１４へ接続する接続部）によって、基板４１４上の各ワードライン側不純物層ＷＬＤに接続されている。その他の構成は第２実施形態と同様である。なお、図１９中の符号Ａ−Ａ、符号Ｂ−Ｂ及び符号Ｃ−Ｃはそれぞれ、後に示す断面図の切り口位置を表す。
【００８６】
図２０、２１は、図１９のＢ−Ｂ断面、Ｃ−Ｃ断面のそれぞれについて示された図である。図１９のＡ−Ａ断面については、第２実施形態の図１５と同様の構成であるので、図示しない（図１５参照）。
【００８７】
次に図２０を参照してＢ−Ｂ断面を説明する。第１実施形態の図１６との相違は、第２配線層ＡＬＢのビット線６０と基板４１４との接続構成である。本実施形態では、ビット線６０（第２配線層ＡＬＢ）は図２０のように複数のコンタクトＣＯＮＴ（第２配線層ＡＬＢから基板４１４へ接続する接続部）によって、各ワードライン側不純物層ＷＬＤにそれぞれ接続される。その他の構成は、第１実施形態の図４と同様である。
【００８８】
次に図２１を参照してＣ−Ｃ断面を説明する。第２実施形態の図１７との相違は、基板４１４内のセレクトゲート側不純物層ＳＧＤまたはワードライン側不純物層ＷＬＤの形成の有無と、第３配線層ＡＬＣの各ソース線８０と基板４１４との接続構成である。図２１によると、本実施形態では、基板４１４内にセレクトゲート側不純物層ＳＧＤが複数形成され、ワードライン側不純物層ＷＬＤは形成されない。また、基板４１４内に複数形成されたセレクトゲート側不純物層ＳＧＤの各々に、第３配線層ＡＬＣのソース線８０が接続されている。このとき、ソース線８０（第３配線層ＡＬＣ）はソース線接続部（第２ソース線接続部９８１）によって、ソース用配線８１に一旦接続される。ソース用配線８１は、列方向Ｙに沿って第２配線層ＡＬＢに配置されている。ソース用配線８１は、ソース線接続部（第１ソース線接続部９８０）により、基板４１４上に形成されている複数のセレクトゲート側不純物層ＳＧＤの各々に接続される。ソース用配線８１は導電体（例えばメタル）で形成できる。
【００８９】
本実施形態のＯＮＯ膜４１３は、第２実施形態と同様に、メモリセル４１０の窒化膜４１７をセレクトゲート４１１及びワードゲート４１２の間に延在形成させなくてもよい。また、ワードゲート４１２の表面には、シリサイド（図示せず）を形成することができる。シリサイド（図示せず）として、例えばCoシリサイドまたはTiシリサイドを使用することができる。これによりワードゲート４１２の負荷抵抗値を下げることができる。
【００９０】
（第２実施形態の変形例の動作）
基本的な動作原理は、第２実施形態と同様である。第２実施形態と本実施形態との動作の相違は、各ビット線６０及び各ソース線８０への印加電圧である。表６に、本実施形態における各線（ワード線５０、ビット線６０、セレクト線７０及びソース線８０）への印加電圧（オペレーション方法）を示した。
【００９１】
なお、すべての動作時において非選択メモリブロックは、代２実施形態と同様の理由から、表９に記載するのを省略した。表９に従って本実施形態に係る不揮発性半導体記憶装置は動作する。
【００９２】
【表９】
なお、第２実施形態と同様に本実施形態においてもフォワードリード、リバースリードが可能である。
【００９３】
以上のようにして、本発明はレイアウト面積の小さい不揮発性半導体記憶装置を提供できる。
【００９４】
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】 本発明の一実施形態に係る全体図である。
【図２】 本発明の第１実施形態にかかるメモリブロックの構成図である。
【図３】 第１実施形態に係るメモリブロックの平面構造図である。
【図４】 第１実施形態に係るメモリブロックの断面構造図である。
【図５】 第１実施形態に係るメモリブロックの他の断面構造図である。
【図６】 第１実施形態に係るメモリブロックの他の断面構造図である。
【図７】 第１実施形態に係るメモリブロックの他の構成図である。
【図８】 ＯＮＯ膜内の電荷の有無と流れる電流の関係を表す図である。
【図９】 第１実施形態の変形例にかかるメモリブロックの構成図である。
【図１０】 第１実施形態の変形例に係るメモリブロックの平面構造図である。
【図１１】 第１実施形態の変形例に係るメモリブロックの断面構造図である。
【図１２】 第１実施形態の変形例に係るメモリブロックの他の断面構造図である。
【図１３】 第２実施形態にかかるメモリブロックの構成図である。
【図１４】 第２実施形態に係るメモリブロックの平面構造図である。
【図１５】 第２実施形態に係るメモリブロックの断面構造図である。
【図１６】 第２実施形態に係るメモリブロックの他の断面構造図である。
【図１７】 第２実施形態に係るメモリブロックの他の断面構造図である。
【図１８】 第２実施形態にかかるメモリブロックの構成図である。
【図１９】 第２実施形態に係るメモリブロックの平面構造図である。
【図２０】 第２実施形態に係るメモリブロックの断面構造図である。
【図２１】 第２実施形態に係るメモリブロックの他の断面構造図である。
【符号の説明】
５０ 第１の配線（ワード線）、 ５１ 第２の配線（ワード線接続線）、６０ ビット線、 ８０ 第３の配線（ソース線）、 ８１ 第４の配線（ソース用配線）、 ４００ メモリブロック、 ４１０ メモリセル、 ４１１セレクトゲート、 ４１２ ワードゲート、 ４１３ 不揮発性メモリ素子（ＯＮＯ膜）、 ４１４ 基板、４１７ 窒化膜、 ９００ 素子分離領域、 ９５０ 共通接続部、 ９５１ ワード線接続部、 ９５２ 第２ワード線接続部、 ９８０ 第１ソース線接続部、 ９８１ 第２ソース線接続部
【発明の属する技術分野】
本発明は、ワードゲート及びセレクトゲートにより制御される不揮発性メモリ素子を備えた不揮発性半導体記憶装置に関する。
【０００２】
【背景技術】
不揮発性半導体記憶装置の一例として、チャネルとゲートとの間のゲート絶縁膜が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductorまたは-substrate）型が知られている。
【０００３】
MONOS型不揮発性半導体記憶装置として、１つの選択ゲートと、１つの制御ゲートにより制御される不揮発性メモリ素子（MONOSメモリ素子）を備えたMONOSフラッシュメモリセルが開示されている。（例えば、特許文献１、特許文献２、特許文献３及び特許文献４参照）
【０００４】
【特許文献１】
特開平６−１８１３１９号公報
【特許文献２】
特開平１１−７４３８９号公報
【特許文献３】
米国特許５４０８１１５号明細書
【特許文献４】
米国特許５９６９３８３号明細書
【０００５】
【発明が解決しようとする課題】
本発明は、レイアウト面積の小さい不揮発性半導体記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、行方向及び列方向に複数のメモリセルが配設されて構成されたメモリセルアレイを有し、前記メモリセルアレイは、複数の素子分離領域を有し、前記複数のメモリセルの各々は、第１の不純物層と、第２の不純物層と、前記第１の不純物層及び前記第２の不純物層間のチャネル領域と、前記チャネル領域と対向して配置されたワードゲート及びセレクトゲートと、前記ワードゲートと前記チャネル領域との間に形成された不揮発性メモリ素子とを有し、複数のワードゲート用配線の少なくとも一つと前記複数のワードゲートの少なくとも一つとを接続するワード線接続部が、前記複数の素子分離領域の少なくとも一つの前記素子分離領域上に配置されている。
【０００７】
前記メモリセルアレイは、複数のメモリブロックを有することができる。前記複数のメモリブロックの各々は、複数のメモリセルで構成されることができる。前記複数のメモリセルの各々に保持されている情報を消去する動作は、前記複数のメモリブロックの各々を一つの単位として、前記メモリブロック毎に一括して行われることができる。
【０００８】
前記列方向で隣り合う各２本の前記ワードゲートを、前記ワード線接続部が配置されている前記素子分離領域上で接続する複数の共通接続部をさらに有することができる。
【０００９】
前記ワード線接続部は、前記複数のワードゲート用配線の少なくとも一つと、前記複数の共通接続部一つと、を接続することができる。
【００１０】
あるいは、前記メモリブロック内のすべての前記ワードゲート及び前記メモリブロック内のすべての前記ワードゲート用配線が共通接続されることができる。
【００１１】
前記複数のワードゲート用配線は、前記行方向に沿って延びる第１の配線と、前記列方向に沿って延びる第２の配線とを、有することができる。前記ワード線接続部は、前記複数の共通接続部一つと前記第２の配線とを接続する第２ワード線接続部を含むことができる。
【００１２】
前記メモリセルアレイは、少なくとも１つのソース用配線と、複数のソース線接続部と、を有することができる。前記複数のソース線接続部の各々は、前記少なくとも一つのソース用配線と、前記第１の不純物層とを接続することができる。
【００１３】
あるいは、前記複数のソース線接続部の各々は、前記少なくとも一つのソース用配線と、前記第２の不純物層とを接続することができる。
【００１４】
前記複数のソース用配線は、前記行方向に沿って延びる第３の配線と、前記列方向に沿って延びる第４の配線とを、有することができる。前記複数のソース線接続部の少なくとも一つは、前記第３の配線と、前記第４の配線とを接続する第２ソース線接続部を含むことができる。
【００１５】
【発明の実施の形態】
（第１実施形態）
以下、本発明の第１実施形態について、図面を参照して説明する。
【００１６】
（全体構成とメモリブロック）
図１は、本実施形態の全体構成を表すブロック図である。メモリセルアレイ４０００は、行方向Ｘ及び列方向Ｙに沿って配列された複数のメモリセル４１０（後に図示する）を備える。また、メモリセルアレイ４０００は、複数のメモリブロック４００を備える。各メモリブロック４００は複数のメモリセル４１０（後に図示する）で構成される。電源回路１００からは複数種の電圧が発生される。発生された複数種の電圧は、複数の電圧供給線により各メモリブロック４００へ供給される。また、メモリセルアレイ４０００は、メモリセルアレイ４０００中のビット線６０（後に図示する）を駆動するビット線駆動部（図示せず）を備える。
【００１７】
図２は、メモリブロック４００の一部を示した回路図である。メモリブロック４００は、複数のワード線５０、複数のビット線６０、複数のセレクト線７０、複数のソース線８０及び複数のメモリセル４１０を備える。また、メモリブロック４００は、ワード線駆動部３００、セレクト線駆動部（図示せず）及びソース線駆動部８００を備える。図２中で点線で丸く囲まれた部分は、メモリセル４１０の一つを示す。
【００１８】
メモリセル４１０は、セレクトゲート４１１、ワードゲート４１２及びＯＮＯ膜４１３を有する。メモリセル４１０の構造については、後に詳細を述べる。
【００１９】
ワード線駆動部３００は、複数の単位ワード線駆動部３１０から構成されている。複数のワード線５０の各々は、メモリブロック４００内の行方向Ｘに沿って配置された複数のメモリセル４１０のワードゲート４１２を共通接続する。
【００２０】
セレクト線駆動部（図示せず）は、メモリブロック４００内のすべてのセレクト線７０を駆動する。複数のセレクト線７０の各々は、メモリブロック４００内の行方向Ｘに沿って配置された複数のメモリセル４１０のそれぞれのセレクトゲート４１１を共通接続する。
【００２１】
ソース線駆動部８００は、複数の単位ソース線駆動部８１０から構成されている。複数のソース線８０の各々は、メモリブロック４００内の行方向Ｘに沿って配置された複数のメモリセル４１０のそれぞれの第１の不純物層（以下、ワードライン側不純物層ＷＬＤという）を共通接続する。複数のビット線６０の各々は列方向Ｙに、複数のメモリセル４１０のそれぞれの第２の不純物層（以下、セレクトゲート側不純物層ＳＧＤという）を共通接続する。
【００２２】
図３は、メモリブロック４００の一部について、各層の接続関係、位置関係が模式的に表された平面図である。符号９００は素子分離領域（例えばＳＴＩ（Shallow-Trench-Isolation））を表し、符号ＣＯＮＴはコンタクトを表す。コンタクトＣＯＮＴのうち、符号９５１は第１ワード線接続部を示し、符号９８０は第１ソース線接続部を示し、符号９８１は第２ソース線接続部を示す。また、符号ＡＬＡは第１配線層を表し、符号ＡＬＢは第２配線層を表し、符号ＡＬＣは第３配線層を表す。なお、各配線層ＡＬＡ〜ＡＬＣのうち、第１配線層が基板に一番近い最下層の配線層である。
【００２３】
列方向Ｙに沿って複数のビット線６０が第２配線層ＡＬＢに配置されている。また、行方向Ｘに沿って複数のソース用配線（ソース線８０）及び複数のセレクト線７０が配置されている。各ソース線８０は、第３配線層ＡＬＣに配置されている。各セレクト線７０は、行方向Ｘで各セレクトゲート４１１を共通接続するように第１配線層ＡＬＡに配置されている。さらに列方向Ｙに沿って、複数の第４の配線（ソース用配線８１）が素子分離領域９００上の第２配線層ＡＬＢに配置されている。各ソース用配線８１は各ソース線８０と各ワードライン側不純物層ＷＬＤ（後に図示する）をそれぞれ接続する。また、行方向Ｘに沿って複数配置されたワードゲート４１２の上層の第３配線層ＡＬＣに複数のワード用配線である第１の配線（以下ワード線５０と言う）が配置されている。点線で丸く囲まれた部分は、隣り合う２つのワードゲート４１２を接続する共通接続部９５０を表す。
【００２４】
図３によると、素子分離領域９００上の共通接続部９５０にワードゲート４１２用のコンタクトＣＯＮＴ（第１ワード線接続部９５１）が配置されている。つまり、ワードゲート４１２用のコンタクトＣＯＮＴは、素子分離領域９００上に配置され、ワード用配線５０とワードゲート４１２を接続している。符号Ａ−Ａ、符号Ｂ−Ｂ及び符号Ｃ−Ｃはそれぞれ、以下に図示する断面図の切り口位置を示す。以下の図においても、同符号のものは、同様の意味を表す。
【００２５】
図４〜６は、Ａ−Ａ断面、Ｂ−Ｂ断面、Ｃ−Ｃ断面のそれぞれについて示された図である。
【００２６】
図４を参照してＡ−Ａ断面を説明する。図４の横方向は、列方向Ｙと同方向を表す。符号４１４は基板を表す。また、符号Ｉ１は第１絶縁層を表し、符号Ｉ２は第２絶縁層を表し、符号Ｉ３は第３絶縁層を表す。素子分離領域９００上にセレクトゲート４１１及びワードゲート４１２が配置されている。セレクトゲート４１１と素子分離領域９００との間には、絶縁体膜（例えばSiO２）が配置されている。また、ワードゲート４１２と素子分領域９００との間に窒化膜４１７（例えばSiN）が形成されている。セレクトゲート４１１は導電体（例えばポリシリコン）で形成されている。
【００２７】
第１配線層ＡＬＡには、複数のセレクト線７０が形成されている。各セレクト線７０は、それぞれのすぐ下層にて第１絶縁層Ｉ１により覆われているセレクトゲート４１１へ、コンタクトＣＯＮＴ（第１配線層ＡＬＡからセレクトゲート４１１へ接続する接続部）により接続されている。第３配線層ＡＬＣには、複数のワード線５０及び複数のソース線８０が形成されている。各ワード線５０は、それぞれの下方にて第１絶縁層Ｉ１により覆われている共通接続部９５０（ワードゲート４１２）へワード線接続部（第１ワード線接続部９５１）により接続されている。また、基板４１４内には、素子分領域９００が形成されているので、チャネル領域が形成されない。なお、以下の図において、同符号のものは、同様の意味を表す。
【００２８】
次に図５を参照してＢ−Ｂ断面を説明する。基板４１４内には、複数のセレクトゲート側不純物層ＳＧＤ及び複数のワードライン側不純物層ＷＬＤが形成されている。基板４１４内の各セレクトゲート側不純物層ＳＧＤ及び各ワードライン側不純物層ＷＬＤの間には、チャネル領域が形成される。各セレクトゲート側不純物層ＳＧＤは、各セレクトゲート側不純物層ＳＧＤの列方向Ｙでの両端側に配置されている２つのメモリセル４１０に共用される。また、各ワードライン側不純物層ＷＬＤは、各ワードライン側不純物層ＷＬＤの列方向Ｙでの両端側に配置されている２つのメモリセル４１０に共用される。複数のセレクトゲート４１１及び複数のワードゲート４１２は、第１絶縁層Ｉ１により覆われている。また、ワードゲート４１２とチャネル領域との間にL字状（または逆Ｌ字状）に窒化膜４１７（例えばSiN）が形成されている。この窒化膜４１７と、その表裏側の絶縁体膜（例えばSiO2）とで、トラップ層としてのＯＮＯ膜４１３を形成している。第１配線層ＡＬＡには、複数のセレクト線７０が形成されている。第2配線層ＡＬＢには、一本のビット線６０が形成されている。ビット線６０は、導電体（例えばメタル）で形成することができる。このビット線６０は、複数のコンタクトＣＯＮＴ（第２配線層ＡＬＢから基板４１４へ接続する接続部）により、基板４１４内の複数のセレクトゲート側不純物層ＳＧＤに接続されている。第３配線層ＡＬＣには、複数のワード線５０及び複数のソース線８０が形成されている。
【００２９】
次に図６を参照してＣ−Ｃ断面を説明する。基板４１４内には、複数の素子分領域９００及び複数のワードライン側不純物層ＷＬＤが形成されている。複数のセレクトゲート４１１及び複数のワードゲート４１２は、第１絶縁層Ｉ１により覆われている。また、ワードゲート４１２と素子分領域９００との間にL字状（または逆Ｌ字状）に窒化膜４１７（例えばSiN）が形成されている。第１配線層ＡＬＡには、複数のセレクト線７０が形成されている。各セレクト線７０は、それぞれのすぐ下層にて第１絶縁層Ｉ１により覆われているセレクトゲート４１１へ、コンタクト（第１配線層ＡＬＡからセレクトゲート４１１へ接続する接続部）により接続されている。第２配線層ＡＬＢには、各ソース線８０をそれぞれ各ワードライン側不純物層ＷＬＤへ接続するための橋渡しをする第４の配線（ソース用配線８１）が複数形成されている。ソース用配線８１は例えば、金属で形成できる。第３配線層ＡＬＣには、複数のワード線５０及び複数のソース線８０が形成されている。各ソース線８０はソース線接続部（第２ソース線接続部９８１）により第２配線層ＡＬＢに形成された各ソース用配線８１に一旦接続される。さらに各ソース用配線８１は、ソース線接続部（第１ソース線接続部９８０）により、各ワードライン側不純物層ＷＬＤへ接続される。なお、基板４１４内には、複数の素子分領域９００が形成されているため、チャネル領域は形成されない。
【００３０】
上述されたメモリセル４１０の構成は一例であり、例えば、メモリセル４１０の窒化膜４１７は、セレクトゲート４１１及びワードゲート４１２の間に延在形成させなくてもよい。また、ワードゲート４１２の表面には、シリサイド（図示せず）を形成することができる。シリサイド（図示せず）として、例えばCoシリサイドまたはTiシリサイドを使用することができる。これによりワードゲート４１２の負荷抵抗値を下げることができる。
【００３１】
上記の構造とは別に、セレクトゲート側不純物層ＳＧＤとワードライン側不純物層ＷＬＤとは互いに入れ替えて構成することもできる。その場合の構成については、後に記載する。
【００３２】
（動作説明）
本実施形態では、各メモリセル４１０へのアクセスは、メモリブロック４００単位で行われる。つまり、メモリセル４１０を選択するためには、まず、メモリブロック４００を選択し、その後メモリセル４１０を選択する。選択されたメモリセル４１０を選択メモリセルと呼ぶ。選択メモリセルを有するメモリブロック４００を選択メモリブロック、それ以外のメモリブロック４００を非選択メモリブロックと呼ぶ。
【００３３】
複数のワード線５０のうち、選択されたワード線５０を選択ワード線、それ以外のワード線５０を非選択ワード線と呼ぶ。複数のビット線６０のうち、選択されたビット線６０を選択ビット線、それ以外のビット線６０を非選択ビット線と呼ぶ。複数のセレクト線７０のうち、選択されたセレクト線７０を選択セレクト線、それ以外のセレクト線７０を非選択セレクト線と呼ぶ。複数のソース線８０のうち、選択されたソース線８０を選択ソース線、それ以外のソース線８０を非選択ソース線と呼ぶ。
【００３４】
また、非選択メモリブロック中のワード線５０、ビット線６０、セレクト線７０及びソース線８０は、すべての動作において、すべて非選択メモリブロック電圧（０Ｖ）に設定されている。以下に、図７を参照しながら、各動作（スタンバイ、リード、プログラム、イレーズ）を説明する。図７の点線で丸く囲まれた符号ＳＭは、選択メモリセルを表す。また、符号ＵＳＭ及び符号Ａ〜Ｄは非選択メモリセルを表す。
【００３５】
（スタンバイ）
各ワード線５０はすべてスタンバイ用ワード電圧（０Ｖ）に設定される。各ビット線６０はすべてスタンバイ用ビット電圧（０Ｖ）に設定される。各セレクト線７０はすべてスタンバイ用セレクト電圧（０Ｖ）に設定される。また、各ソース線８０はすべてスタンバイ用ソース電圧（０Ｖ）に設定される。
【００３６】
スタンバイ時は、メモリセルアレイ４０００内（選択メモリブロック内及び非選択メモリブロック内）のすべてのメモリセル４１０は、上述のような電圧印加状態にある。
【００３７】
（リード）
図７の選択メモリセルＳＭに接続されたワード線５０（選択ワード線）はリード用選択ワード電圧（電源電圧Ｖｃｃ）にチャージアップされる。選択メモリブロック内の非選択ワード線はすべてリード用非選択ワード電圧（０Ｖ）に設定される。選択メモリセルＳＭに接続されたセレクト線７０（選択セレクト線）はリード用選択セレクト電圧（電源電圧Ｖｃｃ）にチャージアップされる。選択メモリブロック内の非選択セレクト線はすべてリード用非選択セレクト電圧（０Ｖ）に設定される。選択メモリセルＳＭに接続されたソース線８０（選択ソース線）はリード用選択ソース電圧（電源電圧Ｖｃｃ）にチャージアップされる。選択メモリブロック内の非選択ソース線はすべてリード用非選択ソース電圧（０Ｖ）に設定される。また、選択メモリセルに接続されているビット線５０（選択ビット線（選択メモリセルＳＭに接続されているビット線５０を含む））はすべてリード用選択ビット電圧（Ｖｃｃ−Ｖｔｈ）に設定される。その他のビット線６０つまり選択メモリブロック中の非選択ビット線はすべてリード用非選択ビット電圧（０Ｖ）に設定される。
【００３８】
前述のような電圧印加状態になると、選択メモリセルのワードライン側不純物層ＷＬＤとセレクトゲート側不純物層ＳＧＤの間のチャネル領域にチャネルが形成される。そして、選択メモリセルＳＭのワードゲート４１２はリード用選択ワード電圧（Ｖｃｃ）にチャージアップされているので、チャネル領域に飛び出した電子はホットエレクトロンとなる。さらに、選択メモリセルＳＭのセレクトゲート４１１はリード用選択セレクト電圧（Ｖｃｃ）にチャージアップされているので、ホットエレクトロンはセレクトゲート４１１側に引き寄せられる。このようにして、選択メモリセルＳＭの両側にあるワードライン側不純物層ＷＬＤとセレクトゲート側不純物層ＳＧＤの間のチャネル領域に電流（ＩＤＳ）が流れる。
【００３９】
メモリセル４１０のワードゲート４１２、ＯＮＯ膜４１３、チャネル領域の３つの領域構造を、ＭＯＳトランジスタとみなすことができる。このとき、ＯＮＯ膜４１３に電荷がトラップされている状態では、電荷がトラップされていない状態より閾値が高くなる。図８が前述の電荷の有無と、ワードライン側不純物層ＷＬＤとセレクトゲート側不純物層ＳＧＤとの間に流れる電流についての相関関係を表した図である。
【００４０】
図８によると、ワードゲート４１２に電圧Ｖｒｅａｄを印加した時において、ＯＮＯ膜に電荷がトラップされていない場合では電流ＩＤＳは約２０μＡ流れるが、電荷がトラップされている場合では電流ＩＤＳはあまり流れない。つまり、ＯＮＯ膜に電荷がトラップされていると、トランジスタの閾値が高くなるので、ワードゲート４１２への印加電圧が、電圧Ｖｒｅａｄでは、電流ＩＤＳがあまり流れないのである。
【００４１】
この電流の大小を各ビット線６０に配置されているセンスアンプ（図示せず）で読みとることで、選択メモリセルに保持されているデータを読みとることができる。
【００４２】
以上が選択メモリセルに対してのデータ読み込み（リード）の原理である。なお、上述のリード動作は、フォワードリードである。つまり、ワードライン側不純物層ＷＬＤとセレクトゲート側不純物層ＳＧＤとにおいて、プログラム時と同様にワードライン側不純物層ＷＬＤに高電圧を印加している。読み出し方法としてリバースリードを用いることも可能である。
【００４３】
以下の表１に、リード時の電圧印加状態（フォワードリード及びリバースリードについて）を示した。表１の非選択メモリセルは図７の非選択メモリセルＵＳＭを示し、表１の選択メモリセルは図７の選択メモリセルＳＭを示す。表１のセル内の数値または、Ｖｃｃは電圧値を表している。符号ＷＬはワード線５０を示し、符号ＳＧはセレクト線７０を示す。また、符号ＳＬはソース線８０を示し、符号ＢＬはビット線６０を示す。なお、以下において、表１の符号と同符号のものは、表１の同符号のものと同じものを示す。
【００４４】
【表１】
【００４５】
なお、非選択メモリセルは、非選択メモリセルＵＳＭを含めて、電圧印加状態に応じて５種類に分類できる。残りの４種類が、非選択メモリセルＡ〜Ｄである。図７の非選択メモリセルＡには、選択ワード線、選択ビット線、非選択セレクト線及び選択ソース線が接続されている。図７の非選択メモリセルＢには、非選択ワード線、選択ビット線、非選択セレクト線及び選択ソース線が接続されている。図７の非選択メモリセルＣには、選択ワード線、非選択ビット線、選択セレクト線及び選択ソース線が接続されている。図７の非選択メモリセルＤには、選択ワード線、非選択ビット線、非選択セレクト線及び選択ソース線が接続されている。表２に非選択メモリセルＡ〜Ｄについての電圧印加状態を示した。
【００４６】
【表２】
【００４７】
（プログラム）
選択メモリセルＳＭに接続されているワード線５０（選択ワード線）はプログラム用選択ワード電圧（５．５Ｖ）にチャージアップされる。選択メモリブロック内の非選択ワード線はすべてプログラム用非選択ワード電圧（０Ｖ）に設定されている。選択メモリセルＳＭに接続されたセレクト線７０（選択セレクト線）はプログラム用選択セレクト電圧（１Ｖ）にチャージアップされ、非選択セレクト線はすべてプログラム用非選択セレクト電圧（０Ｖ）に設定される。選択メモリセルＳＭに接続されたソース線８０（選択ソース線）はプログラム用選択ソース電圧（５Ｖ）にチャージアップされ、非選択ソース線はすべてプログラム用非選択ソース電圧（０Ｖ）に設定されている。また、選択メモリセルＳＭに接続されたビット線６０（選択ビット線）はすべてプログラム用選択ビット電圧（０Ｖ）に設定され、選択メモリブロック中の非選択ビット線はすべてプログラム用非選択ビット電圧（Ｖｃｃ）に設定される。
【００４８】
上述のような電圧印加状態になると、選択メモリセルのワードライン側不純物層ＷＬＤとセレクトゲート側不純物層ＳＧＤの間のチャネル領域にチャネルが形成される。そして、選択メモリセルＳＭのセレクトゲート４１１はプログラム用選択セレクト電圧（１Ｖ）にチャージアップされているので、チャネル領域に飛び出した電子はホットエレクトロンとなる。さらに選択メモリセルのワードゲート４１２はプログラム用選択ワード電圧（５．５Ｖ）にチャージアップされているので、ホットエレクトロンはワードゲート４１２側に引き寄せられる。このとき、引き寄せられたホットエレクトロンは、ＯＮＯ膜４１３によりトラップされる。なお、前述のような電圧印加状態は、選択メモリセルＳＭに“０”データを書き込む場合の状態である。選択メモリセルＳＭに“１”データを書き込む場合は、選択ビット線に“１”プログラム用選択ビット電圧（Ｖｃｃ）を印加する。以上が選択メモリセルに対してのデータ書き込み（プログラム）の原理である。
【００４９】
表３にプログラム時の電圧印加状態を示した。
【００５０】
【表３】
【００５１】
リード動作と同様に、プログラム時にも非選択メモリセルには、５種類の電圧印加状態（非選択メモリセルＵＳＭ及び非選択メモリセルＡ〜Ｄ）がある（図７参照）。この５つのうち、非選択メモリセルＡ〜Ｄの電圧印加状態について表４に示した。
【００５２】
【表４】
イレーズは、選択メモリブロック内すべてのメモリセル４１０に対して行われる。つまり、選択メモリブロック内のすべてのメモリセル４１０が選択メモリセルとなる。選択メモリブロック内のすべてのワード線５０は消去用ワード（−３Ｖ）にチャージアップされている。選択メモリブロック内のすべてのセレクト線７０は消去用セレクト電圧（０Ｖ）に設定されている。また、選択メモリブロック内のすべてのソース線８０は消去用ソース電圧（５Ｖ）にチャージアップされている。さらに、選択メモリブロック内のすべてのビット線６０は消去用ビット電圧（０Ｖ）に設定される。また、選択メモリブロックの基板４１４には消去用基板電圧（０Ｖ）が印加される。
【００５３】
前述のような電圧印加状態になると、ワードライン側不純物層ＷＬＤとセレクトゲート側不純物層ＳＧＤの間のチャネル領域にチャネルが形成される。ところが、選択ブロック内のメモリセル４１０の各ワードゲート４１２は消去用ワード電圧（−３Ｖ）にチャージアップされているので、各ワードゲート４１２とセレクトゲート側不純物層ＳＧＤの間に電界が生じる。その結果で生じたホットホールにより、ＯＮＯ膜４１３にトラップされていた電荷（電子）を消去できるのである。
【００５４】
表５にイレーズ時の電圧印加状態を示した。
【００５５】
【表５】
【００５６】
（効果）
図３のレイアウトでは、素子分離領域９００上にワードゲート４１２用のコンタクト及びワードライン側不純物層ＷＬＤ用のコンタクトが設置されている。このため、コンタクト配置専用の領域を別途用意する必要がないので、レイアウト面積の縮小効果がある。
【００５７】
（第1実施形態の変形例の構成）
図９は、第1実施形態の変形例のメモリブロック４００の一部を示した回路図である。第1実施形態との相違は、各メモリセル４１０と各ビット線６０及び各ソース線８０との接続関係である。本実施形態では、複数のソース線８０の各々は、メモリブロック４００内の行方向Ｘに沿って配置された複数のメモリセル４１０のそれぞれのセレクトゲート側不純物層ＳＧＤを共通接続する。また、複数のビット線６０の各々は列方向Ｙに、複数のメモリセル４１０のそれぞれのワードライン側不純物層ＷＬＤを共通接続する。メモリブロック４００において、その他の構成は、第１実施形態と同様である。
【００５８】
図１０は、メモリブロック４００の一部について、各層の接続関係、位置関係が模式的に表された平面図である。図１０によると、各ソース線８０は複数のコンタクトＣＯＮＴ（第１ソース線接続部９８０）によって、基板４１４上のセレクトゲート側不純物層ＳＧＤに接続されている。また、各ビット線６０は、複数のコンタクトＣＯＮＴ（第２配線層から基板４１４へ接続する接続部）によって、基板４１４上のワードライン側不純物層ＷＬＤに接続されている。なお、図１０中の符号Ａ−Ａ、符号Ｂ−Ｂ及び符号Ｃ−Ｃはそれぞれ、後に示す断面図の切り口位置を表す。
【００５９】
図１１、１２は、図１０のＢ−Ｂ断面、Ｃ−Ｃ断面のそれぞれについて示された図である。図１０のＡ−Ａ断面については、第１実施形態の図４と同様の構成であるので、図示しない（図４参照）。
【００６０】
次に図１１を参照してＢ−Ｂ断面を説明する。第１実施形態の図５との相違は、第２配線層ＡＬＢのビット線６０と基板４１４との接続構成である。本実施形態では、ビット線６０（第２配線層ＡＬＢ）は図１１のように各ワードライン側不純物層ＷＬＤにそれぞれ接続される。その他の構成は、第１実施形態の図４と同様である。
【００６１】
次に図１２を参照してＣ−Ｃ断面を説明する。第１実施形態の図６との相違は、基板４１４内のセレクトゲート側不純物層ＳＧＤまたはワードライン側不純物層ＷＬＤの形成の有無と、第３配線層ＡＬＣの各ソース線８０と基板４１４との接続構成である。図１２によると、本実施形態では、基板４１４内にセレクトゲート側不純物層ＳＧＤが複数形成され、ワードライン側不純物層ＷＬＤは形成されない。また、基板４１４内に複数形成されたセレクトゲート側不純物層ＳＧＤの各々に、第３配線層の各ソース線８０がソース線接続部（第１ソース線接続部９８０）によって接続されている。
【００６２】
本実施形態のＯＮＯ膜４１３は、第１実施形態と同様に、メモリセル４１０の窒化膜４１７をセレクトゲート４１１及びワードゲート４１２の間に延在形成させなくてもよい。また、ワードゲート４１２の表面には、シリサイド（図示せず）を形成することができる。シリサイド（図示せず）として、例えばCoシリサイドまたはTiシリサイドを使用することができる。これによりワードゲート４１２の負荷抵抗値を下げることができる。
【００６３】
（第1実施形態の変形例の動作）
基本的な動作原理は、第１実施形態と同様である。第１実施形態と本実施形態との動作の相違は、各ビット線６０及び各ソース線８０への印加電圧である。表６に、本実施形態における各線（ワード線５０、ビット線６０、セレクト線７０及びソース線８０）への印加電圧（オペレーション方法）を示した。
【００６４】
なお、すべての動作時において非選択メモリブロックは、各線（ワード線５０、ビット線６０、セレクト線７０及びソース線８０）のすべてに、電圧０Ｖを印加するので、表６に記載するのを省略した。表６には、各動作毎に各線（ワード線５０、ビット線６０、セレクト線７０及びソース線８０）のそれぞれの印加電圧が非選択時及び選択時に応じて示されている。たとえば、表６によると、リード動作時（フォワードリード）での各ワード線５０のうち、選択ワード線には電圧Ｖｃｃが印加される。表６に従って本実施形態に係る不揮発性半導体記憶装置は動作する。
【００６５】
【表６】
【００６６】
（第２実施形態）
以下に、第２実施形態について図を参照しながら説明する。
【００６７】
（第２実施形態の構成）
図１３は、本実施形態のメモリブロック４００一部を表す回路図である。第１実施形態との違いは、各ワード線５０及び各ソース線８０がそれぞれ共通接続されている点である。図１３によると、各メモリブロック４００内のすべてのワード線５０は、各メモリブロック４００内で共通接続されている。また、各メモリブロック内のソース線８０は、各メモリブロック４００内で共通接続されている。
【００６８】
その他の構成は、第１実施形態と同様である。
【００６９】
図１４は、メモリブロック４００の一部について、各層の接続関係、位置関係が模式的に表された平面図である。行方向Ｘに沿って複数配置されたワードゲート４１２の上層の第３配線層ＡＬＣに複数のワード用配線である第１の配線（以下ワード線５０と言う）が配置されている。点線で丸く囲まれた部分は、隣り合う２つのワードゲート４１２を接続する共通接続部９５０を表す。
【００７０】
図１４によると、素子分離領域９００上の共通接続部９５０にワードゲート４１２用のコンタクトＣＯＮＴ（第１ワード線接続部９５１または、第２ワード線接続部９５２）が配置されている。また、列方向Ｙに沿って複数のワード用配線である第２の配線（ワード線接続線５１）が第２配線層ＡＬＢに配置されている。ワード線接続線５１はメモリブロック内の複数のワード線５０を共通接続する。つまり、ワードゲート４１２用のコンタクトＣＯＮＴは、素子分離領域９００上で複数のワード線５０と複数のワードゲート４１２を共通接続している。
【００７１】
また、行方向Ｘに沿って複数のソース用配線（ソース線８０）が配置されている（図１４では、１本のソース線８０を図示してある）。各ソース線８０は、第３配線層ＡＬＣに配置されている。さらに列方向Ｙに沿って、第４の配線（ソース用配線８１）が素子分離領域９００上の第２配線層ＡＬＢに配置されている。ソース用配線８１は複数のソース線８０と複数のワードライン側不純物層ＷＬＤ（後に図示する）を共通接続する。符号Ａ−Ａ、符号Ｂ−Ｂ及び符号Ｃ−Ｃはそれぞれ、以下に図示する断面図の切り口位置を示す。以下の図においても、同符号のものは、同様の意味を表す。
【００７２】
図１５〜１７は、Ａ−Ａ断面、Ｂ−Ｂ断面、Ｃ−Ｃ断面のそれぞれについて示された図である。
【００７３】
図１５を参照してＡ−Ａ断面を説明する。図１５の横方向は、列方向Ｙとおなじである。素子分離領域９００上にセレクトゲート４１１及びワードゲート４１２が配置されている。セレクトゲート４１１と素子分離領域９００との間には、絶縁体膜（例えばSi O２）が介されている。前記絶縁体膜は、窒化酸化膜でも形成することができる。また、ワードゲート４１２と素子分領域９００との間に窒化膜４１７（例えばSiN）が形成されている。セレクトゲート４１１は導電体（例えばポリシリコン）で形成されている。
【００７４】
第１配線層ＡＬＡには、複数のセレクト線７０が形成されている。各セレクト線７０は、それぞれのすぐ下層にて第１絶縁層Ｉ１により覆われているセレクトゲート４１１へ、コンタクトＣＯＮＴ（第１配線層ＡＬＡから基板４１４へ接続する接続部）により接続されている。第３配線層ＡＬＣには、ワード線５０及びソース線８０が形成されている。各ワード線５０は、コンタクトＣＯＮＴ（第１ワード線接続部９５１）によって、各共通接続部９５０へ接続されるが、この構成を以下に説明する。各ワード線５０は、コンタクトＣＯＮＴ（第３配線層ＡＬＣから第２配線層ＡＬＢに接続する接続部）により下層（第２配線層ＡＬＢ）に配設されているワード線接続線５１に接続されている。ワード線接続線５１は導電体（例えばメタル）で形成できる。ワード線接続線５１は、下方にて第１絶縁層Ｉ１により覆われている各共通接続部９５０（ワードゲート４１２）へ、コンタクトＣＯＮＴ（第２ワード線接続部９５２）により接続されている。この構成により、第３配線層ＡＬＣに形成されている各ワード線５０は、メモリブロック４００内のワードゲート４１２を共通接続することができる。また、基板４１４内には、素子分領域９００が形成されているので、チャネル領域が形成されない。
【００７５】
次に図１６を参照してＢ−Ｂ断面を説明する。ビット線６０は、導電体（例えばメタル）で形成することができる。基板４１４内には、複数のセレクトゲート側不純物層ＳＧＤ及び複数のワードライン側不純物層ＷＬＤが形成されている。基板４１４内の各セレクトゲート側不純物層ＳＧＤ及び各ワードライン側不純物層ＷＬＤの間には、チャネル領域が形成される。各セレクトゲート側不純物層ＳＧＤは、各セレクトゲート側不純物層ＳＧＤの列方向Ｙでの両端側に配置されている２つのメモリセル４１０に共用される。また、各ワードライン側不純物層ＷＬＤは、各ワードライン側不純物層ＷＬＤの列方向Ｙでの両端側に配置されている２つのメモリセル４１０に共用される。複数のセレクトゲート４１１及び複数のワードゲート４１２は、第１絶縁層Ｉ１により覆われている。また、ワードゲート４１２とチャネル領域との間にL字状（または逆Ｌ字状）に窒化膜４１７（例えばSiN）が形成されている。第１配線層ＡＬＡには、複数のセレクト線７０が形成されている。第2配線層ＡＬＢには、一本のビット線６０が形成されている。このビット線６０は、コンタクトＣＯＮＴ（第２配線層ＡＬＢから基板４１４へ接続する接続部）により、基板４１４内の複数のセレクトゲート側不純物層ＳＧＤのそれぞれに接続されている。第３配線層ＡＬＣには、複数のワード線５０及び複数のソース線８０が形成されている。
【００７６】
次に図１７を参照してＣ−Ｃ断面を説明する。基板４１４内には、複数の素子分領域９００及び複数のワードライン側不純物層ＷＬＤが形成されている。複数のセレクトゲート４１１及び複数のワードゲート４１２は、第１絶縁層Ｉ１により覆われている。また、ワードゲート４１２と素子分領域９００との間にL字状（または逆Ｌ字状）に窒化膜４１７（例えばSiN）が形成されている。第１配線層ＡＬＡには、複数のセレクト線７０が形成されている。各セレクト線７０は、それぞれのすぐ下層にて第１絶縁層Ｉ１により覆われているセレクトゲート４１１へ、コンタクトＣＯＮＴ（第１配線層ＡＬＡからセレクトゲート４１１へ接続する接続部）により接続されている。第２配線層ＡＬＢには、ソース線８０（第３配線層ＡＬＣ）をそれぞれ各ワードライン側不純物層ＷＬＤへ共通接続するための橋渡しをする第４の配線（ソース配線８１）が形成されている。ソース用配線８１は例えば、金属で形成することができる。第３配線層ＡＬＣには、ワード線５０及びソース線８０が形成されている。ソース線８０はソース線接続部（第２ソース線接続部９８１）により第２配線層ＡＬＢに形成された各ソース配線８１に一旦接続される。さらに各ソース配線８１は、ソース線接続部（第１ソース線接続部９８０）により、各ワードライン側不純物層ＷＬＤへ接続される。なお、基板４１４内には、複数の素子分領域９００が形成されているため、チャネル領域は形成されない。
【００７７】
上述されたメモリセル４１０の構成は一例であり、例えば、メモリセル４１０の窒化膜４１７は、セレクトゲート４１１及びワードゲート４１２の間に延在形成させなくてもよい。また、ワードゲート４１２の表面には、シリサイド（図示せず）を形成することができる。シリサイド（図示せず）として、例えばCoシリサイドまたはTiシリサイドを使用することができる。これによりワードゲート４１２の負荷抵抗値を下げることができる。
【００７８】
（第２実施形態の動作）
基本的な動作原理は、第１実施形態と同様である。第１実施形態と本実施形態との動作の相違は、メモリブロック４００内の各ワード線５０及び各ソース線８０への印加電圧である。本実施形態では、メモリブロック４００内の各ワード線５０が１本のワード線５０に共通接続されている。また、メモリブロック４００内の各ソース線８０も、１本のソース線８０に共通接続されている。これにより、本実施形態のすべての動作において、選択メモリブロック内の各ワード線５０はすべて選択ワード線となり、選択メモリブロック内の各ソース線８０はすべて選択ソース線となる。本実施形態における各線（ワード線５０、ビット線６０、セレクト線７０及びソース線８０）への印加電圧（オペレーション方法）を表７に示した。
【００７９】
なお、表７は表６の表記方式にしたがって記載されている。表７に従って本実施形態に係る不揮発性半導体記憶装置は動作する。
【００８０】
【表７】
【００８１】
表８にリード、プログラムの各動作についての非選択メモリセルＥ〜Ｇの電圧印加状態を示した。なお、イレーズ動作は選択ブロック内のメモリはすべて選択メモリになるので、表８にはイレーズ動作は記載されていない。
【００８２】
【表８】
【００８３】
（第２実施形態の効果）
本実施形態では、メモリブロック４００毎に、各ワード線５０が共通接続され、さらに、各ソース線８０も共通接続されている（図１３参照）。これにより、各メモリブロック４００内には、単位ワード線駆動部３１０および単位ソース線駆動部８１０がそれぞれ一つ設ければよい。その場合のレイアウト方式が図１４に示されている。図１４のようなレイアウトは、素子分離領域９００上に各ワード線５０及び各ソース線８０の共通接続するためのコンタクトが設置されているので、レイアウト面積の縮小効果がある。さらに、単位ワード線駆動部３１０及び単位ソース線駆動部８１０をそれぞれ１つずつ配置すれば良いので、メモリブロック４００の配線ピッチを狭めることができる。これも、レイアウト面積縮小効果を奏する。
【００８４】
（第２実施形態の変形例の構成）
図１８は、第２実施形態の変形例のメモリブロック４００の一部を示した回路図である。第２実施形態との相違は、各メモリセル４１０と各ビット線６０及び各ソース線８０との接続関係である。本実施形態では、複数のソース線８０の各々は、メモリブロック４００内の行方向Ｘに沿って配置された複数のメモリセル４１０のそれぞれのセレクトゲート側不純物層ＳＧＤを共通接続する。また、複数のビット線６０の各々は列方向Ｙに、複数のメモリセル４１０のそれぞれのワードライン側不純物層ＷＬＤを共通接続する。メモリブロック４００において、その他の構成は、第２実施形態と同様である。
【００８５】
図１９は、メモリブロック４００の一部について、各層の接続関係、位置関係が模式的に表された平面図である。図１９によると、各ソース線８０（第３配線層ＡＬＣ）は複数のソース線接続部（第２ソース線接続部９８１）によって、第２配線層ＡＬＢに列方向Ｙに沿って配置されている第４の配線（ソース用配線８１）へ接続される。ソース用配線８１は複数のソース線接続部（第１ソース線接続部９８０）によって、基板４１４上の各セレクトゲート側不純物層ＳＧＤに接続されている。また、各ビット線６０（第２配線層）は、複数のコンタクトＣＯＮＴ（第２配線層ＡＬＢから基板４１４へ接続する接続部）によって、基板４１４上の各ワードライン側不純物層ＷＬＤに接続されている。その他の構成は第２実施形態と同様である。なお、図１９中の符号Ａ−Ａ、符号Ｂ−Ｂ及び符号Ｃ−Ｃはそれぞれ、後に示す断面図の切り口位置を表す。
【００８６】
図２０、２１は、図１９のＢ−Ｂ断面、Ｃ−Ｃ断面のそれぞれについて示された図である。図１９のＡ−Ａ断面については、第２実施形態の図１５と同様の構成であるので、図示しない（図１５参照）。
【００８７】
次に図２０を参照してＢ−Ｂ断面を説明する。第１実施形態の図１６との相違は、第２配線層ＡＬＢのビット線６０と基板４１４との接続構成である。本実施形態では、ビット線６０（第２配線層ＡＬＢ）は図２０のように複数のコンタクトＣＯＮＴ（第２配線層ＡＬＢから基板４１４へ接続する接続部）によって、各ワードライン側不純物層ＷＬＤにそれぞれ接続される。その他の構成は、第１実施形態の図４と同様である。
【００８８】
次に図２１を参照してＣ−Ｃ断面を説明する。第２実施形態の図１７との相違は、基板４１４内のセレクトゲート側不純物層ＳＧＤまたはワードライン側不純物層ＷＬＤの形成の有無と、第３配線層ＡＬＣの各ソース線８０と基板４１４との接続構成である。図２１によると、本実施形態では、基板４１４内にセレクトゲート側不純物層ＳＧＤが複数形成され、ワードライン側不純物層ＷＬＤは形成されない。また、基板４１４内に複数形成されたセレクトゲート側不純物層ＳＧＤの各々に、第３配線層ＡＬＣのソース線８０が接続されている。このとき、ソース線８０（第３配線層ＡＬＣ）はソース線接続部（第２ソース線接続部９８１）によって、ソース用配線８１に一旦接続される。ソース用配線８１は、列方向Ｙに沿って第２配線層ＡＬＢに配置されている。ソース用配線８１は、ソース線接続部（第１ソース線接続部９８０）により、基板４１４上に形成されている複数のセレクトゲート側不純物層ＳＧＤの各々に接続される。ソース用配線８１は導電体（例えばメタル）で形成できる。
【００８９】
本実施形態のＯＮＯ膜４１３は、第２実施形態と同様に、メモリセル４１０の窒化膜４１７をセレクトゲート４１１及びワードゲート４１２の間に延在形成させなくてもよい。また、ワードゲート４１２の表面には、シリサイド（図示せず）を形成することができる。シリサイド（図示せず）として、例えばCoシリサイドまたはTiシリサイドを使用することができる。これによりワードゲート４１２の負荷抵抗値を下げることができる。
【００９０】
（第２実施形態の変形例の動作）
基本的な動作原理は、第２実施形態と同様である。第２実施形態と本実施形態との動作の相違は、各ビット線６０及び各ソース線８０への印加電圧である。表６に、本実施形態における各線（ワード線５０、ビット線６０、セレクト線７０及びソース線８０）への印加電圧（オペレーション方法）を示した。
【００９１】
なお、すべての動作時において非選択メモリブロックは、代２実施形態と同様の理由から、表９に記載するのを省略した。表９に従って本実施形態に係る不揮発性半導体記憶装置は動作する。
【００９２】
【表９】
【００９３】
以上のようにして、本発明はレイアウト面積の小さい不揮発性半導体記憶装置を提供できる。
【００９４】
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】 本発明の一実施形態に係る全体図である。
【図２】 本発明の第１実施形態にかかるメモリブロックの構成図である。
【図３】 第１実施形態に係るメモリブロックの平面構造図である。
【図４】 第１実施形態に係るメモリブロックの断面構造図である。
【図５】 第１実施形態に係るメモリブロックの他の断面構造図である。
【図６】 第１実施形態に係るメモリブロックの他の断面構造図である。
【図７】 第１実施形態に係るメモリブロックの他の構成図である。
【図８】 ＯＮＯ膜内の電荷の有無と流れる電流の関係を表す図である。
【図９】 第１実施形態の変形例にかかるメモリブロックの構成図である。
【図１０】 第１実施形態の変形例に係るメモリブロックの平面構造図である。
【図１１】 第１実施形態の変形例に係るメモリブロックの断面構造図である。
【図１２】 第１実施形態の変形例に係るメモリブロックの他の断面構造図である。
【図１３】 第２実施形態にかかるメモリブロックの構成図である。
【図１４】 第２実施形態に係るメモリブロックの平面構造図である。
【図１５】 第２実施形態に係るメモリブロックの断面構造図である。
【図１６】 第２実施形態に係るメモリブロックの他の断面構造図である。
【図１７】 第２実施形態に係るメモリブロックの他の断面構造図である。
【図１８】 第２実施形態にかかるメモリブロックの構成図である。
【図１９】 第２実施形態に係るメモリブロックの平面構造図である。
【図２０】 第２実施形態に係るメモリブロックの断面構造図である。
【図２１】 第２実施形態に係るメモリブロックの他の断面構造図である。
【符号の説明】
５０ 第１の配線（ワード線）、 ５１ 第２の配線（ワード線接続線）、６０ ビット線、 ８０ 第３の配線（ソース線）、 ８１ 第４の配線（ソース用配線）、 ４００ メモリブロック、 ４１０ メモリセル、 ４１１セレクトゲート、 ４１２ ワードゲート、 ４１３ 不揮発性メモリ素子（ＯＮＯ膜）、 ４１４ 基板、４１７ 窒化膜、 ９００ 素子分離領域、 ９５０ 共通接続部、 ９５１ ワード線接続部、 ９５２ 第２ワード線接続部、 ９８０ 第１ソース線接続部、 ９８１ 第２ソース線接続部
Claims (5)
- 行方向及び列方向に複数のメモリセルが配設されて構成されたメモリセルアレイを有し、
前記メモリセルアレイは、複数の素子分離領域を有し、
前記複数のメモリセルの各々は、第１の不純物層と、第２の不純物層と、前記第１の不純物層及び前記第２の不純物層間のチャネル領域と、前記チャネル領域と対向して配置されたワードゲート及びセレクトゲートと、前記ワードゲートと前記チャネル領域との間に形成された不揮発性メモリ素子とを有し、
複数のワードゲート用配線の少なくとも一つと前記複数のワードゲートの少なくとも一つとを接続するワード線接続部が、前記複数の素子分離領域の少なくとも一つの前記素子分離領域上に配置され、
前記列方向で隣り合う各２本の前記ワードゲートを、前記ワード線接続部が配置されている前記素子分離領域上で接続する複数の共通接続部をさらに有し、
前記ワード線接続部は、前記複数のワードゲート用配線の少なくとも一つと、前記複数の共通接続部の一つと、を接続し、
前記複数のワードゲート用配線は、前記行方向に沿って延びる第１の配線と、前記列方向に沿って延びる第２の配線とを、有し、
前記ワード線接続部は、前記複数の共通接続部一つと前記第２の配線とを接続する第２ワード線接続部を含むことを特徴とする不揮発性半導体記憶装置。
することを特徴とする不揮発性半導体記憶装置。 - 請求項１において、
前記メモリセルアレイは、複数のメモリブロックを有し、
前記複数のメモリブロックの各々は、複数のメモリセルで構成され、
前記複数のメモリセルの各々に保持されている情報を消去する動作は、前記複数のメモリブロックの各々を一つの単位として、前記メモリブロック毎に一括して行われることを特徴とする不揮発性半導体記憶装置。 - 請求項２において、
前記メモリブロック内のすべての前記ワードゲート及び前記メモリブロック内のすべての前記ワードゲート用配線が共通接続されていることを特徴とする不揮発性半導体記憶装置。 - 行方向及び列方向に複数のメモリセルが配設されて構成されたメモリセルアレイを有し、
前記メモリセルアレイは、複数の素子分離領域を有し、
前記複数のメモリセルの各々は、第１の不純物層と、第２の不純物層と、前記第１の不純物層及び前記第２の不純物層間のチャネル領域と、前記チャネル領域と対向して配置されたワードゲート及びセレクトゲートと、前記ワードゲートと前記チャネル領域との間に形成された不揮発性メモリ素子とを有し、
複数のワードゲート用配線の少なくとも一つと前記複数のワードゲートの少なくとも一つとを接続するワード線接続部が、前記複数の素子分離領域の少なくとも一つの前記素子分離領域上に配置され、
前記列方向で隣り合う各２本の前記ワードゲートを、前記ワード線接続部が配置されている前記素子分離領域上で接続する複数の共通接続部をさらに有し、
前記ワード線接続部は、前記複数のワードゲート用配線の少なくとも一つと、前記複数の共通接続部の一つと、を接続し、
前記メモリセルアレイは、少なくとも一つのソース用配線と、複数のソース線接続部と、を有し、
前記複数のソース線接続部の各々は、前記少なくとも一つのソース用配線と、前記第１の不純物層とを接続し、
前記少なくとも一つのソース用配線は、前記行方向に沿って延びる第１の配線と、前記列方向に沿って延びる第２の配線とを、含み、
前記複数のソース線接続部の少なくとも一つは、前記第１の配線と、前記第２の配線とを接続する第２ソース線接続部を含むことを特徴とする不揮発性半導体記憶装置。 - 行方向及び列方向に複数のメモリセルが配設されて構成されたメモリセルアレイを有し、
前記メモリセルアレイは、複数の素子分離領域を有し、
前記複数のメモリセルの各々は、第１の不純物層と、第２の不純物層と、前記第１の不純物層及び前記第２の不純物層間のチャネル領域と、前記チャネル領域と対向して配置されたワードゲート及びセレクトゲートと、前記ワードゲートと前記チャネル領域との間に形成された不揮発性メモリ素子とを有し、
複数のワードゲート用配線の少なくとも一つと前記複数のワードゲートの少なくとも一つとを接続するワード線接続部が、前記複数の素子分離領域の少なくとも一つの前記素子分離領域上に配置され、
前記列方向で隣り合う各２本の前記ワードゲートを、前記ワード線接続部が配置されている前記素子分離領域上で接続する複数の共通接続部をさらに有し、
前記ワード線接続部は、前記複数のワードゲート用配線の少なくとも一つと、前記複数の共通接続部の一つと、を接続し、
前記メモリセルアレイは、少なくとも一つのソース用配線と、複数のソース線接続部と、を有し、
前記複数のソース線接続部の各々は、前記少なくとも一つのソース用配線と、前記第２の不純物層とを接続し、
前記少なくとも一つのソース用配線は、前記行方向に沿って延びる第１の配線と、前記列方向に沿って延びる第２の配線とを、含み、
前記複数のソース線接続部の少なくとも一つは、前記第１の配線と、前記第２の配線とを接続する第２ソース線接続部を含むことを特徴とする不揮発性半導体記憶装置。
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|---|---|---|---|---|
| US6900098B1 (en) * | 2002-10-15 | 2005-05-31 | Halo Lsi, Inc. | Twin insulator charge storage device operation and its fabrication method |
| JP4703162B2 (ja) * | 2004-10-14 | 2011-06-15 | 株式会社東芝 | 不揮発性半導体記憶装置及びその書き込み方法 |
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| KR100810414B1 (ko) * | 2006-10-31 | 2008-03-04 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그 제조 방법 |
| JP2008172069A (ja) * | 2007-01-12 | 2008-07-24 | Nec Electronics Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
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Family Cites Families (56)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05266678A (ja) | 1992-03-18 | 1993-10-15 | Toshiba Corp | 半導体集積回路 |
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| JP3221754B2 (ja) | 1992-12-15 | 2001-10-22 | ローム株式会社 | 半導体装置 |
| JPH07161851A (ja) | 1993-12-10 | 1995-06-23 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
| US5408115A (en) | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
| US5422504A (en) | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
| US5969383A (en) | 1997-06-16 | 1999-10-19 | Motorola, Inc. | Split-gate memory device and method for accessing the same |
| JP2978477B1 (ja) | 1998-06-12 | 1999-11-15 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
| US6069824A (en) * | 1999-03-03 | 2000-05-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| JP3973819B2 (ja) | 1999-03-08 | 2007-09-12 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US6255166B1 (en) | 1999-08-05 | 2001-07-03 | Aalo Lsi Design & Device Technology, Inc. | Nonvolatile memory cell, method of programming the same and nonvolatile memory array |
| US6177318B1 (en) | 1999-10-18 | 2001-01-23 | Halo Lsi Design & Device Technology, Inc. | Integration method for sidewall split gate monos transistor |
| US6248633B1 (en) | 1999-10-25 | 2001-06-19 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory |
| TW541627B (en) * | 2001-03-26 | 2003-07-11 | Halo Lsi Inc | Stitch and select implementation in twin monos array |
| JP2002357863A (ja) * | 2001-03-28 | 2002-12-13 | Konica Corp | 電池収納装置、電子機器及び撮影装置 |
| JP3640175B2 (ja) | 2001-04-13 | 2005-04-20 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP3780865B2 (ja) | 2001-04-13 | 2006-05-31 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP4715024B2 (ja) | 2001-05-08 | 2011-07-06 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置のプログラム方法 |
| JP2002334588A (ja) | 2001-05-11 | 2002-11-22 | Seiko Epson Corp | 不揮発性半導体記憶装置のプログラム方法 |
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| JP4262941B2 (ja) * | 2001-07-06 | 2009-05-13 | ヘイロ エルエスアイ インコーポレイテッド | アドレシング方法及び装置、記憶サイト読み出し方法及び装置、プログラミング方法及び装置、並びに、セル単位での消去方法及び装置 |
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