JP3840994B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ツインメモリセルが配列されたレギュラーセルアレイに冗長セルを備えた不揮発性半導体記憶装置に関する。
【０００２】
【背景技術】
不揮発性半導体記憶装置の一例として、チャネルとゲートとの間のゲート絶縁層が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide -Semiconductorまたは-substrate）型が知られている。
【０００３】
このＭＯＮＯＳ型不揮発性半導体記憶装置は、文献（Y.Hayashi,et al,2000 Symposium on VLSI Technology Digest of Technical Papers p.122-p.123）に開示されている。この文献には、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリセル（ＭＯＮＯＳメモリセルともいう）を備えたツインＭＯＮＯＳフラッシュメモリセルが開示されている。すなわち、１つのフラッシュメモリセルが、電荷のトラップサイトを２つ有している。
【０００４】
このような構造を有する複数のツインＭＯＮＯＳフラッシュメモリセルを行方向及び列方向にそれぞれ複数配列させて、レギュラーセルアレイが構成される。
【０００５】
【発明が解決しようとする課題】
レギュラーセルアレイには、冗長セルが設けられる。冗長セルは、メモリセルに不良が発見された場合に、その不良セルの代わりに用いられる。
【０００６】
ここで、例えば１６ビット同時にデータリードを行うメモリ装置について例を挙げれば、１６個の入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に対応させて、１６分割のメモリブロックが設けられる。
【０００７】
従来、冗長セルは、１６個のメモリブロックにそれぞれ設けられていた。例えば、各メモリブロックには、複数本の正規メモリセル列に対して１本の冗長メモリセル列が設けられる。そして、１本の正規メモリセル列のいずれかのメモリセルに不良が生じると、この正規メモリセル列に代えて冗長メモリセル列が使用される。
【０００８】
このような従来構造では、同時アクセスビット数が増えるにつれ、冗長メモリセル列も増大してしまう。冗長メモリセル列が、同時アクセスビット数だけ設けられたメモリブロックにそれぞれ配置されるからである。
【０００９】
また、不良セルを含む正規メモリセル列を冗長メモリセル列に切り換えるスイッチが、センスアンプの入力段側に必要となる。このスイッチの存在により信号遅延が生じ、アクセスタイムが遅くなってしまう。
【００１０】
本発明の目的は、冗長セルの配置を工夫して、同時アクセスビット数が増えたとしても、チップ面積に対する冗長セル専有面積を最小限に止めることができる不揮発性半導体装置を提供することにある。
【００１１】
本発明の他の目的は、不良セルから冗長セルに切り換え可能であっても、アクセスタイムが増大しない不揮発性半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリセルとを有するツインメモリセルを、列方向及び行方向にそれぞれ複数配列してなるレギュラーセルアレイを有する。このレギュラーセルアレイは、行方向で分割されたＮ個のセクタ領域を有する。Ｎ個のセクタ領域の各々は、行方向で分割されたｎ個の第１メモリブロックを有する。そして、ｎ個の第１メモリブロックの一つが複数の冗長ツインメモリセルを有する冗長メモリブロックとされる。
【００１３】
このセルレイアウトであると、同時ビット数である（ｎ−１）の数が増大しても、冗長メモリブロックは常に一つあれば足りる。
【００１４】
本発明では、ｎ個の第１メモリブロックに対応して設けられたｎ個のセンスアンプと、ｎ個の第１メモリブロックの各々にて選択されたセルから読み出された電流をｎ個のセンスアンプにそれぞれ供給するパス回路とをさらに設けることができる。すなわち、冗長メモリブロックに専用のセンスアンプを設けることができる。こうすると、不良セルを含むメモリブロックから冗長メモリブロックに切り換えるためのスイッチを、センスアンプの入力段側に設ける必要がない。よって、センスアンプの入力段側で信号遅延が生じないので、アクセスタイムは増大しない。
【００１５】
本発明は、（ｎ−１）個のデータ出力端子と、ｎ個のセンスアンプの中の（ｎ−１）個をセンスアンプ出力を選択し、選択された（ｎ−１）個のセンスアンプ出力の各々を、（ｎ−１）個の出力端子にそれぞれ供給するマルチプレクス回路とをさらに有することができる。
【００１６】
このように、センスアンプの出力段側にて、不良セルを含むメモリブロックから冗長メモリブロックに切り換えるためのスイッチングを行うことができる。ここでのスイッチングはアクセスタイムを増大させない。
【００１７】
本発明では、ｎ個のセンスアンプにリファレンス電流を供給する少なくとも一つのリファレンス用ツインセルメモリを含むリファレンスセル領域をさらに有することができる。
【００１８】
このリファレンスセル領域は、行方向で分割されたｎ個の第２メモリブロックを有し、ｎ個の第２メモリブロックの一つが冗長メモリブロックとされ、ｎ個の第２メモリブロックよりｎ個のセンスアンプにリファレンス電流をそれぞれ供給可能とすることができる。
【００１９】
ｎ個の第１メモリブロック及びｎ個の第２メモリブロックの各々は、行方向に配列されるツインメモリセルの個数を同一とすることが好ましい。少なくとも行方向でのセル位置に依存したセル電流の特性（温度特性、電圧特性など）が、第１，第２ブロック間でばらつくことを低減できる。これにより、第１，第２ブロックにて同時に選択されたセルからのセル電流（一方はリファレンスセル電流）のセル位置に依存した特性差が少なくなるので、メモリ状態の判定を正確に行うことができる。
【００２０】
ここで、Ｎ個のセクタ領域の各々は、列方向で分割されたＭ個のラージブロックを有し、Ｍ個のラージブロックの各々は、列方向で細分割されたｍ個のスモールブロックを有することができる。ｎ個の第２メモリブロックの各々は、列方向に配列されるツインメモリセルの個数が、ｍ個のスモールブックの各々にて列方向に配列されるツインメモリセルの個数よりも少なくすることができる。
【００２１】
即ち、スモールブロックは、レギュラーセル内のツインメモリセル群を製造する時の最小単位となるが、リファレンスセル領域の第２メモリブロックのセル列数をその最小単位のセル列数よりも少なくしてもよい。
【００２２】
データリード時のレギュラーセルアレイ及びリファレンスセル領域での選択セルの指定は、次の通りである。このデータリード時にレギュラーセルアレイのセル選択に用いられる行アドレス及び列アドレスのうちの下位アドレスを用いて、リファレンスセル領域にてセル選択が実施することができる。
【００２３】
ｎ個の第１メモリブロックの各々は、列方向に沿って延びる４本のビット線を有し、ｎ個の第１メモリブロックの各々にて行方向に配列されるツインメモリセルの個数を４個とすることができる。４個のツインメモリセルはメモリ駆動上の最小単位であり、冗長メモリブロックの面積専有率を最小とできる。
【００２４】
Ｎ個のセクタ領域の各々を、データ消去の単位とすることができる。この場合、レギュラーセルアレイ内の複数のツインメモリセルの各々の第１，第２のコントロールゲートを駆動するコントロールゲート駆動部は、Ｎ個のセクタ領域の各一つにそれぞれ対応するＮ個のローカルコントロールゲートドライバを有する。このＮ個のローカルコントロールゲートドライバの各々は、対応する一つのセクタ領域内の第１，第２のコントロールゲートの電位を、他のセクタ領域とは独立して設定可能である。そして、データ消去時にＮ個のコントロールゲートドライバの一つが選択されて、Ｎ個のセクタ領域の中から選択された一つのセクタ領域内の第１，第２のコントロールゲートに消去用高電位を供給する。こうして、一つのセクタ領域毎にデータを消去することが可能となる。
【００２５】
なお、不揮発性メモリセルの各々が、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有することができる。ただし、トラップサイトの構造はこれに限定されない。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２７】
（ツインメモリセル構造）
図１は不揮発性半導体記憶装置の一断面を示している。図１において、１つのツインメモリセル１００は、Ｐ型ウェル１０２上にゲート酸化膜を介して例えばポリシリコンを含む材料から形成されるワードゲート１０４と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂと、第１，第２のメモリセル（ＭＯＮＯＳメモリセル）１０８Ａ，１０８Ｂとを有する。
【００２８】
第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成され、ワードゲート１０４とはそれぞれ電気的に絶縁されている。
【００２９】
第１，第２のメモリセル１０８Ａ，１０８Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシリコンにて形成される第１，第２のコントロールゲート１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積層することで構成される。なお、第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導電材で構成することもできる。
【００３０】
このように、１つのツインメモリセル１００は、スプリットゲート（第１，第２のコントロールゲート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有し、第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂにて一つのワードゲート１０４を共用している。
【００３１】
この第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトとして機能する。第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をトラップすることが可能である。
【００３２】
図１に示すように、行方向Ｂに間隔をおいて配列された複数のワードゲート１０４は、ポリサイドなどで形成される１本のワード線ＷＬに共通接続されている。
【００３３】
また、図１に示すコントロールゲート１０６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な列方向Ａ）に沿って延び、列方向に配列される複数のツインメモリセル１００にて共用される。よって、符号１０６Ａ，１０６Ｂをコントロールゲート線とも称する。
【００３４】
ここで、［ｉ］番目のツインメモリセル１００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ＋１］のコントロールゲート線１０６Ａとには、例えばワードゲート，コントロールゲート，ワード線よりも上層の金属層で形成されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が接続されている。
【００３５】
Ｐ型ウェル１０２には、［ｉ］番目のツインメモリセル１００［ｉ］のＭＯＮＯＳメモリセル１０８Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ＋１］のＭＯＮＯＳメモリセル１０８Ａとに共用される［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられている。
【００３６】
これらの不純物層１１０［ｉ］，［ｉ＋１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ型不純物層で、列方向（図１の紙面に垂直な方向）に沿って延び、列方向に配列される複数のツインメモリセル１００にて共用されるサブビット線として機能する。よって、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋２］などをサブビット線ＳＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］とも称する。
【００３７】
（不揮発性半導体記憶装置の全体構成）
上述のツインメモリセル１００を用いて構成される不揮発性半導体記憶装置の全体構成について、図２（Ａ）〜図２（Ｅ）を参照して説明する。
【００３８】
図２（Ａ）は１チップの不揮発性半導体記憶装置の平面レイアウト図であり、レギュラーセルアレイ２００とグローバルワード線デコーダ２０１とを有する。レギュラーセルアレイ２００は、例えば計６４個の第０〜第６３のセクタ領域２１０を有する。図２（Ａ）は、セクタ数Ｎ＝６４の例である。
【００３９】
６４個のセクタ領域２１０は、図２（Ａ）に示すようにレギュラーセルアレイ２００を行方向Ｂでそれぞれ分割したもので、各セクタ領域２１０は列方向Ａを長手方向とする縦長形状を有する。データ消去の最小単位がセクタ領域２１０であり、セクタ領域２１０内の記憶データは一括してまたは時分割で消去される。
【００４０】
メモリアレイ領域２００は、例えば４Ｋ本のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。ここで、本実施の形態では１本のビット線ＢＬに２つのＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂが接続されるため、４Ｋ本のビット線ＢＬは８Ｋｂｉｔの記憶容量を意味する。各セクタ領域２１０の記憶容量はメモリ全体の記憶容量の１／６４であり、（４Ｋ本のワード線ＷＬ）×（６４本のビット線ＢＬ）×２で定義される記憶容量を有する。
【００４１】
図２（Ｂ）は、図２（Ａ）に示す不揮発性半導体記憶装置の隣り合う２つの第０及び第１のセクタ領域２１０の詳細を示している。図２（Ｂ）に示すように、２つのセクタ２１０の両側に、ローカルドライバ領域（ローカルコントロールゲートドライバ、ローカルビット線選択ドライバ及びローカルワード線ドライバを含む）２２０Ａ，２２０Ｂが配置されている。また、２つのセクタ２１０と２つのローカルドライバ領域２２０Ａ，２２０Ｂの例えば上辺には、セクタ制御回路２２２が配置されている。
【００４２】
各セクタ領域２１０は、行方向Ｂにて分割された計１７個（ｎ＝１７の例）の第１メモリブロック２１４を有している。このうち、１６個の第１メモリブロック２１４は、１６ビットのデータを同時にリード・ライト可能に、計１６（ｎ−１＝１６）個のＩ／Ｏ０〜Ｉ／Ｏ１５に対応して配置された正規のメモリブロックである。残りの１個の第１メモリブロック２１４は冗長メモリブロックである。１６個の正規メモリブロック２１４のいずれか一つにてセル不良が発見されると、その不良セルを含む正規メモリブロック２１４に代わって、冗長メモリブロック２１４が使用される。なお、（ｎ−１）ビット数を１バイト（８ビット）、あるいは１ダブルワード(３２ビット)などに設定しても良い。なお、各第１メモリブロック２１４は、図２（Ｂ）に示すように、４Ｋ（４０９６）本のワード線ＷＬを有する。
【００４３】
図２（Ｃ）に示すように、図２（Ｂ）に示す各一つのセクタ領域２１０は、列方向Ａにて８個（Ｍ＝８の例である）のラージブロック２１２に分割されている。この各ラージブロック２１２は、図２（Ｄ）に示すように、列方向Ａにて８個（ｍ＝８の例である）のスモールブロック２１５に分割されている。
【００４４】
各スモールブロック２１５は、図２（Ｅ）に示すように、６４本のワード線ＷＬを有する。
【００４５】
（セクタ領域の詳細）
図３は、図２（Ａ）に示すセクタ領域０の詳細を示している。図３に示すスモールメモリブロック２１６は、図２（Ｅ）に示すように、一つのスモールブロック２１５を横方向で１７分割（ｎ＝１７の例）したものである。図３に示すスモールメモリブロック２１６は、図４に示すように、ツインメモリセル１００を列方向に例えば６４個、行方向に例えば４個配列したものである。一つのスモールメモリブロック２１６には、例えば４本のサブコントロールゲート線ＳＣＧ０〜ＳＣＧ３と、データの入出力線である４本のサブビット線ＳＢＬ０〜ＳＢＬ３と、６４本のワード線ＷＬとが接続されている。
【００４６】
ここで、偶数のサブコントロールゲート線ＳＣＧ０，ＳＣＧ２には、偶数列（第０列または第２列）の複数のツインメモリセルの各々の第２のコントロールゲート１０６Ｂと奇数列（第１列または第３列）の複数のツインメモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。同様に、奇数のサブコントロールゲート線ＳＣＧ１，ＳＣＧ３には、奇数列（第１列または第３列）の複数のツインメモリセルの各々の第２のコントロールゲート１０６Ｂと偶数列（第２列または第４列）の複数のツインメモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。
【００４７】
図３に示すように、一つの第１メモリブロック２１４（正規メモリブロック及び冗長メモリブロック）内にはスモールメモリブロック２１６が列方向に６４個配列されている。さらに、一つの第１メモリブロック２１４内には、その行方向に、１６個のＩ／Ｏ０〜Ｉ／Ｏ１５に対応した１６個のスモールメモリブロック２１６と、１個の冗長スモールメモリブロック２１６とが配置され（図２（Ｅ）も参照のこと）、この行単位がスモールブロック２１５となる。
【００４８】
行方向に配列された１７個のスモールメモリブロック２１６の１７本のサブコントロールゲート線ＳＣＧ０が、行方向にメインコントロールゲート線ＭＣＧ０に共通接続されている。同様に、１７本のサブコントロールゲート線ＳＣＧ１はメインコントロールゲート線ＭＣＧ１に、１７本のサブコントロールゲート線ＳＣＧ２はメインコントロールゲート線ＭＣＧ２に、１７本のサブコントロールゲート線ＳＣＧ３はメインコントロールゲート線ＭＣＧ３にそれぞれ共通接続されている。
【００４９】
このセクタ領域０内の各スモールブロック２１５には、コントロールゲート駆動部であるローカルコントロールゲートドライバ（ＣＧドライバ）３００−０〜３００−６３の一つがそれぞれ設けられている。この各ＣＧドライバ３００−０〜３００−６３には、行方向に延びる上述の４本のメインコントロールゲート線ＭＣＧ０〜ＭＣＧ３が接続されている。
【００５０】
図５は、相隣り合うセクタ領域０とセクタ領域１にそれぞれ属する２つのスモールブロック２１５の関係を示している。セクタ領域０とセクタ領域１とでは６４本のワード線ＷＬ０〜ＷＬ６３が共用されるが、メインコントロールゲート線ＭＣＧ０〜ＭＣＧ３及びメインビット線ＭＢＬはそれぞれ独立して設けられている。特に図５では、セクタ領域０内のスモールブロック２１５に対応するローカルコントロールゲートドライバＣＧＤＲＶ０〜３（図３に示すＣＧドライバ３００−０〜３００−６３の一つ）と、セクタ領域１内のスモールブロック２１５に対応するローカルコントロールゲートドライバＣＧＤＲＶ０〜３とが示されている。このように、ローカルコントロールゲートドライバは、スモールブロック２１５毎に独立して設けられている。
【００５１】
スモールブロック２１５毎に配置された各サブビット線ＳＢＬ０（不純物層）は、金属配線であるメインビット線ＭＢＬに共通接続されている。このメインビット線ＭＢＬは、列方向Ａに配列されたスモールメモリブロック２１６間で共有されている。このメインビット線ＭＢＬからスモールメモリブロック内の各サブビット線ＳＢＬ０に至る各経路途中には、ビット線選択スイッチであるビット線選択ゲート２１７Ａ，２１７Ｂが配置されている。なお、例えば 奇数本目のサブビット線ＳＢＬには上述のビット線選択ゲート２１７Ａがそれぞれ接続されるのに対して、偶数本目のサブビット線ＳＢＬにはビット線選択ゲート２１７Ｂが接続されている。
【００５２】
ここで、図２（Ｄ）に示すスモールブロック２１５は、以下のように定義することができる。一つのスモールブロック２１５内にて列方向に接続されたツインメモリセル１００は、サブコントロールルゲート線ＳＣＧ（図５参照）を共有している。一つのスモールブロック２１５内にて列方向に接続されたツインメモリセル１００は、サブビット線ＳＢＬ（図５参照）を共有している。また、ビット線選択ゲート２１７Ａ，２１７Ｂの形成領域によって、列方向で隣り合う２つのスモールブロック２１５が区画されている。さらに、一つのスモールブロック２１５の行方向に接続されたツインメモリセル１００は、いずれか一つのセクタに所属することでデータ消去を同時に行うことができる。
【００５３】
隣り合う２つの第０，第１のセクタ領域２１０内の２つのスモールブロック２１５及びその両側のローカルドライバ領域２２０Ａ，２２０Ｂの詳細を図６に示す。図６に示すように、左側のローカルドライバ領域２２０Ａには、図５に示すローカルコントロールゲート線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置されている。同様に、右側のローカルドライバ領域２２０Ｂには、図５に示すローカルコントロールゲート線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置されている。
【００５４】
また、左側のローカルドライバ領域２２０Ａには、セクタ０，１内の偶数番目のワード線ＷＬ０，２，…６２を駆動するローカルワード線ドライバＷＬＤＲＶ０，…ＷＬＤＲＶ６２が配置されている。右側のローカルドライバ領域２２０Ｂには、セクタ０，１内の奇数番目のワード線ＷＬ１，３，…６３を駆動するローカルワード線ドライバＷＬＤＲＶ１，…ＷＬＤＲＶ６３が配置されている。
【００５５】
さらに、図５及び図６に示すように、右側のローカルドライバ領域２２０Ｂには、セクタ０，１の例えば奇数番目のサブビット線ＳＢＬに接続されたビット線選択ゲート２１７Ａを駆動するローカルビット線ドライバＢＳＲＶ１が配置されている。左側のローカルドライバ領域２２０Ａには、セクタ０，１の例えば偶数番目のサブビット線ＳＢＬに接続されたビット線選択ゲート２１７Ｂを駆動するローカルビット線ドライバＢＳＲＶ０が配置されている。
【００５６】
（セクタ０，１の駆動回路）
次に、図７を参照してセクタ０，１内の各スモールブロック２１５内のツインメモリセルを駆動する回路について説明する。
【００５７】
まず、セクタ０〜６３に共用される構成として、プリデコーダ４００と、６４個のグローバルデコーダ４０２−０〜４０２−６３と、Ｙデコーダ４０４とが設けられている。
【００５８】
プリデコーダ４００は、選択対象の不揮発性メモリセル（選択セル）を特定するアドレス信号Ａ［２０−０］をデコードするものである。このアドレス信号Ａ［２０−０］の意味付けを下記の表１に示す。
【００５９】
【表１】
【００６０】
表１に示すように、上位のアドレス信号Ａ［２０−１５］で６４セクタの中の一つのセクタが選択され、中位のアドレス信号Ａ［１４−１２］で図４に示す一つのスモールメモリブロック２１６内の４セル（８ビット）の中の１ビットが選択され、下位のアドレス信号Ａ［１１−０］で一つのセクタ内の４０９６本の中の１本のワード線ＷＬが選択される。また、アドレス信号Ａ［１１−９］で一つのセクタ内に存在する８つのラージブロック２１２の中の一つが選択され、アドレス信号Ａ［８−６］で一つのラージブロック２１２内に存在する８つのスモールブロック２１５の中の一つが選択され、アドレス信号Ａ［５−０］で一つのスモールブロック２１５内に存在する６４本のワード線ＷＬの中の１本が選択される。
【００６１】
６４個のグローバルデコーダ４０２−０〜４０２−６３は、下位のアドレス信号Ａ［１１−０］をプリデコーダ４００にてプリデコードした結果に基づいて、６４本のグローバルワード線ＧＷＬ［０］〜ＧＷＬ［６３］をアクティブとする。なお、データリード時とデータプログラム時では１本のグローバルワード線ＧＷＬのみがアクティブ（Ｖｄｄ）とされる。データイレース時で、一つのセクタ内を一括して消去する際には６４本のグローバルワード線ＧＷＬが全てアクティブ（Ｖｄｄ）とされる。このことにより、一つのセクタ内の全てのワード線ＷＬが選択されて、消去用のワード線電圧が供給される。
【００６２】
Ｙデコーダ４０４は、Ｙパス選択ドライバ４１０を介してＹパス回路４１２を駆動して、スモールブロック２１５内の選択されたビット線を、後段のセンスアンプ５２０（図８参照）またはビット線ドライバに接続するものである。
（リファレンスセル領域）
図８は、図２（Ａ）〜図２（Ｅ）に示すレギュラーセルアレイ２００とは別に形成されるリファレンスセル領域を含むメモリの全体構成を示している。
【００６３】
リファレンスセル領域には、少なくとも一つのツインメモリセル１００を設けるだけでもよいが、本実施の形態では、図８に示すリファレンスセルアレイ６００を配置した。
【００６４】
図８に示すリファレンスセルアレイ６００は、レギュラーセルアレイ２００中の一つのスモールブロック２１５と行方向Ｂにて同数（６８個）のツインメモリセル１００を有し、列方向Ａではスモールブロック２１５のツインメモリセル数(６４個)よりも少ない数となっている。
【００６５】
ここで、図９に示すように、リファレンスセルアレイ６００には、行方向Ｂに沿って１７個のスモールメモリブロック６１０が設けられている。
【００６６】
レギュラーセルアレイ２００においては、図３に示すように行方向Ｂにて１７個に分割された第１メモリブロック２１４は、列方向Ａに６４個のスモールメモリブロック２１６を有していた。リファレンスセルアレイ６００も、図９に示すように行方向Ｂにて１７個に分割された第２メモリブロック６１２を有する。ただし、第２メモリブロック６１２は、列方向Ａには１個のスモールメモリブロック６１０しか設けられていない。
【００６７】
ここで、レギュラーセルアレイ２００内の各第１メモリブロック２１４に配置されたスモールメモリブロック２１５は、図４に示すように列方向Ａにて６４個のツインメモリセル１００を有していた。一方、リファレンスセルアレイ６００に配置されたスモールメモリブロック６１２は、図１２に示すように、列方向Ａにて６４個よりも少ない数、例えば３２個のツインメモリセル１００を有している。よって、リファレンスセルアレイ６００には、行方向で６４個、列方向で３２個のツインメモリセル１００を有し、行方向で６４個、列方向で６４個のツインメモリセル１００を有するスモールブロック２１５内のセル数の半分となっている。
【００６８】
なお、このリファレンスセルアレイ６００にも、ローカルコントロールゲートドライバＣＧＤＲＶ、ローカルビット線ドライバＢＳＤＲＶ及びローカルワード線ドライバＷＬＤＲＶを有している点は、レギュラーセルアレイ２００と同じである。
【００６９】
このように、リファレンスセルアレイ６００の行方向のセル数を、スモールブロック２１５と同じ構成とした理由は下記の通りである。
【００７０】
リファレンスセルアレイ６００内のセル１００のセル電流は、レギュラーセルアレイ２００内のセル１００のセル電流を検出するときの基準となるもので、両セル電流の特性（温度特性、電圧特性など）が一致することが理想であるが、セル位置によって変化することがある。このうち、セル位置のばらつきを少なくするために、スモールブロック２１５内でのセル配列を考慮して、リファレンスセルアレイ６００を形成した。ただし、リファレンスメモリセル数を少なくするために、列方向の数だけをスモールブロック２１５よりも少なくした。
【００７１】
なお、このリファレンスセルアレイ６００内の全てのツインメモリセル１００は、工場出荷時に消去状態に設定されている。
（Ｙパス回路及びセンスアンプの説明）
図８に示すように、レギュラーセルアレイ２００の６４個のセクタ２１０にはそれぞれＹパス回路４１２が接続されている（図７も参照）。同様に、リファレンスセルアレイ６００にもＹパス回路６２０が接続されている。
【００７２】
図１０は、図７及び図８に示すＹパス回路４１２を示している。このＹパス回路４１２は、一つのセクタ２１０に対して１個設けられ、計６４個（Ｍ＝６４の例である）設けられている。一つのセクタ２１０には、Ｉ／Ｏ０〜Ｉ／Ｏ１５用及び冗長用として１７分割された第１メモリブロック２１４が配置されている（図２（Ｂ）も参照のこと）。
【００７３】
各第１メモリブロック２１４には４つのツインメモリセル１００が行方向に接続されている。なお、一つの第１メモリブロック２１４内のツインメモリセル１００の行方向接続数として４は最小数であり、２N（Ｎは２以上の整数）とすれば、ツインメモリセル１００をデコード出力に基づき特定できる。
【００７４】
ここで、一つの第１メモリブロック２１４内にて行方向に接続された４つのツインメモリセル１００に設けられた計８つのセル（不揮発性メモリセル）を、図１０に示すようにセルＣ０〜Ｃ７と定義する。
【００７５】
また、１セクタ領域２１０には、その行方向の両端部にのみ、第１及び第２のコントロールゲート１０８Ａ，１０８Ｂの一方とワードゲートとを有するダミーセル１０１が配置されている。
【００７６】
一つの第１メモリブロック２１４に設けられるメインビット線ＢＬ０〜ＢＬ３の各々には、第１選択ゲート５０１が接続されている。一つの第１メモリブロック２１４に対応して設けられた４つの第１選択ゲート５０１のゲートには、電圧ＹＳ０〜ＹＳ３のいずれかが印加される。４つの第１選択ゲート５０１の各々の他端は、Ｉ／Ｏ線に共通接続されている。図８に示すように、１７個の第１メモリブロック２１４［０］〜２１４［１５］及び２１４［冗長］にそれぞれ対応して、Ｉ／Ｏ０〜Ｉ／Ｏ１５及びＩ／Ｏｘが設けられている。
【００７７】
ビット線ＢＬ０〜ＢＬ３の途中には、ゲート電圧を／ＹＳ０〜／ＹＳ３のいずれかとするトランジスタ５０２がそれぞれ接続されている。このトランジスタ５０２がオンすると、そのトランジスタ５０２のソースに接続された電圧ＢＬＶＳがビット線ＢＬに供給されるようになっている。この電圧ＢＬＶＳは、動作モードに応じてＶｄｄまたは０Ｖに設定される（後述の表２，表３を参照のこと）。
【００７８】
図８に示すＹパス回路４１２に設けられた第２選択ゲート５１０は、例えばブロック２１４［０］とブロック２１４［１］の境界に位置するビット線ＢＬ０を、Ｉ／Ｏ出力線（Ｉ／Ｏ０）に接続／非接続するためのものである。この第２選択ゲート５１０は、なお、図１０の右端のダミーセル１０１に接続されたビット線ＢＬ０にも第２選択ゲート５１０が設けられている。この第２選択ゲート５１０にはゲート電圧ＹＳ４が供給される。
【００７９】
ここで、一つの第１メモリブロック２１４内の８つのセルＣ０〜Ｃ７のいずれかが選択セルとして選択されたデータリード時の各所の電圧を表２に示す。
【００８０】
【表２】
【００８１】
図１０に示す第１メモリブロック２１４［０］〜２１４［１５］の各セルＣ２が例えば選択された場合には、表２に示すよう、その選択セルＣ２のコントロールゲートＣＧ１に選択電圧（１．５Ｖ）が、非選択対向セルＣ３のコントロールゲートＣＧ２にオーバライド電圧（３．０Ｖ）が、他の非選択セルのコントロールゲートＣＧ０，ＣＧ３に非選択電圧（０Ｖ）が印加される。その結果、第１メモリブロック２１４［０］〜２１４［１５］の各選択セルＣ２からのセル電流は、ビット線ＢＬ２、ゲート信号ＹＳ２が電圧Ｖｄｄとなる選択ゲート５０１を介して、センスアンプ５２０［０］〜５２０［１５］にそれぞれ流れる。
【００８２】
この第１メモリブロック２１４［０］〜２１４［１５］のいずれか一つに不良セルが存在した場合には、その不良セルを含む第１メモリセルブロック２１４の代わりに冗長メモリブロック２１４［冗長］が選択される。そして、冗長メモリブロック２１４［冗長］のセルＣ２からのセル電流が、センスアンプ５２０［冗長］に流れることになる。
【００８３】
１７個（ｎ＝１７の例である）のセンスアンプ５２０［０］〜５２０［１５］及び５２０［冗長］は、図８に示すように、６４個のセクタ２１０［０］〜２１０［６３］に共用される。
【００８４】
このセンスアンプ５２０［０］〜５２０［１５］及び５２０［冗長］には、リファレンスセルアレイ６００に接続されたＹパス回路６２０から、参照電位が供給される。
【００８５】
Ｙパス回路６２０が図１１に示されており、図１０に示すＹパス回路４１２と同一の構成を有し、図１０に示す部材の符号と同一符号が図１１に示す部材にも付されている。
【００８６】
一つの第２メモリブロック６１２内の８つのセルＣ０〜Ｃ７のいずれかが選択セルとして選択されたリファレンスデータリード時の各所の電圧を表３に示す。
【００８７】
【表３】
【００８８】
ここで、表３においては、表２と相違する点として、選択セル及び非選択対向セルのコントロールゲート電圧を共に、選択電圧と同じ１．５Ｖとした。すなわち、非選択対向セルにオーバライド電圧として３Ｖを印加せず、１．５Ｖを印加した。この理由は、リファレンス用メモリセルフアレイ６００内の全セルが、工場出荷時に消去状態にプログラムされているからである。オーバライド電圧とは、非選択対向セルのプログラムの有無に拘わらず、その対向セルのトランジスタをオンさせてリード電流またはプログラム電流を流すために必要な電圧である。従って、セルが消去状態にプログラムされているので、選択電圧と同じ１．５Ｖを非選択対向セルのコントロールゲートに印加しても、リファレンスセル電流を読み出すことができる。
【００８９】
なお、表３とは異なり、リファレンスデータリード時にも、非選択対向セルにオーバライド電圧（３Ｖ）を印加してもよいことはもちろんである。
【００９０】
ここで、レギュラーセルアレイ２００より１６（ｎ−１＝１６の例である）ビットのデータを読み出すときには、表１に示したアドレス信号［２０：０］により、１６個の選択セルが指定される。一方、それと同時にリファレンスセルアレイ６００より１６ビットのリファレンス電位を読み出すときには、列アドレスＡ［２０：１２］のうちの下位アドレスＡ［１４：１２］と、行アドレスＡ［１１：０］の下位アドレスＡ［４：０］だけを用いれば足りる。アドレスＡ［１４：１２］でリファレンスセルアレイ６００の行アドレス（Ｃ０〜Ｃ７の一つ）を指定でき、アドレスＡ［４：０］で列アドレス（３２本のワード線の１本）が指定できるからである。
【００９１】
このようにしてリファレンスセルアレイ６００にて、レギュラーセルアレイ２００のスモールブロック２１５内とほぼ同じ位置の相関をとりつつアドレスが指定される。このため、セル位置に依存したセル電流のばらつきを少なくすることができる。
【００９２】
また、図１０及び図１１に示すように、センスアンプ５２０の入力側に、不良メモリブロックから冗長メモリブロックへの切り換えのための素子は存在していない。もしそのような素子を追加すれば、センスアンプ５２０への電流入力経路のインピーダンスが増大し、アクセスタイムを変更する必要が生ずる。
【００９３】
図１０に示すように、センスアンプ５２０［０］〜５２０［１５］及び５２０［冗長］の出力側に、マルチプレクス回路５３０を設けている。このマルチプレクス回路５３０では、センスアンプ５２０［０］〜５２０［１５］の出力端と、１６個（ｎ−１＝１６の例である）の入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５との間には、選択ゲート５３０［０］〜５３０［１５］がそれぞれ接続されている。また、センスアンプ５２０［冗長］の出力端と入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５との間には、選択ゲート５３０［冗長０］〜５３０［冗長１５］がそれぞれ接続されている。
【００９４】
第１メモリブロック２１４［０］〜２１４［１５］に不良がなければ、データリード時には選択ゲート５３０［０］〜５３０［１５］がオンし、各ブロック２１４［０］〜２１４［１５］からのデータが入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に出力される。このとき、選択ゲート５３０［冗長０］〜５３０［冗長１５］は全てオフされている。もし、第１メモリブロック２１４［０］が不良であれば、選択ゲート５３０［０］はオフ、選択ゲート５３０［冗長０］がオンされる。こうして、第１メモリブロック２１４［０］に代えて冗長メモリブロック２１４［冗長］からデータリードが実施される。
【００９５】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００９６】
本発明はリファレンスセルアレイの設定に特徴があり、ワード線、ビット線及びコントロールゲート線の電圧設定、不揮発性メモリセルのリード動作、プログラム動作及び消去動作の詳細説明は省略したが、必要があれば本願出願人による先願の特願平２００１−１３７１６５等に詳述されている。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る不揮発性半導体記憶装置に用いられるメモリセルの断面図である。
【図２】図２（Ａ）は図１に示す不揮発性半導体記憶装置全体の平面レイアウト図、図２（Ｂ）は図２（Ａ）中の２つのセクタ領域の平面図、図２（Ｃ）は図２（Ｂ）中の一つのメモリブロックの平面図、図２（Ｄ）は図２（Ｃ）中の一つのラージブロックの平面図、図２（Ｅ）は図２（Ｄ）中の一つのスモールブロックの平面図である。
【図３】図２（Ｂ）に示す一つのセクタ領域の多数のスモールメモリブロックとその配線とを説明するための概略説明図である。
【図４】図３に示すスモールメモリブロックの構成図である。
【図５】図３に示すスモールブロックとローカルドライバ領域との関係を示す図である。
【図６】隣接する２セクタ中の２つのスモールブロックとローカルドライバ領域との関係を示す概略説明図である。
【図７】隣接する２セクタの周辺駆動回路を示すブロック図である。
【図８】レギュラーセルアレイ、リファレンスセルアレイ、Ｙパス回路、センスアンプ、マルチプレクス回路及び入出力端子を示すメモリ全体の概略説明図である。
【図９】図８に示すリファレンスセルアレイの概略説明図である。
【図１０】図８に示すレギュラーセルアレイに接続されるＹパス回路の一例を示す回路図である。
【図１１】図８に示すリファレンスセルアレイに接続されるＹパス回路の一例を示す回路図である。
【図１２】図９に示すリファレンスセルアレイ中のスモールメモリブロックの構成図である。
【符号の説明】
１００ ツインメモリセル
１０２ Ｐ型ウェル
１０４ ワードゲート
１０６Ａ，１０６Ｂ コントロールゲート（線）
１０８Ａ，１０８Ｂ 第１，第２の不揮発性メモリセル
１０９ ＯＮＯ膜
１１０ 不純物層（ビット線）
２００ レギュラーセルアレイ
２１０ Ｎ個のセクタ領域
２１２ Ｍ個のラージブロック
２１４ 第１メモリブロック
２１４［１］〜２１４［１５］，２１４［冗長］ ｎ個の第１メモリブロック
２１５ ｍ個のスモールブロック
２１６ スモールメモリブロック
３００，３０１，ＣＧＤＲＶ コントロールゲート線ドライバ
４００ プリデコーダ
４１２ Ｙパス回路（第１のパス回路）
５２０ センスアンプ
５２０［１］〜５２０［１５］，５２０［冗長］ ｎ個のセンスアンプ
５３０ マルチプレクス回路
６００ リファレンスセルアレイ（リファレンスセル領域）
６１０ スモールメモリブロック
６１２ 第２のメモリブロック
６２０ Ｎ個のＹパス回路（第２のパス回路）
ＳＢＳ サブビット線
ＭＢＳ メインビット線
ＳＣＧ サブコントロールゲート線
ＢＳＤＲＶ ローカルビット線ドライバ
ＣＧＤＲＶ ローカルコントロールゲート線ドライバ
ＷＬＤＲＶ ローカルワード線ドライバ
Ｉ／Ｏ０〜Ｉ／Ｏ１５ （ｎ−１）個の入出力端子
【発明の属する技術分野】
本発明は、ツインメモリセルが配列されたレギュラーセルアレイに冗長セルを備えた不揮発性半導体記憶装置に関する。
【０００２】
【背景技術】
不揮発性半導体記憶装置の一例として、チャネルとゲートとの間のゲート絶縁層が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide -Semiconductorまたは-substrate）型が知られている。
【０００３】
このＭＯＮＯＳ型不揮発性半導体記憶装置は、文献（Y.Hayashi,et al,2000 Symposium on VLSI Technology Digest of Technical Papers p.122-p.123）に開示されている。この文献には、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリセル（ＭＯＮＯＳメモリセルともいう）を備えたツインＭＯＮＯＳフラッシュメモリセルが開示されている。すなわち、１つのフラッシュメモリセルが、電荷のトラップサイトを２つ有している。
【０００４】
このような構造を有する複数のツインＭＯＮＯＳフラッシュメモリセルを行方向及び列方向にそれぞれ複数配列させて、レギュラーセルアレイが構成される。
【０００５】
【発明が解決しようとする課題】
レギュラーセルアレイには、冗長セルが設けられる。冗長セルは、メモリセルに不良が発見された場合に、その不良セルの代わりに用いられる。
【０００６】
ここで、例えば１６ビット同時にデータリードを行うメモリ装置について例を挙げれば、１６個の入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に対応させて、１６分割のメモリブロックが設けられる。
【０００７】
従来、冗長セルは、１６個のメモリブロックにそれぞれ設けられていた。例えば、各メモリブロックには、複数本の正規メモリセル列に対して１本の冗長メモリセル列が設けられる。そして、１本の正規メモリセル列のいずれかのメモリセルに不良が生じると、この正規メモリセル列に代えて冗長メモリセル列が使用される。
【０００８】
このような従来構造では、同時アクセスビット数が増えるにつれ、冗長メモリセル列も増大してしまう。冗長メモリセル列が、同時アクセスビット数だけ設けられたメモリブロックにそれぞれ配置されるからである。
【０００９】
また、不良セルを含む正規メモリセル列を冗長メモリセル列に切り換えるスイッチが、センスアンプの入力段側に必要となる。このスイッチの存在により信号遅延が生じ、アクセスタイムが遅くなってしまう。
【００１０】
本発明の目的は、冗長セルの配置を工夫して、同時アクセスビット数が増えたとしても、チップ面積に対する冗長セル専有面積を最小限に止めることができる不揮発性半導体装置を提供することにある。
【００１１】
本発明の他の目的は、不良セルから冗長セルに切り換え可能であっても、アクセスタイムが増大しない不揮発性半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリセルとを有するツインメモリセルを、列方向及び行方向にそれぞれ複数配列してなるレギュラーセルアレイを有する。このレギュラーセルアレイは、行方向で分割されたＮ個のセクタ領域を有する。Ｎ個のセクタ領域の各々は、行方向で分割されたｎ個の第１メモリブロックを有する。そして、ｎ個の第１メモリブロックの一つが複数の冗長ツインメモリセルを有する冗長メモリブロックとされる。
【００１３】
このセルレイアウトであると、同時ビット数である（ｎ−１）の数が増大しても、冗長メモリブロックは常に一つあれば足りる。
【００１４】
本発明では、ｎ個の第１メモリブロックに対応して設けられたｎ個のセンスアンプと、ｎ個の第１メモリブロックの各々にて選択されたセルから読み出された電流をｎ個のセンスアンプにそれぞれ供給するパス回路とをさらに設けることができる。すなわち、冗長メモリブロックに専用のセンスアンプを設けることができる。こうすると、不良セルを含むメモリブロックから冗長メモリブロックに切り換えるためのスイッチを、センスアンプの入力段側に設ける必要がない。よって、センスアンプの入力段側で信号遅延が生じないので、アクセスタイムは増大しない。
【００１５】
本発明は、（ｎ−１）個のデータ出力端子と、ｎ個のセンスアンプの中の（ｎ−１）個をセンスアンプ出力を選択し、選択された（ｎ−１）個のセンスアンプ出力の各々を、（ｎ−１）個の出力端子にそれぞれ供給するマルチプレクス回路とをさらに有することができる。
【００１６】
このように、センスアンプの出力段側にて、不良セルを含むメモリブロックから冗長メモリブロックに切り換えるためのスイッチングを行うことができる。ここでのスイッチングはアクセスタイムを増大させない。
【００１７】
本発明では、ｎ個のセンスアンプにリファレンス電流を供給する少なくとも一つのリファレンス用ツインセルメモリを含むリファレンスセル領域をさらに有することができる。
【００１８】
このリファレンスセル領域は、行方向で分割されたｎ個の第２メモリブロックを有し、ｎ個の第２メモリブロックの一つが冗長メモリブロックとされ、ｎ個の第２メモリブロックよりｎ個のセンスアンプにリファレンス電流をそれぞれ供給可能とすることができる。
【００１９】
ｎ個の第１メモリブロック及びｎ個の第２メモリブロックの各々は、行方向に配列されるツインメモリセルの個数を同一とすることが好ましい。少なくとも行方向でのセル位置に依存したセル電流の特性（温度特性、電圧特性など）が、第１，第２ブロック間でばらつくことを低減できる。これにより、第１，第２ブロックにて同時に選択されたセルからのセル電流（一方はリファレンスセル電流）のセル位置に依存した特性差が少なくなるので、メモリ状態の判定を正確に行うことができる。
【００２０】
ここで、Ｎ個のセクタ領域の各々は、列方向で分割されたＭ個のラージブロックを有し、Ｍ個のラージブロックの各々は、列方向で細分割されたｍ個のスモールブロックを有することができる。ｎ個の第２メモリブロックの各々は、列方向に配列されるツインメモリセルの個数が、ｍ個のスモールブックの各々にて列方向に配列されるツインメモリセルの個数よりも少なくすることができる。
【００２１】
即ち、スモールブロックは、レギュラーセル内のツインメモリセル群を製造する時の最小単位となるが、リファレンスセル領域の第２メモリブロックのセル列数をその最小単位のセル列数よりも少なくしてもよい。
【００２２】
データリード時のレギュラーセルアレイ及びリファレンスセル領域での選択セルの指定は、次の通りである。このデータリード時にレギュラーセルアレイのセル選択に用いられる行アドレス及び列アドレスのうちの下位アドレスを用いて、リファレンスセル領域にてセル選択が実施することができる。
【００２３】
ｎ個の第１メモリブロックの各々は、列方向に沿って延びる４本のビット線を有し、ｎ個の第１メモリブロックの各々にて行方向に配列されるツインメモリセルの個数を４個とすることができる。４個のツインメモリセルはメモリ駆動上の最小単位であり、冗長メモリブロックの面積専有率を最小とできる。
【００２４】
Ｎ個のセクタ領域の各々を、データ消去の単位とすることができる。この場合、レギュラーセルアレイ内の複数のツインメモリセルの各々の第１，第２のコントロールゲートを駆動するコントロールゲート駆動部は、Ｎ個のセクタ領域の各一つにそれぞれ対応するＮ個のローカルコントロールゲートドライバを有する。このＮ個のローカルコントロールゲートドライバの各々は、対応する一つのセクタ領域内の第１，第２のコントロールゲートの電位を、他のセクタ領域とは独立して設定可能である。そして、データ消去時にＮ個のコントロールゲートドライバの一つが選択されて、Ｎ個のセクタ領域の中から選択された一つのセクタ領域内の第１，第２のコントロールゲートに消去用高電位を供給する。こうして、一つのセクタ領域毎にデータを消去することが可能となる。
【００２５】
なお、不揮発性メモリセルの各々が、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有することができる。ただし、トラップサイトの構造はこれに限定されない。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２７】
（ツインメモリセル構造）
図１は不揮発性半導体記憶装置の一断面を示している。図１において、１つのツインメモリセル１００は、Ｐ型ウェル１０２上にゲート酸化膜を介して例えばポリシリコンを含む材料から形成されるワードゲート１０４と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂと、第１，第２のメモリセル（ＭＯＮＯＳメモリセル）１０８Ａ，１０８Ｂとを有する。
【００２８】
第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成され、ワードゲート１０４とはそれぞれ電気的に絶縁されている。
【００２９】
第１，第２のメモリセル１０８Ａ，１０８Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシリコンにて形成される第１，第２のコントロールゲート１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積層することで構成される。なお、第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導電材で構成することもできる。
【００３０】
このように、１つのツインメモリセル１００は、スプリットゲート（第１，第２のコントロールゲート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有し、第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂにて一つのワードゲート１０４を共用している。
【００３１】
この第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトとして機能する。第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をトラップすることが可能である。
【００３２】
図１に示すように、行方向Ｂに間隔をおいて配列された複数のワードゲート１０４は、ポリサイドなどで形成される１本のワード線ＷＬに共通接続されている。
【００３３】
また、図１に示すコントロールゲート１０６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な列方向Ａ）に沿って延び、列方向に配列される複数のツインメモリセル１００にて共用される。よって、符号１０６Ａ，１０６Ｂをコントロールゲート線とも称する。
【００３４】
ここで、［ｉ］番目のツインメモリセル１００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ＋１］のコントロールゲート線１０６Ａとには、例えばワードゲート，コントロールゲート，ワード線よりも上層の金属層で形成されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が接続されている。
【００３５】
Ｐ型ウェル１０２には、［ｉ］番目のツインメモリセル１００［ｉ］のＭＯＮＯＳメモリセル１０８Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ＋１］のＭＯＮＯＳメモリセル１０８Ａとに共用される［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられている。
【００３６】
これらの不純物層１１０［ｉ］，［ｉ＋１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ型不純物層で、列方向（図１の紙面に垂直な方向）に沿って延び、列方向に配列される複数のツインメモリセル１００にて共用されるサブビット線として機能する。よって、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋２］などをサブビット線ＳＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］とも称する。
【００３７】
（不揮発性半導体記憶装置の全体構成）
上述のツインメモリセル１００を用いて構成される不揮発性半導体記憶装置の全体構成について、図２（Ａ）〜図２（Ｅ）を参照して説明する。
【００３８】
図２（Ａ）は１チップの不揮発性半導体記憶装置の平面レイアウト図であり、レギュラーセルアレイ２００とグローバルワード線デコーダ２０１とを有する。レギュラーセルアレイ２００は、例えば計６４個の第０〜第６３のセクタ領域２１０を有する。図２（Ａ）は、セクタ数Ｎ＝６４の例である。
【００３９】
６４個のセクタ領域２１０は、図２（Ａ）に示すようにレギュラーセルアレイ２００を行方向Ｂでそれぞれ分割したもので、各セクタ領域２１０は列方向Ａを長手方向とする縦長形状を有する。データ消去の最小単位がセクタ領域２１０であり、セクタ領域２１０内の記憶データは一括してまたは時分割で消去される。
【００４０】
メモリアレイ領域２００は、例えば４Ｋ本のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。ここで、本実施の形態では１本のビット線ＢＬに２つのＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂが接続されるため、４Ｋ本のビット線ＢＬは８Ｋｂｉｔの記憶容量を意味する。各セクタ領域２１０の記憶容量はメモリ全体の記憶容量の１／６４であり、（４Ｋ本のワード線ＷＬ）×（６４本のビット線ＢＬ）×２で定義される記憶容量を有する。
【００４１】
図２（Ｂ）は、図２（Ａ）に示す不揮発性半導体記憶装置の隣り合う２つの第０及び第１のセクタ領域２１０の詳細を示している。図２（Ｂ）に示すように、２つのセクタ２１０の両側に、ローカルドライバ領域（ローカルコントロールゲートドライバ、ローカルビット線選択ドライバ及びローカルワード線ドライバを含む）２２０Ａ，２２０Ｂが配置されている。また、２つのセクタ２１０と２つのローカルドライバ領域２２０Ａ，２２０Ｂの例えば上辺には、セクタ制御回路２２２が配置されている。
【００４２】
各セクタ領域２１０は、行方向Ｂにて分割された計１７個（ｎ＝１７の例）の第１メモリブロック２１４を有している。このうち、１６個の第１メモリブロック２１４は、１６ビットのデータを同時にリード・ライト可能に、計１６（ｎ−１＝１６）個のＩ／Ｏ０〜Ｉ／Ｏ１５に対応して配置された正規のメモリブロックである。残りの１個の第１メモリブロック２１４は冗長メモリブロックである。１６個の正規メモリブロック２１４のいずれか一つにてセル不良が発見されると、その不良セルを含む正規メモリブロック２１４に代わって、冗長メモリブロック２１４が使用される。なお、（ｎ−１）ビット数を１バイト（８ビット）、あるいは１ダブルワード(３２ビット)などに設定しても良い。なお、各第１メモリブロック２１４は、図２（Ｂ）に示すように、４Ｋ（４０９６）本のワード線ＷＬを有する。
【００４３】
図２（Ｃ）に示すように、図２（Ｂ）に示す各一つのセクタ領域２１０は、列方向Ａにて８個（Ｍ＝８の例である）のラージブロック２１２に分割されている。この各ラージブロック２１２は、図２（Ｄ）に示すように、列方向Ａにて８個（ｍ＝８の例である）のスモールブロック２１５に分割されている。
【００４４】
各スモールブロック２１５は、図２（Ｅ）に示すように、６４本のワード線ＷＬを有する。
【００４５】
（セクタ領域の詳細）
図３は、図２（Ａ）に示すセクタ領域０の詳細を示している。図３に示すスモールメモリブロック２１６は、図２（Ｅ）に示すように、一つのスモールブロック２１５を横方向で１７分割（ｎ＝１７の例）したものである。図３に示すスモールメモリブロック２１６は、図４に示すように、ツインメモリセル１００を列方向に例えば６４個、行方向に例えば４個配列したものである。一つのスモールメモリブロック２１６には、例えば４本のサブコントロールゲート線ＳＣＧ０〜ＳＣＧ３と、データの入出力線である４本のサブビット線ＳＢＬ０〜ＳＢＬ３と、６４本のワード線ＷＬとが接続されている。
【００４６】
ここで、偶数のサブコントロールゲート線ＳＣＧ０，ＳＣＧ２には、偶数列（第０列または第２列）の複数のツインメモリセルの各々の第２のコントロールゲート１０６Ｂと奇数列（第１列または第３列）の複数のツインメモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。同様に、奇数のサブコントロールゲート線ＳＣＧ１，ＳＣＧ３には、奇数列（第１列または第３列）の複数のツインメモリセルの各々の第２のコントロールゲート１０６Ｂと偶数列（第２列または第４列）の複数のツインメモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。
【００４７】
図３に示すように、一つの第１メモリブロック２１４（正規メモリブロック及び冗長メモリブロック）内にはスモールメモリブロック２１６が列方向に６４個配列されている。さらに、一つの第１メモリブロック２１４内には、その行方向に、１６個のＩ／Ｏ０〜Ｉ／Ｏ１５に対応した１６個のスモールメモリブロック２１６と、１個の冗長スモールメモリブロック２１６とが配置され（図２（Ｅ）も参照のこと）、この行単位がスモールブロック２１５となる。
【００４８】
行方向に配列された１７個のスモールメモリブロック２１６の１７本のサブコントロールゲート線ＳＣＧ０が、行方向にメインコントロールゲート線ＭＣＧ０に共通接続されている。同様に、１７本のサブコントロールゲート線ＳＣＧ１はメインコントロールゲート線ＭＣＧ１に、１７本のサブコントロールゲート線ＳＣＧ２はメインコントロールゲート線ＭＣＧ２に、１７本のサブコントロールゲート線ＳＣＧ３はメインコントロールゲート線ＭＣＧ３にそれぞれ共通接続されている。
【００４９】
このセクタ領域０内の各スモールブロック２１５には、コントロールゲート駆動部であるローカルコントロールゲートドライバ（ＣＧドライバ）３００−０〜３００−６３の一つがそれぞれ設けられている。この各ＣＧドライバ３００−０〜３００−６３には、行方向に延びる上述の４本のメインコントロールゲート線ＭＣＧ０〜ＭＣＧ３が接続されている。
【００５０】
図５は、相隣り合うセクタ領域０とセクタ領域１にそれぞれ属する２つのスモールブロック２１５の関係を示している。セクタ領域０とセクタ領域１とでは６４本のワード線ＷＬ０〜ＷＬ６３が共用されるが、メインコントロールゲート線ＭＣＧ０〜ＭＣＧ３及びメインビット線ＭＢＬはそれぞれ独立して設けられている。特に図５では、セクタ領域０内のスモールブロック２１５に対応するローカルコントロールゲートドライバＣＧＤＲＶ０〜３（図３に示すＣＧドライバ３００−０〜３００−６３の一つ）と、セクタ領域１内のスモールブロック２１５に対応するローカルコントロールゲートドライバＣＧＤＲＶ０〜３とが示されている。このように、ローカルコントロールゲートドライバは、スモールブロック２１５毎に独立して設けられている。
【００５１】
スモールブロック２１５毎に配置された各サブビット線ＳＢＬ０（不純物層）は、金属配線であるメインビット線ＭＢＬに共通接続されている。このメインビット線ＭＢＬは、列方向Ａに配列されたスモールメモリブロック２１６間で共有されている。このメインビット線ＭＢＬからスモールメモリブロック内の各サブビット線ＳＢＬ０に至る各経路途中には、ビット線選択スイッチであるビット線選択ゲート２１７Ａ，２１７Ｂが配置されている。なお、例えば 奇数本目のサブビット線ＳＢＬには上述のビット線選択ゲート２１７Ａがそれぞれ接続されるのに対して、偶数本目のサブビット線ＳＢＬにはビット線選択ゲート２１７Ｂが接続されている。
【００５２】
ここで、図２（Ｄ）に示すスモールブロック２１５は、以下のように定義することができる。一つのスモールブロック２１５内にて列方向に接続されたツインメモリセル１００は、サブコントロールルゲート線ＳＣＧ（図５参照）を共有している。一つのスモールブロック２１５内にて列方向に接続されたツインメモリセル１００は、サブビット線ＳＢＬ（図５参照）を共有している。また、ビット線選択ゲート２１７Ａ，２１７Ｂの形成領域によって、列方向で隣り合う２つのスモールブロック２１５が区画されている。さらに、一つのスモールブロック２１５の行方向に接続されたツインメモリセル１００は、いずれか一つのセクタに所属することでデータ消去を同時に行うことができる。
【００５３】
隣り合う２つの第０，第１のセクタ領域２１０内の２つのスモールブロック２１５及びその両側のローカルドライバ領域２２０Ａ，２２０Ｂの詳細を図６に示す。図６に示すように、左側のローカルドライバ領域２２０Ａには、図５に示すローカルコントロールゲート線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置されている。同様に、右側のローカルドライバ領域２２０Ｂには、図５に示すローカルコントロールゲート線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置されている。
【００５４】
また、左側のローカルドライバ領域２２０Ａには、セクタ０，１内の偶数番目のワード線ＷＬ０，２，…６２を駆動するローカルワード線ドライバＷＬＤＲＶ０，…ＷＬＤＲＶ６２が配置されている。右側のローカルドライバ領域２２０Ｂには、セクタ０，１内の奇数番目のワード線ＷＬ１，３，…６３を駆動するローカルワード線ドライバＷＬＤＲＶ１，…ＷＬＤＲＶ６３が配置されている。
【００５５】
さらに、図５及び図６に示すように、右側のローカルドライバ領域２２０Ｂには、セクタ０，１の例えば奇数番目のサブビット線ＳＢＬに接続されたビット線選択ゲート２１７Ａを駆動するローカルビット線ドライバＢＳＲＶ１が配置されている。左側のローカルドライバ領域２２０Ａには、セクタ０，１の例えば偶数番目のサブビット線ＳＢＬに接続されたビット線選択ゲート２１７Ｂを駆動するローカルビット線ドライバＢＳＲＶ０が配置されている。
【００５６】
（セクタ０，１の駆動回路）
次に、図７を参照してセクタ０，１内の各スモールブロック２１５内のツインメモリセルを駆動する回路について説明する。
【００５７】
まず、セクタ０〜６３に共用される構成として、プリデコーダ４００と、６４個のグローバルデコーダ４０２−０〜４０２−６３と、Ｙデコーダ４０４とが設けられている。
【００５８】
プリデコーダ４００は、選択対象の不揮発性メモリセル（選択セル）を特定するアドレス信号Ａ［２０−０］をデコードするものである。このアドレス信号Ａ［２０−０］の意味付けを下記の表１に示す。
【００５９】
【表１】
表１に示すように、上位のアドレス信号Ａ［２０−１５］で６４セクタの中の一つのセクタが選択され、中位のアドレス信号Ａ［１４−１２］で図４に示す一つのスモールメモリブロック２１６内の４セル（８ビット）の中の１ビットが選択され、下位のアドレス信号Ａ［１１−０］で一つのセクタ内の４０９６本の中の１本のワード線ＷＬが選択される。また、アドレス信号Ａ［１１−９］で一つのセクタ内に存在する８つのラージブロック２１２の中の一つが選択され、アドレス信号Ａ［８−６］で一つのラージブロック２１２内に存在する８つのスモールブロック２１５の中の一つが選択され、アドレス信号Ａ［５−０］で一つのスモールブロック２１５内に存在する６４本のワード線ＷＬの中の１本が選択される。
【００６１】
６４個のグローバルデコーダ４０２−０〜４０２−６３は、下位のアドレス信号Ａ［１１−０］をプリデコーダ４００にてプリデコードした結果に基づいて、６４本のグローバルワード線ＧＷＬ［０］〜ＧＷＬ［６３］をアクティブとする。なお、データリード時とデータプログラム時では１本のグローバルワード線ＧＷＬのみがアクティブ（Ｖｄｄ）とされる。データイレース時で、一つのセクタ内を一括して消去する際には６４本のグローバルワード線ＧＷＬが全てアクティブ（Ｖｄｄ）とされる。このことにより、一つのセクタ内の全てのワード線ＷＬが選択されて、消去用のワード線電圧が供給される。
【００６２】
Ｙデコーダ４０４は、Ｙパス選択ドライバ４１０を介してＹパス回路４１２を駆動して、スモールブロック２１５内の選択されたビット線を、後段のセンスアンプ５２０（図８参照）またはビット線ドライバに接続するものである。
（リファレンスセル領域）
図８は、図２（Ａ）〜図２（Ｅ）に示すレギュラーセルアレイ２００とは別に形成されるリファレンスセル領域を含むメモリの全体構成を示している。
【００６３】
リファレンスセル領域には、少なくとも一つのツインメモリセル１００を設けるだけでもよいが、本実施の形態では、図８に示すリファレンスセルアレイ６００を配置した。
【００６４】
図８に示すリファレンスセルアレイ６００は、レギュラーセルアレイ２００中の一つのスモールブロック２１５と行方向Ｂにて同数（６８個）のツインメモリセル１００を有し、列方向Ａではスモールブロック２１５のツインメモリセル数(６４個)よりも少ない数となっている。
【００６５】
ここで、図９に示すように、リファレンスセルアレイ６００には、行方向Ｂに沿って１７個のスモールメモリブロック６１０が設けられている。
【００６６】
レギュラーセルアレイ２００においては、図３に示すように行方向Ｂにて１７個に分割された第１メモリブロック２１４は、列方向Ａに６４個のスモールメモリブロック２１６を有していた。リファレンスセルアレイ６００も、図９に示すように行方向Ｂにて１７個に分割された第２メモリブロック６１２を有する。ただし、第２メモリブロック６１２は、列方向Ａには１個のスモールメモリブロック６１０しか設けられていない。
【００６７】
ここで、レギュラーセルアレイ２００内の各第１メモリブロック２１４に配置されたスモールメモリブロック２１５は、図４に示すように列方向Ａにて６４個のツインメモリセル１００を有していた。一方、リファレンスセルアレイ６００に配置されたスモールメモリブロック６１２は、図１２に示すように、列方向Ａにて６４個よりも少ない数、例えば３２個のツインメモリセル１００を有している。よって、リファレンスセルアレイ６００には、行方向で６４個、列方向で３２個のツインメモリセル１００を有し、行方向で６４個、列方向で６４個のツインメモリセル１００を有するスモールブロック２１５内のセル数の半分となっている。
【００６８】
なお、このリファレンスセルアレイ６００にも、ローカルコントロールゲートドライバＣＧＤＲＶ、ローカルビット線ドライバＢＳＤＲＶ及びローカルワード線ドライバＷＬＤＲＶを有している点は、レギュラーセルアレイ２００と同じである。
【００６９】
このように、リファレンスセルアレイ６００の行方向のセル数を、スモールブロック２１５と同じ構成とした理由は下記の通りである。
【００７０】
リファレンスセルアレイ６００内のセル１００のセル電流は、レギュラーセルアレイ２００内のセル１００のセル電流を検出するときの基準となるもので、両セル電流の特性（温度特性、電圧特性など）が一致することが理想であるが、セル位置によって変化することがある。このうち、セル位置のばらつきを少なくするために、スモールブロック２１５内でのセル配列を考慮して、リファレンスセルアレイ６００を形成した。ただし、リファレンスメモリセル数を少なくするために、列方向の数だけをスモールブロック２１５よりも少なくした。
【００７１】
なお、このリファレンスセルアレイ６００内の全てのツインメモリセル１００は、工場出荷時に消去状態に設定されている。
（Ｙパス回路及びセンスアンプの説明）
図８に示すように、レギュラーセルアレイ２００の６４個のセクタ２１０にはそれぞれＹパス回路４１２が接続されている（図７も参照）。同様に、リファレンスセルアレイ６００にもＹパス回路６２０が接続されている。
【００７２】
図１０は、図７及び図８に示すＹパス回路４１２を示している。このＹパス回路４１２は、一つのセクタ２１０に対して１個設けられ、計６４個（Ｍ＝６４の例である）設けられている。一つのセクタ２１０には、Ｉ／Ｏ０〜Ｉ／Ｏ１５用及び冗長用として１７分割された第１メモリブロック２１４が配置されている（図２（Ｂ）も参照のこと）。
【００７３】
各第１メモリブロック２１４には４つのツインメモリセル１００が行方向に接続されている。なお、一つの第１メモリブロック２１４内のツインメモリセル１００の行方向接続数として４は最小数であり、２N（Ｎは２以上の整数）とすれば、ツインメモリセル１００をデコード出力に基づき特定できる。
【００７４】
ここで、一つの第１メモリブロック２１４内にて行方向に接続された４つのツインメモリセル１００に設けられた計８つのセル（不揮発性メモリセル）を、図１０に示すようにセルＣ０〜Ｃ７と定義する。
【００７５】
また、１セクタ領域２１０には、その行方向の両端部にのみ、第１及び第２のコントロールゲート１０８Ａ，１０８Ｂの一方とワードゲートとを有するダミーセル１０１が配置されている。
【００７６】
一つの第１メモリブロック２１４に設けられるメインビット線ＢＬ０〜ＢＬ３の各々には、第１選択ゲート５０１が接続されている。一つの第１メモリブロック２１４に対応して設けられた４つの第１選択ゲート５０１のゲートには、電圧ＹＳ０〜ＹＳ３のいずれかが印加される。４つの第１選択ゲート５０１の各々の他端は、Ｉ／Ｏ線に共通接続されている。図８に示すように、１７個の第１メモリブロック２１４［０］〜２１４［１５］及び２１４［冗長］にそれぞれ対応して、Ｉ／Ｏ０〜Ｉ／Ｏ１５及びＩ／Ｏｘが設けられている。
【００７７】
ビット線ＢＬ０〜ＢＬ３の途中には、ゲート電圧を／ＹＳ０〜／ＹＳ３のいずれかとするトランジスタ５０２がそれぞれ接続されている。このトランジスタ５０２がオンすると、そのトランジスタ５０２のソースに接続された電圧ＢＬＶＳがビット線ＢＬに供給されるようになっている。この電圧ＢＬＶＳは、動作モードに応じてＶｄｄまたは０Ｖに設定される（後述の表２，表３を参照のこと）。
【００７８】
図８に示すＹパス回路４１２に設けられた第２選択ゲート５１０は、例えばブロック２１４［０］とブロック２１４［１］の境界に位置するビット線ＢＬ０を、Ｉ／Ｏ出力線（Ｉ／Ｏ０）に接続／非接続するためのものである。この第２選択ゲート５１０は、なお、図１０の右端のダミーセル１０１に接続されたビット線ＢＬ０にも第２選択ゲート５１０が設けられている。この第２選択ゲート５１０にはゲート電圧ＹＳ４が供給される。
【００７９】
ここで、一つの第１メモリブロック２１４内の８つのセルＣ０〜Ｃ７のいずれかが選択セルとして選択されたデータリード時の各所の電圧を表２に示す。
【００８０】
【表２】
図１０に示す第１メモリブロック２１４［０］〜２１４［１５］の各セルＣ２が例えば選択された場合には、表２に示すよう、その選択セルＣ２のコントロールゲートＣＧ１に選択電圧（１．５Ｖ）が、非選択対向セルＣ３のコントロールゲートＣＧ２にオーバライド電圧（３．０Ｖ）が、他の非選択セルのコントロールゲートＣＧ０，ＣＧ３に非選択電圧（０Ｖ）が印加される。その結果、第１メモリブロック２１４［０］〜２１４［１５］の各選択セルＣ２からのセル電流は、ビット線ＢＬ２、ゲート信号ＹＳ２が電圧Ｖｄｄとなる選択ゲート５０１を介して、センスアンプ５２０［０］〜５２０［１５］にそれぞれ流れる。
【００８２】
この第１メモリブロック２１４［０］〜２１４［１５］のいずれか一つに不良セルが存在した場合には、その不良セルを含む第１メモリセルブロック２１４の代わりに冗長メモリブロック２１４［冗長］が選択される。そして、冗長メモリブロック２１４［冗長］のセルＣ２からのセル電流が、センスアンプ５２０［冗長］に流れることになる。
【００８３】
１７個（ｎ＝１７の例である）のセンスアンプ５２０［０］〜５２０［１５］及び５２０［冗長］は、図８に示すように、６４個のセクタ２１０［０］〜２１０［６３］に共用される。
【００８４】
このセンスアンプ５２０［０］〜５２０［１５］及び５２０［冗長］には、リファレンスセルアレイ６００に接続されたＹパス回路６２０から、参照電位が供給される。
【００８５】
Ｙパス回路６２０が図１１に示されており、図１０に示すＹパス回路４１２と同一の構成を有し、図１０に示す部材の符号と同一符号が図１１に示す部材にも付されている。
【００８６】
一つの第２メモリブロック６１２内の８つのセルＣ０〜Ｃ７のいずれかが選択セルとして選択されたリファレンスデータリード時の各所の電圧を表３に示す。
【００８７】
【表３】
ここで、表３においては、表２と相違する点として、選択セル及び非選択対向セルのコントロールゲート電圧を共に、選択電圧と同じ１．５Ｖとした。すなわち、非選択対向セルにオーバライド電圧として３Ｖを印加せず、１．５Ｖを印加した。この理由は、リファレンス用メモリセルフアレイ６００内の全セルが、工場出荷時に消去状態にプログラムされているからである。オーバライド電圧とは、非選択対向セルのプログラムの有無に拘わらず、その対向セルのトランジスタをオンさせてリード電流またはプログラム電流を流すために必要な電圧である。従って、セルが消去状態にプログラムされているので、選択電圧と同じ１．５Ｖを非選択対向セルのコントロールゲートに印加しても、リファレンスセル電流を読み出すことができる。
【００８９】
なお、表３とは異なり、リファレンスデータリード時にも、非選択対向セルにオーバライド電圧（３Ｖ）を印加してもよいことはもちろんである。
【００９０】
ここで、レギュラーセルアレイ２００より１６（ｎ−１＝１６の例である）ビットのデータを読み出すときには、表１に示したアドレス信号［２０：０］により、１６個の選択セルが指定される。一方、それと同時にリファレンスセルアレイ６００より１６ビットのリファレンス電位を読み出すときには、列アドレスＡ［２０：１２］のうちの下位アドレスＡ［１４：１２］と、行アドレスＡ［１１：０］の下位アドレスＡ［４：０］だけを用いれば足りる。アドレスＡ［１４：１２］でリファレンスセルアレイ６００の行アドレス（Ｃ０〜Ｃ７の一つ）を指定でき、アドレスＡ［４：０］で列アドレス（３２本のワード線の１本）が指定できるからである。
【００９１】
このようにしてリファレンスセルアレイ６００にて、レギュラーセルアレイ２００のスモールブロック２１５内とほぼ同じ位置の相関をとりつつアドレスが指定される。このため、セル位置に依存したセル電流のばらつきを少なくすることができる。
【００９２】
また、図１０及び図１１に示すように、センスアンプ５２０の入力側に、不良メモリブロックから冗長メモリブロックへの切り換えのための素子は存在していない。もしそのような素子を追加すれば、センスアンプ５２０への電流入力経路のインピーダンスが増大し、アクセスタイムを変更する必要が生ずる。
【００９３】
図１０に示すように、センスアンプ５２０［０］〜５２０［１５］及び５２０［冗長］の出力側に、マルチプレクス回路５３０を設けている。このマルチプレクス回路５３０では、センスアンプ５２０［０］〜５２０［１５］の出力端と、１６個（ｎ−１＝１６の例である）の入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５との間には、選択ゲート５３０［０］〜５３０［１５］がそれぞれ接続されている。また、センスアンプ５２０［冗長］の出力端と入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５との間には、選択ゲート５３０［冗長０］〜５３０［冗長１５］がそれぞれ接続されている。
【００９４】
第１メモリブロック２１４［０］〜２１４［１５］に不良がなければ、データリード時には選択ゲート５３０［０］〜５３０［１５］がオンし、各ブロック２１４［０］〜２１４［１５］からのデータが入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に出力される。このとき、選択ゲート５３０［冗長０］〜５３０［冗長１５］は全てオフされている。もし、第１メモリブロック２１４［０］が不良であれば、選択ゲート５３０［０］はオフ、選択ゲート５３０［冗長０］がオンされる。こうして、第１メモリブロック２１４［０］に代えて冗長メモリブロック２１４［冗長］からデータリードが実施される。
【００９５】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００９６】
本発明はリファレンスセルアレイの設定に特徴があり、ワード線、ビット線及びコントロールゲート線の電圧設定、不揮発性メモリセルのリード動作、プログラム動作及び消去動作の詳細説明は省略したが、必要があれば本願出願人による先願の特願平２００１−１３７１６５等に詳述されている。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る不揮発性半導体記憶装置に用いられるメモリセルの断面図である。
【図２】図２（Ａ）は図１に示す不揮発性半導体記憶装置全体の平面レイアウト図、図２（Ｂ）は図２（Ａ）中の２つのセクタ領域の平面図、図２（Ｃ）は図２（Ｂ）中の一つのメモリブロックの平面図、図２（Ｄ）は図２（Ｃ）中の一つのラージブロックの平面図、図２（Ｅ）は図２（Ｄ）中の一つのスモールブロックの平面図である。
【図３】図２（Ｂ）に示す一つのセクタ領域の多数のスモールメモリブロックとその配線とを説明するための概略説明図である。
【図４】図３に示すスモールメモリブロックの構成図である。
【図５】図３に示すスモールブロックとローカルドライバ領域との関係を示す図である。
【図６】隣接する２セクタ中の２つのスモールブロックとローカルドライバ領域との関係を示す概略説明図である。
【図７】隣接する２セクタの周辺駆動回路を示すブロック図である。
【図８】レギュラーセルアレイ、リファレンスセルアレイ、Ｙパス回路、センスアンプ、マルチプレクス回路及び入出力端子を示すメモリ全体の概略説明図である。
【図９】図８に示すリファレンスセルアレイの概略説明図である。
【図１０】図８に示すレギュラーセルアレイに接続されるＹパス回路の一例を示す回路図である。
【図１１】図８に示すリファレンスセルアレイに接続されるＹパス回路の一例を示す回路図である。
【図１２】図９に示すリファレンスセルアレイ中のスモールメモリブロックの構成図である。
【符号の説明】
１００ ツインメモリセル
１０２ Ｐ型ウェル
１０４ ワードゲート
１０６Ａ，１０６Ｂ コントロールゲート（線）
１０８Ａ，１０８Ｂ 第１，第２の不揮発性メモリセル
１０９ ＯＮＯ膜
１１０ 不純物層（ビット線）
２００ レギュラーセルアレイ
２１０ Ｎ個のセクタ領域
２１２ Ｍ個のラージブロック
２１４ 第１メモリブロック
２１４［１］〜２１４［１５］，２１４［冗長］ ｎ個の第１メモリブロック
２１５ ｍ個のスモールブロック
２１６ スモールメモリブロック
３００，３０１，ＣＧＤＲＶ コントロールゲート線ドライバ
４００ プリデコーダ
４１２ Ｙパス回路（第１のパス回路）
５２０ センスアンプ
５２０［１］〜５２０［１５］，５２０［冗長］ ｎ個のセンスアンプ
５３０ マルチプレクス回路
６００ リファレンスセルアレイ（リファレンスセル領域）
６１０ スモールメモリブロック
６１２ 第２のメモリブロック
６２０ Ｎ個のＹパス回路（第２のパス回路）
ＳＢＳ サブビット線
ＭＢＳ メインビット線
ＳＣＧ サブコントロールゲート線
ＢＳＤＲＶ ローカルビット線ドライバ
ＣＧＤＲＶ ローカルコントロールゲート線ドライバ
ＷＬＤＲＶ ローカルワード線ドライバ
Ｉ／Ｏ０〜Ｉ／Ｏ１５ （ｎ−１）個の入出力端子
Claims (6)
- １つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリセルとを有するツインメモリセルを、列方向及び行方向にそれぞれ複数配列してなるレギュラーセルアレイを有し、
前記レギュラーセルアレイは、前記行方向で分割されたＮ個のセクタ領域を有し、
前記Ｎ個のセクタ領域の各々は、前記行方向で分割されたｎ個の第１メモリブロックを有し、
前記ｎ個の第１メモリブロックの一つが複数の冗長ツインメモリセルを有する冗長メモリブロックであり、
前記ｎ個の第１メモリブロックに対応して設けられたｎ個のセンスアンプと、
前記ｎ個の第１メモリブロックの各々にて選択されたセルから読み出された電流を前記ｎ個のセンスアンプにそれぞれ供給するパス回路と、
（ｎ−１）個のデータ出力端子と、
前記ｎ個のセンスアンプの中の（ｎ−１）個のセンスアンプ出力を選択し、選択された（ｎ−１）個のセンスアンプ出力の各々を、前記（ｎ−１）個の出力端子にそれぞれ供給するマルチプレクス回路と、
前記ｎ個のセンスアンプにリファレンス電流を供給する少なくとも一つのリファレンス用ツインセルメモリを含むリファレンスセル領域と、
をさらに有し、
前記リファレンスセル領域は、前記行方向で分割されたｎ個の第２メモリブロックを有し、前記ｎ個の第２メモリブロックの一つが冗長メモリブロックとされ、前記ｎ個の第２メモリブロックより前記ｎ個のセンスアンプに前記リファレンス電流をそれぞれ供給可能とし、
前記ｎ個の第１メモリブロック及び前記ｎ個の第２メモリブロックの各々は、前記行方向に配列される前記ツインメモリセルの個数を同一とし、
前記Ｎ個のセクタ領域の各々は、前記列方向で分割されたＭ個のラージブロックを有し、前記Ｍ個のラージブロックの各々は、前記列方向で細分割されたｍ個のスモールブロックを有し、
前記ｎ個の第２メモリブロックの各々は、前記列方向に配列される前記ツインメモリセルの個数が、前記ｍ個のスモールブックの各々にて前記列方向に配列される前記ツインメモリセルの個数よりも少ないことを特徴とする不揮発性半導体記憶装置。 - 請求項１において、
データリード時に前記レギュラーセルアレイのセル選択に用いられる行アドレス及び列アドレスのうちの下位アドレスを用いて、前記リファレンスセル領域にてセル選択が実施されることを特徴とする不揮発性半導体記憶装置。 - 請求項１において、
前記ｎ個の第１メモリブロックの各々は、前記列方向に沿って延びる４本のビット線を有し、前記ｎ個の第１メモリブロックの各々にて前記行方向に配列される前記ツインメモリセルの個数を４個としたことを特徴とする不揮発性半導体記憶装置。 - 請求項１乃至３のいずれかにおいて、
前記レギュラーセルアレイ内の前記複数のツインメモリセルの各々の前記第１，第２のコントロールゲートを駆動するコントロールゲート駆動部をさらに有し、
前記コントロールゲート駆動部は、前記Ｎ個のセクタ領域の各一つにそれぞれ対応するＮ個のローカルコントロールゲートドライバを有し、前記Ｎ個のローカルコントロールゲートドライバの各々は、対応する一つのセクタ領域内の前記第１，第２のコントロールゲートの電位を、他のセクタ領域とは独立して設定可能であることを特徴とする不揮発性半導体記憶装置。 - 請求項４において、
データ消去時に前記Ｎ個のコントロールゲートドライバの一つが選択されて、前記Ｎ個のセクタ領域の中から選択された一つのセクタ領域内の前記第１，第２のコントロールゲートに消去用高電位を供給して、一つのセクタ領域毎にデータを消去することを特徴とする不揮発性半導体記憶装置。 - 請求項１乃至５のいずれかにおいて、
前記不揮発性メモリセルの各々は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有することを特徴とする不揮発性半導体記憶装置。
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