JP3780865B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP3780865B2 JP3780865B2 JP2001115677A JP2001115677A JP3780865B2 JP 3780865 B2 JP3780865 B2 JP 3780865B2 JP 2001115677 A JP2001115677 A JP 2001115677A JP 2001115677 A JP2001115677 A JP 2001115677A JP 3780865 B2 JP3780865 B2 JP 3780865B2
- Authority
- JP
- Japan
- Prior art keywords
- control gate
- sector
- lines
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 40
- 239000012535 impurity Substances 0.000 claims description 16
- 150000004767 nitrides Chemical class 0.000 claims description 3
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 35
- 238000010586 diagram Methods 0.000 description 16
- 239000002184 metal Substances 0.000 description 15
- 230000000052 comparative effect Effects 0.000 description 9
- 102100021792 Gamma-sarcoglycan Human genes 0.000 description 3
- 101000616435 Homo sapiens Gamma-sarcoglycan Proteins 0.000 description 3
- 101000873658 Homo sapiens Secretogranin-3 Proteins 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 101000716809 Homo sapiens Secretogranin-1 Proteins 0.000 description 2
- 101000873676 Homo sapiens Secretogranin-2 Proteins 0.000 description 2
- 102100020867 Secretogranin-1 Human genes 0.000 description 2
- 102100035835 Secretogranin-2 Human genes 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 101150016268 BLS1 gene Proteins 0.000 description 1
- 101100256382 Candida albicans (strain SC5314 / ATCC MYA-2876) PGA63 gene Proteins 0.000 description 1
- 101100335694 Oryza sativa subsp. japonica G1L6 gene Proteins 0.000 description 1
- 101150092584 SEC31 gene Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 101150070760 cgs1 gene Proteins 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0491—Virtual ground arrays
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の属する技術分野】
本発明は、1つのワードゲートと、2つのコントロールゲートにより制御される2つの不揮発性メモリ素子を備えたメモリセルにて構成される不揮発性半導体記憶装置に関する。
【0002】
【背景技術】
不揮発性半導体装置として、チャネルとゲートとの間のゲート絶縁層が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるMONOS(Metal-Oxide-Nitride-Oxide-Semiconductorまたは-substrate)型が知られている。
【0003】
このMONOS型不揮発性半導体記憶装置は、文献(Y.Hayashi,et al,2000 Symposium on VLSI Technology Digest of Technical Papers p.122-p.123)に開示されている。この文献には、1つのワードゲートと、2つのコントロールゲートにより制御される2つの不揮発性メモリ素子(MONOSメモリセル)を備えたツインMONOSフラッシュメモリセルが開示されている。すなわち、1つのフラッシュメモリセルが、電荷のトラップサイトを2つ有している。
【0004】
このような構造を有する複数のツインMONOSフラッシュメモリセルを行方向及び列方向にそれぞれ複数配列させて、メモリセルアレイ領域が構成される。
【0005】
【発明が解決しようとする課題】
このツインMONOSフラッシュメモリセルを駆動するには、2本のビット線と、1本のワード線と、2本のコントロールゲート線とを要する。ただし、多数のメモリセルを駆動するに際して、異なるコントロールゲートであっても同じ電位に設定する場合には、これらの線を共通接続することができる。
【0006】
ここで、フラッシュメモリの動作には、データの消去、プログラム及び読み出しがある。データのプログラム及び読み出しは、通常、8ビットまたは16ビットの選択セルにて同時に実施されるが、データの消去はさらに広い範囲で同時に実施できる。
【0007】
ここで、この種の不揮発性メモリでは、データのディスターブが課題となっている。データのディススターブとは、選択セルのコントロールゲート線及びビット線に高電位を印加してプログラム又は消去するときに、共用される配線によって非選択セクタ領域内のセルにも高電位が印加され、プログラム又は消去の度にその状態が繰り返されることでプログラム又は消去されて、非選択セルのデータがディスターブされることを言う。
【0008】
このような事態を防止するには、選択ゲート回路を設けて、選択セクタのセルにのみ高電位が印加され、非選択セクタのセルには高電位が印加されないようにすることができる。
【0009】
しかし、このようにすると、選択ゲート回路のために面積を占有され、メモリセルの高集積化が妨げられる。さらには、選択ゲートにて電圧降下が生ずると、プログラム又は消去時に選択セクタのセルに高電位を供給するために、電圧降下分を上乗せして供給する必要がある。結果的に、低電圧駆動が妨げられ、特に携帯機器のように低消費電力化が求められる機器には不適合となる。
【0010】
そこで、本発明は、選択セルでのプログラム又は消去時に非選択セクタのセルにてデータがディスターブされることを回避しながら、しかも選択ゲート回路を要せずに高集積化が可能な不揮発性半導体記憶装置を提供することにある。
【0011】
本発明の他の目的は、選択ゲート回路を不要とすることで電圧降下を回避して、消費電力を低減することができる不揮発性半導体装置を提供することにある。
【0012】
【課題を解決するための手段】
本発明の一態様に係る不揮発性半導体記憶装置は、1つのワードゲートと、2つのコントロールゲートにより制御される2つの不揮発性メモリ素子を有するメモリセルを、列方向及び行方向にそれぞれ複数配列してなるメモリセルアレイ領域を有する。不揮発性半導体記憶装置はさらに、メモリセルアレイ領域内の複数のメモリセルの各々の第1,第2のコントロールゲートを駆動するコントロールゲート駆動部を有する。
【0013】
メモリセルアレイ領域は、行方向で分割された複数のセクタ領域を有する。この複数のセクタ領域の各々は、列方向に沿った複数の各列にそれぞれ配列された複数のメモリセルを有する。
【0014】
コントロールゲート駆動部は、複数のセクタ領域の各一つにそれぞれ対応する複数のコントロールゲートドライバを有する。そして、複数のコントロールゲートドライバの各々は、対応する一つのセクタ領域内の第1,第2のコントロールゲートの電位を、他のセクタ領域とは独立して設定可能である。
【0015】
この構成により、ある一つのセクタ領域内の選択セルについてプログラムする際には、そのセクタ領域内のメモリセル(選択セル及び非選択セル)のコントロールゲート電位のみを、対応するコントロールゲートドライバによってプログラム又は消去電位とできる。他のセクタ領域では、それに対応するコントロールゲートドライバによって、プログラム又は消去電位以外の電位に設定できるので、非選択のセクタ領域内のセルにてデータがディスターブされることがない。しかもこのことは、選択ゲート回路を用いずに達成できるため、メモリセルを高集積化することができる。また、選択ゲート回路での電圧降下も生じないので、低電圧駆動が可能となり、特に携帯機器のメモリとして有効に利用できる。
【0016】
本発明の一態様において、データ消去時に複数のコントロールゲートドライバの一つが選択されて、該一つのセクタ領域内の全ての第1,第2のコントロールゲートに第1の消去用高電位を供給することができる。こうして、複数のセクタ領域の各々にて一括してデータ消去を実施することができる。
【0017】
本発明の一態様においてはさらに、複数のセクタ領域の各々には、列方向に沿って形成された複数のコントロールゲート線が設けられ、コントロールゲート駆動部は、複数のセクタ領域の各々に配置された複数のコントロールゲート線の各々に、ゲート回路を経由せずに直接接続されていることが好ましい。
【0018】
このように、面積を増大させ、電圧降下を生じさせるゲート回路を排除しても、非選択のセクタ領域内の非選択セルに高電位が印加されることはない。
【0019】
ここで、この複数のコントロールゲート線は、コントロールゲート駆動部に直接接続された複数のメインコントロールゲート線と、複数のメインコントロールゲート線と複数のメモリセルの前記第1,第2のコントロールゲートとを接続する複数のサブコントロールゲート線とを含むことができる。これらは、層の異なる金属配線にて形成することができる。
【0020】
このとき、複数のセクタ領域の各々に設けられた偶数のメインコントロールゲート線には、偶数列の複数メモリセルの各々の第2のコントロールゲートと奇数列の複数メモリセルの各々の第1のコントロールゲートとが共通接続された複数のサブコントロールゲートを接続することができる。一方、複数のセクタ領域の各々に設けられた奇数のメインコントロールゲート線には、奇数列の複数メモリセルの各々の第2のコントロールゲートと偶数列の複数メモリセルの各々の第1のコントロールゲートとが共通接続された複数のサブコントロールゲート線を接続することができる。
【0021】
また、複数のセクタ領域に対応して設けられた複数のコントロールゲートドライバの各々にk本のメインコントロールゲート線が接続される場合には、複数のセクタ領域の各々には、k本のサブコントロールゲート線が接続される各メモリセル群からなる各I/Oに対応したメモリブロックが、行方向に複数配置される。このとき、行方向に沿って延びる複数の配線を設けることが好ましい。こうすると、k本のメインコントロールゲート線の各々と、それと対応するk本のサブコントロールゲート線の各々とを、複数の配線の一つを介して接続することができる。
【0022】
特に好ましい形態として、メモリブロックの行方向に沿ったメモリセル数を4とすることができる。この場合にはk=4に設定され、コントロールゲートドライバには4本のメインコントロールゲート線が接続される。メモリブロックは、行方向に4セル有するため計8ビットとなり、1本のサブコントロールゲート線を2ビットに共用することで、4本のサブコントロールゲート線が配置される。
【0023】
本発明の一態様では、複数のセクタ領域の各々に、列方向に沿って形成された複数のビット線と、少なくともデータのプログラム時及び読み出し時に複数のビット線を駆動するビット線駆動部とをさらに有することができる。
【0024】
ビット線駆動部はデータ消去時に複数のビット線を駆動するようにしてもよいが、消去用ビット線駆動部をさらに設けても良い。この消去用ビット線駆動部は、一つのセクタ領域毎のデータ消去時に、該一つのセクタ領域に形成された複数のビット線に第2の消去用高電位を供給する。
【0025】
複数のセクタ領域の各々は、他のセクタと分離された一つのウェル領域に形成することができる。この場合、そのウェル領域に第2の消去用高電位を供給する消去用ウェル駆動部を設けることができる。
【0026】
また、複数のビット線を不純物層にて形成することができ、この複数のビット線の各々に、複数のメインビット線の各々を接続しても良い。メインビット線を金属配線とすれば、ビット線の低抵抗化が可能であり、また不純物層を列方向で連続させずに不連続としても、その不連続な各ビット線にメインビット線を介して給電できる。
【0027】
このとき、複数のメインビット線から前記複数のビット線に至る経路途中に、ゲート回路が設けないことが好ましい。ゲート回路はビット線の配線容量を高めるほか、ゲート回路にて電圧降下が生ずることもあり、低電圧駆動の妨げとなるからである。
【0028】
メモリセルアレイ領域には、行方向に沿って配列された前記複数のメモリセルの各々のワードゲートにそれぞれ共通接続された複数のワードを、行方向に沿って設けることができる。こうして、複数のセクタ領域にて複数のワード線は共用される。なお、メモリセルアレイ領域の行方向の一端に、複数のワード線を駆動するワード線駆動部を設けることができる。不揮発性半導体記憶装置の記憶容量をさらに大容量化するには、行方向にてワード線ドライバを挟んだ両側に、複数のメモリセルアレイ領域をそれぞれ配置しても良い。
【0029】
第1,第2の不揮発性メモリ素子の各々は、酸化膜(O)、窒化膜(N)及び酸化膜(O)からなるONO膜を電荷のトラップサイトとして有することができるが、これに限らず他の構造を採用することができる。
【0030】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【0031】
(メモリセル構造)
図1は不揮発性半導体記憶装置の一断面を示し、図2はその等価回路図である。図1において、1つのメモリセル100は、P型ウェル102上にゲート酸化膜を介して例えばポリサイドにて形成されたワードゲート104と、第1,第2のコントロールゲート106A,106Bと、第1,第2のメモリ素子(MONOSメモリセル)108A,108Bとを有する。
【0032】
第1,第2のコントロールゲート106A,106Bは、ワードゲート104の両側壁に形成され、ワードゲート104とはそれぞれ電気的に絶縁されている。
【0033】
第1,第2のメモリ素子108A,108Bの各々は、MONOSのM(金属)に相当するポリシリコンにて形成される第1,第2のコントロールゲート106A,106Bの一つと、P型ウェル102との間に、酸化膜(O)、窒化膜(N)及び酸化膜(O)を積層することで構成される。なお、第1,第2のコントロールゲート106A,106Bは、シリサイドなどの導電材で構成することができる。
【0034】
このように、1つのメモリセル100は、スプリットゲート(第1,第2のコントロールゲート106A,106B)を備えた第1,第2のMONOSメモリセル108A,108Bを有し、第1,第2のMONOSメモリセル108A,108Bにて一つのワードゲート104を共用している。
【0035】
この第1,第2のMONOSメモリセル108A,108Bは、それぞれ電荷のトラップサイトとして機能する。第1,第2のMONOSメモリセル108A,108Bの各々は、ONO膜109にて電荷をトラップすることが可能である。
【0036】
図1及び図2に示すように、行方向(図1及び図2の第2の方向B)に間隔をおいて配列された複数のワードゲート104は、ポリサイドなどで形成される1本のワード線WLに共通接続されている。
【0037】
また、図1に示すコントロールゲート106A,106Bは、列方向(図1の紙面に垂直な第1の方向A)に沿って延び、列方向に配列される複数のメモリセル100にて共用される。よって、符号106A,106Bをコントロールゲート線とも称する。
【0038】
ここで、[i]番目のメモリセル100[i]のコントロールゲート線106Bと、[i+1]番目のメモリセル100[i+1]のコントロールゲート線106Aとには、例えばワードゲート,コントロールゲート,ワード線よりも上層の第1層の金属層で形成されるサブコントロールゲート線SCG[i+1]が接続されている。
【0039】
P型ウェル102には、[i]番目のメモリセル100[i]のMONOSメモリセル108Bと、[i+1]番目のメモリセル100[i+1]のMONOSメモリセル108Aとに共用される[i+1]番目の不純物層110[i+1]が設けられている。
【0040】
これらの不純物層110[i],[i+1],[i+2]は例えばP型ウェル内に形成されるn型不純物層で、列方向(図1の紙面に垂直な第1の方向A方向)に沿って延び、列方向に配列される複数のメモリセル100にて共用されるビット線として機能する。よって、符号110[i],[i+1],[i+2]などをビット線BL[i],[i+1],[i+2]とも称する。
【0041】
(メモリセルからのデータ読み出し)
一つのメモリセル100は、図2に示すように、ワードゲート104により駆動されるトランジスタT2と、第1,第2のコントロールゲート106A,106Bによりそれぞれ駆動されるトランジスタT1,T3とを直列に接続したものと模式化することができる。
【0042】
メモリセル100の動作を説明するに際して、図3に示すように、隣接する2つのメモリセル100[i],[i+1]の各所の電位の設定についてまず説明する。図3は、メモリセル100[i]のワードゲート104の右側のMONOSメモリセル108Bからのデータ読み出しについて説明する図である。なお、以下の動作説明において、トランジスタT1〜T3のしきい値電圧は2.5V未満と仮定する。
【0043】
この場合、メモリセル100[i]と同じ行にある各ワードゲート104に例えば2.5Vを印加して、各トランジスタT2をオンさせる。また、メモリセル100[i]の左側のコントロールゲート106Aに、サブコントロールゲート線SCG[i]を介してオーバライド電圧(例えば5V)を印加して、MONOSメモリセル108Aに相当するトランジスタT1をオンさせる。メモリセル100[i]の右側のコントロールゲート106Bの電位VCGとして、読み出し電位Vreadを印加する。
【0044】
このとき、ワードゲート104の右側のMONOSメモリセル108Bに電荷が蓄積されていたか否かで、MONOSメモリセル108Bに相当するトランジスタT3の動作は以下のように分かれる。
【0045】
図4は、メモリセル100[i]の右側のコントロールゲート106Bへの印加電圧と、それによって制御されるMONOSメモリセル108Bに相当するトランジスタT3のソース−ドレイン間に流れる電流Idsとの関係を示している。
【0046】
図4に示すように、MONOSメモリセル108Bに電荷が蓄積されていない場合には、コントロールゲート電位VCGが低いしきい値電圧Vlowを超えると電流Idsが流れ始める。これに対して、MONOSメモリセル108Bに電荷が蓄積されている場合には、コントロールゲート電位VCGが高いしきい値電圧Vhighを超えない限り電流Idsが流れ始めない。
【0047】
ここで、データ読み出し時にコントロールゲート106Bに印加される電圧Vreadは、2つのしきい値電圧Vlow,Vhighのほぼ中間電圧(例えば2.5V)に設定されている。
【0048】
従って、MONOSメモリセル108Bに電荷が蓄積されていない場合には電流Idsが流れ、MONOSメモリセル108Bに電荷が蓄積されている場合には電流Idsが流れないことになる。
【0049】
ここで、データ読み出し時にはビット線BL[i](不純物層110[i])の電位VD[i]を0Vに、ビット線BL[i+1](不純物層110[i+1])の電位VD[i+1]を1.5Vにそれぞれ設定しておく。こうすると、MONOSメモリセル108Bに電荷が蓄積されていない場合には電流Idsが流れるため、オン状態のトランジスタT1,T2を介して、電位VD[i]は0V→1.5Vと変化し、電位VD[i+1]は1.5V→0Vと変化する。これに対し、MONOSメモリセル108Bに電荷が蓄積されている場合には電流Idsが流れないため、トランジスタT1,T2がオン状態であっても、電位VD[i]は0Vのまま、電位VD[i+1]は1.5Vのまま変化しない。よって、一対のビット線BL[i],[i+1]の電位を検出することで、メモリセル100[i]のMONOSメモリセル108Bからのデータ読み出しが可能となる。
【0050】
なお、メモリセル100[i+1]でもトランジスタT1,T2はオンしているが、トランジスタT3のコントロールゲート電位VCGは0Vとされ、図3の2つのしきい値電圧Vlow,Vhighの双方より電位VCGが低いので、メモリセル100[i+1]にてソース−ドレイン電流は流れることがない。よって、メモリセル100[i+1]でのデータ蓄積状況が、メモリセル100[i]からのデータ読み出しに悪影響を与えることがない。
【0051】
メモリセル100[i]の左側のMONOSメモリセル108Aからデータを読み出すには、メモリセル100[i−1],[i]の各所の電位を、上記と同様に設定すればよい。
【0052】
(メモリセルのプログラミング)
図5は、メモリセル100[i]のワードゲード104の右側のMONOSメモリセル108Bのデータプログラミングについて説明する図である。なお、このデータプログラミング動作の前には、後述するデータ消去動作が実施されている。
【0053】
図5では、図3と同じく、サブコントロールゲート線SCG[i]の電位はオーバライド電位(例えば5V)とされ、サブコントロールゲート線SCG[i+2]の電位は0Vとされている。しかし、各ワードゲート104の電位は、ワード線WLにより例えば0.77〜1.0V程度に設定される。また、メモリセル100[i+1]の右側のコントロールゲート108Bの電位は、サブコントロールゲート線SCG[i+1]を介して、図4に示す書き込み電位Vwrite(例えば5〜6V)に設定され、[i+1]番目の不純物層110[i+1](ビット線BL[i+1])の電位VD[i+1]は例えば4.5〜5Vに設定される。
【0054】
こうすると、メモリセル100[i]のトランジスタT1,T2がそれぞれオンして、不純物層110[i]に向けて電流Idsが流れる一方で、MONOSメモリセル108BのONO膜109にはチャンネルホットエレクトロン(CHE)がトラップされる。こうして、MONOSメモリセル108Bのプログラミング動作が実施されて、データの「0」または「1」が書き込まれる。
【0055】
(メモリセルのデータ消去)
図6は、ワード線WLに接続された2つのメモリセル100[i],[i+1]のデータ消去について説明する図である。
【0056】
図6では、各ワードゲート104の電位は、ワード線WLによって例えば1.8Vに設定され、サブコントロールゲート線SCG[i],[i+1],[i+2]によって、コントロールゲート106A,106Bの電位は例えば−5〜−6V程度(第1の消去用高電位)に設定される。さらに、不純物層(ビット線)110[i],[i+1],[i+2]の各電位は、P型ウェル電位と等しい3〜5V(第2の消去用高電位)に設定される。
【0057】
こうすると、各MONOSメモリセル108A,108BのONO膜109にトラップされていた電子は、金属(M)に印加された第1の消去用高電位と、シリコン(S)に印加された第2の消去用高電位とで形成される電界により、トンネル効果により抜かれて消去される。これにより、複数メモリセルにて同時にデータ消去が可能となる。なお、消去動作としては、上述のものとは異なり、ビット線となる不純物層の表面のバンド−バンドトンネリングによりホットホールを形成し、蓄えられていたエレクトロンを消去するものであっても良い。
【0058】
(不揮発性半導体記憶装置の全体構成)
上述のメモリセル100を用いて構成される不揮発性半導体記憶装置の全体構成について、図7(A)〜図7(B)を参照して説明する。
【0059】
図7(A)は1チップの不揮発性半導体記憶装置の平面レイアウト図であり、ワード線駆動部201を挟んだ左右のメモリセルアレイ領域200A,200Bは、例えば32個のセクタ領域210にそれぞれ分割されている。1チップの不揮発性半導体記憶装置としては、第0〜第63のセクタ領域210を有する。
【0060】
32個のセクタ領域210は、図7(A)に示すように左右のメモリセルアレイ領域200A,200Bを第2の方向(行方向)Bでそれぞれ分割したもので、各セクタ領域210は第1の方向(列方向)Aを長手方向とする縦長形状を有する。データ消去の最小単位がセクタ領域210であり、セクタ領域210内の記憶データは一括消去される。
【0061】
左右のメモリアレイ領域200A,200Bの各々は、例えば4K本のワード線WLと2K本のビット線BLを有する。ここで、本実施の形態では1本のビット線BLに2つのMONOSメモリセル108A,108Bが接続されるため、2K本のビット線BLは4Kbitの記憶容量を意味する。図7(A)の不揮発性半導体記憶装置は左右のメモリアレイ領域200A,200Bを有するため、メモリ全体として(4K本のワード線WL)×(2K本のビット線BL)×2×2で定義される記憶容量を有する。各セクタ領域210の記憶容量はメモリ全体の記憶容量の1/64であり、(4K本のワード線WL)×(64本のビット線BL)×2で定義される記憶容量を有する。
【0062】
図7(B)は、図7(A)に示す不揮発性半導体記憶装置の一つのセクタ領域210の詳細を示している。図7(B)に示すように、各セクタ領域210は第2の方向にて分割され、16ビットのデータをリード・ライト可能にI/O0〜I/O15用のメモリブロック(入出力ビットに対応したメモリブロック)214を有している。
【0063】
各メモリブロック214は、図7(B)に示すように、4k(4096)本のワード線WLを有する。
【0064】
(セクタ領域の詳細)
図8は、図7(A)に示すセクタ領域0の詳細を示している。図8に示すスモールメモリブロック216は、図9に示すように、メモリセル100を列方向に例えば64個、行方向に例えば4個配列したものである。一つのスモールメモリブロック216には、例えば第1層の金属配線層である4本のサブコントロールゲート線SCG0〜SCG3と、データの入出力線である4本のビット線BL0〜BL3と、64本のワード線WLとが接続されている。
【0065】
ここで、偶数のコントロールゲート線SCG0,SCG2には、偶数列(第0列または第2列)の複数メモリセルの各々の第2のコントロールゲート106Bと奇数列(第1列または第3列)の複数メモリセルの各々の第1のコントロールゲート106Aとが共通接続されている。同様に、奇数のサブコントロールゲート線SCG1,SCG3には、奇数列(第1列または第3列)の複数メモリセルの各々の第2のコントロールゲート106Bと偶数列(第2列または第4列)の複数メモリセルの各々の第1のコントロールゲート106Aとが共通接続されている。
【0066】
図8に示すように、一つのメモリブロック214内にはスモールメモリブロック216が列方向に64個配列され、16ビットの入出力を行うために、16個のI/O0〜I/O15に対応した16個のメモリブロック214が行方向に配列されている。
【0067】
行方向に配列された16個のスモールメモリブロック216の16本のコントロールゲート線SCG0が、行方向に延びる例えば第2層の金属配線M0に共通接続されている。同様に、16本のサブコントロールゲート線SCG1は金属配線M1に、16本のサブコントロールゲート線SCG2は金属配線M2に、16本のサブコントロールゲート線SCG3は金属配線M3にそれぞれ共通接続されている。
【0068】
このセクタ領域0のコントロールゲート駆動部であるCGドライバ300が設けられている。このCGドライバ300から列方向に延びる4本のメインコントロールゲート線MCG0〜MCG3が設けられ、これらは例えば第3層の金属配線により形成されている。
【0069】
図10は、相隣り合うセクタ領域0とセクタ領域1との関係を示している。セクタ領域0とセクタ領域1とはワード線WLが共用されるが、メインコントロールゲート線MCG及びメインビット線MBLはそれぞれ独立して設けられている。特に図10では、セクタ領域0に対応するCGドライバ300と、セクタ領域1に対応するCGドライバ301とが示され、CGドライバはセクタ領域毎に独立して設けられている。
【0070】
また、セクタ0を例に挙げれば、スモールメモリブロック216毎に配置された複数のサブコントロールゲート線SCG0はメインコントロールゲート線MCG0に共通接続されている。このメインコントロールゲート線MCG0からサブコントロールゲート線SCG0に至る各経路途中には、ゲート回路は配置されていない。
【0071】
同様に、スモールメモリブロック216毎に配置された複数のビット線BL0(不純物層)は、金属配線であるメインビット線MBL0に共通接続されている。このメインビット線MBL0から各ビット線BL0に至る各経路途中にも、ゲート回路は配置されていない。以上のことは、セクタ領域0以外の他のセクタ領域でも同様である。
【0072】
(動作説明)
ここで、本実施形態の不揮発性半導体記憶装置でのデータ消去時とプログラム時とについて、設定されるコントロールゲート線CG、ビット線BL及びワード線WLの各電位を、下記の表1に示す。
【0073】
【表1】
【0074】
表1において、データ消去時には例えばセクタ領域0(選択セクタ)内は全て選択セルとなり、4096本のワード線WLには1.8Vが供給される。また、CGドライバ300によって4本のメインコントロールゲート線MCG0〜MCG3に第1の消去用高電位(例えば−5V)が供給され、セクタ領域0(選択セクタ)内の全メモリセルのコントロールゲート106A,106Bに、一括して第1の消去用高電位を供給することができる。このとき、セクタ領域0内の全ビット線BLには第2の消去用高電位(例えば5V)が供給されるが、その供給方法については後述する。こうして、選択されたセクタ領域0内の全メモリセルにてデータ消去を実施できる。
【0075】
このとき、非選択である例えばセクタ領域1では、4096本の全ワード線WLに1.8Vが供給されるが、コントロールゲートCG及びビット線BLはセクタ領域0とは独立して0Vを供給できるので、非選択セクタにてデータ消去が実施されることはない。
【0076】
次に、プログラミング動作について説明する。選択されたセクタ領域0内の16個のI/Oにそれぞれ対応する各一つのMONOSメモリセルにて、16ビット同時にデータプログラミングが実施される。このために、セクタ領域0内の選択セルに接続されたいずれか1本のワード線WLに1Vが供給され、他の4095本のワード線WLは0Vに設定される。また、セクタ領域0内の16個のスモールメモリブロック216において、図5のCG[i],CG[i+1]に相当する2本のコントロールゲート線CGに5Vを供給し、他のコントロールゲート線CGは0Vに設定する。さらに、セクタ領域0内の各I/O0〜I/O15に対応したメモリブロック214において、図5のビット線BL[i+1]に相当する1本のビット線BLに5Vを供給し、他のビット線BLは0Vに設定する。これにより、セクタ領域0内の各I/Oに対応したメモリブロック214の各一つのMONOSメモリセルにてデータプログラミングが実施される。
【0077】
このとき、表1に示すように、選択されたセクタ領域0内の非選択セルにおいては、ワード線WLは0Vに設定されるが、コントロールゲート線CG及びビット線BLには共に5Vの高電位が印加される。
【0078】
一方、表1に示すように、非選択のセクタ領域内における非選択セルにおいては、コントロールゲート線CG及びビット線BLには共に0Vが印加される。よって、非選択セクタ領域内では、プログラム時と同様な高電位が印加されることで生ずるディスターブが非選択セルに生ずることがない。
【0079】
選択されたセクタ領域0内の非選択セルには高電位が印加されてしまうが、このような高電位はセクタ領域0にてプログラミングを実施する場合にのみ印加される。よって、いずれか一つのセクタ領域でのプログラミングが実施される度に、他のセクタ領域内の非選択セルに高電位が印加されるものと比較すれば、高電位が印加される頻度が大幅に低減し、ディスターブが生ずることを防止できる。
【0080】
(比較例の説明)
図11は、比較例の構成を示している。この比較例では、メモリセルアレイ領域は、列方向で分割され、列方向を長手方向とする複数のセクタ領域0,1,…を有する。また比較例では、CGドライバ400,401はセクタ領域0,1にそれぞれ対応して設けられずに、両セクタ領域0,1に共用されている。
【0081】
ここで、図11に示すように、セクタ領域0に対応して選択ゲート領域402が、セクタ領域1に対応して選択ゲート領域403がそれぞれ設けられている。選択ゲート領域402,403に配置されたN型MOSトランジスタ群は、選択信号線CGS0,CGS1の電位に基づいて、CGドライバ400,401から供給される電位をセクタ領域0,1に供給するか否かを選択するものである。同様に、選択ゲート領域402,403に配置された他のN型MOSトランジスタ群は、選択信号線BLS0,BLS1の電位に基づいて、セクタ領域0,1のビット線BLの接続/非接続を選択している。
【0082】
図11に示す比較例の不揮発性半導体記憶装置でのデータ消去時とプログラム時とについて、設定されるコントロールゲート線CG、ビット線BL、ワード線WL及び選択信号線CGS,BLSの各電位を、下記の表2に示す。
【0083】
【表2】
【0084】
表2に示すように、比較例においても実質的に表1に示す本実施形態での設定電位と同じ電位に設定できるが、これらは選択ゲート領域402,403を設けることで達成できるのである。もし選択ゲート領域402,403が存在しなければ、選択されたセクタ領域0での選択セルのプログラミング時に、非選択のセクタ領域1の非選択セルにも高電位が印加されてしまう。このようにセクタ領域を越えてプログラム時の高電位が非選択セルにも印加されると、プログラムの度に非選択セルに高電位が印加され、ディスターブが生じてしまう。
【0085】
比較例では、上記のようなディスターブの発生を防止するために、各セクタ領域毎に選択ゲート領域を設けることが不可欠である。しかし、このような選択ゲート領域の占有スペース分だけ面積が増大し、メモリセルの集積度が低下してしまう。
【0086】
さらに比較例では、選択ゲート領域402,403にN型MOSトランジスタを使用すると、そこで電圧降下が生ずるため、CGドライバ400,401からは本来必要な第1の消去用高電位に電圧降下分の電圧を上乗せして供給しなければならず、高電圧化してしまう。
【0087】
上述した本発明の実施形態では、ディスターブを回避しながらも選択ゲート領域を省略でき、メモリセルの高集積化と低電圧駆動とが可能となる。
【0088】
なお、図10に示す本発明の実施形態においては、ビット線BLについては選択ゲートを追加することも可能である。このようにして、選択されたセクタ0中の非選択セルについては、ビット線BLを選択ゲートによってフローティング状態としても良い。こうすると、プログラムが選択されたセクタ領域0内の非選択セルのビット線BLは、高電位とならない。よって、非選択セルでのデータのディスターブはさらに低減できる。なお、選択ゲートを介してビット線に高電位を供給する時には、電圧降下が生ずるおそれは残る。
【0089】
(1チップメモリの構成)
図12は、上述の不揮発性半導体記憶装置を1チップ化したときの概略ブロック図である。図12において、このICチップ500には、左アレイブロック502及び右アレイブロック504が設けられている。この左右のアレイブロック502,504の各々は、図7にて説明したメモリセルアレイ領域を含んでいる。
【0090】
この左右のアレイブロック502,504の間には、CGデコーダ506、Xプリデコーダ508、WLドライバ(左)510、WLドライバ(右)512及びYでコーダ514が配置されている。
【0091】
左右のメモリブロック502,504には、センスアンプ/BLドライバ516,518がそれぞれ接続されている。このセンスアンプ/BLドライバ516,518のいずれか一方に対して、16ビットの信号IO0−15が、データイン/アウトバッファ520及び入出力端子522を介して入出力される。
【0092】
ICチップ500にはさらに、コマンド端子530を介して入力される各種イネーブル信号に基づいて、制御ロジック信号を生成する制御ロジック回路532が設けられている。この制御ロジック回路532からの出力に基づいて、コントロールゲート線WL及びビット線BLなどに供給される各種電位が電位生成回路534にて生成される。
【0093】
一方、アドレス端子640を介して外部から入力されるアドレス信号ADR[0−20]に基づいて、アドレスバッファ542にて内部アドレス信号A0−20が生成される。この内部アドレス信号A0−20の定義を下記の表3に示す。
【0094】
【表3】
【0095】
表3に示すように、内部アドレス信号の上位6ビットA[20:15]は、図7(A)に示すセクタ領域0−63の一つを選択するのに用いられる。内部アドレス信号の中位3ビットA[14:12]は、図9に示す一つのメモリセル群MCの中から8ビットのうちの一つを選択するのに用いられる。内部アドレス信号の下位12ビットA[11:0]は、4096本のワード線WLの一本を選択するために用いられる。
【0096】
図13は、図12に示す左メモリブロック502の詳細を示している。このメモリブロック502は、図7(A)と同様に32分割されたセクタ領域0−31を有し、セクタ領域0−31の各々には図7(B)と同様に16個のI/Oに対応したメモリブロックに分割されている。
【0097】
図13に示すように、32個のセクタ領域の各一つと対応してCGドライバ300〜331が設けられている。セクタ領域0に対応するCGドライバ300は、図8に示したものと同じであり、セクタ領域0内の各メモリセルにコントロールゲート電位を直接供給するものである。他のCGドライバ301〜331も同様の機能を有する。
【0098】
図13において、32個のセクタ領域0−31の各一つに対応して、消去用ビット線駆動部であるウェルドライバ340−0〜340−31が設けられている。ウェルドライバ340−0は、セクタ領域0内の例えばP型ウェルに第2の消去用高電位を供給して、第2の消去用高電位に設定するものである。他のウェルドライバ340−1〜340−31も同様の機能を有する。
【0099】
図13において、32個のセクタ領域0−31の各一つに対応して、セクタデコーダ350−0〜350−31が設けられている。セクタデコーダ350−0は、内部アドレス信号の上位6ビットA[20:15]にて生成される信号をデコードする。そして、セクタ0が選択された際には、セクタデコード350−0がCGドライバ300、ウェルドライバ340−0を駆動して、必要な電位がコントロールゲート線CG、ビット線BLに供給されるようにする。
【0100】
図13において、32個のセクタ領域0−31の各一つに対応して、Yパス回路360−0〜360−31と、セクタ選択回路370−0〜370−31が設けられている。Yパス回路360−0〜360−31は、図12に示すYデコーダ514からの信号に基づいて、16個のI/Oに接続されたビット線BL0−3の一本を選択する。セクタ選択回路370−0〜370−31は、対応するセクタデコーダ360−0〜360−31からの選択信号SEC0〜SEC31に基づいて、図12に示すセンスアンプ/BLドライバ516との接続/非接続を行う。
【0101】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【0102】
例えば、不揮発性メモリ素子108A,108Bの構造については、MONOS構造に限定されるものではない。1つのワードゲート104と第1,第2のコントロールゲート106A,106Bにより、2箇所にて独立して電荷をトラップできる他の種々のメモリセルを用いた不揮発性半導体記憶装置に、本発明を適用することができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態に係る不揮発性半導体記憶装置に用いられるメモリセルの断面図である。
【図2】図1に示すメモリセルの等価回路図である。
【図3】図1に示す不揮発性半導体記憶装置でのデータ読み出し動作を説明するための概略説明図である。
【図4】図1に示すメモリセルでのコントロールゲート電圧VCGとソース−ドレイン電流Idsとの関係を示す特性図である。
【図5】図1に示す不揮発性半導体記憶装置でのデータ書き込み(プログラム)動作を説明するための概略説明図である。
【図6】図1に示す不揮発性半導体記憶装置でのデータ消去動作を説明するための概略説明図である。
【図7】図7(A)は図1に示す不揮発性半導体記憶装置全体の平面レイアウト図、図7(B)は図7(A)中の一つのセクタ領域の平面図である。
【図8】図7(B)に示す一つのセクタ領域の多数のメモリセル群とその配線とを説明するための概略説明図である。
【図9】図8に示すメモリセル群の詳細を示す回路図である。
【図10】隣り合うセクタ領域の関係を示す回路図である。
【図11】図10に対する比較例の構成を示す回路である。
【図12】1チップ化された不揮発性半導体記憶装置のブロック図である。
【図13】図12に示す左メモリブロックの詳細を示すブロック図である。
【符号の説明】
100 メモリセル
102 P型ウェル
104 ワードゲート
106A,106B コントロールゲート(線)
108A,108B 不揮発性メモリ素子(MONOSメモリセル)
109 ONO膜
110 不純物層(ビット線)
200A,200B メモリセルアレイ領域
201 ワード線駆動部
210 セクタ領域
214 メモリブロック
216 スモールメモリブロック
300〜331 CG(コントロールゲート)ドライバ
340−0〜340−31 ウェルドライバ(消去用ビット線駆動部)
350−0〜350−31 セクタドライバ
360−0〜360−31 Yパス回路
370−0〜370−31 セクタ選択回路
400,401 CG(コントロールゲート)ドライバ
402,403 選択ゲート領域
500 ICチップ
502,504 アレイブロック
506 CGデコーダ
508 Xプリデコーダ
510,512 WL(ワード線)ドライバ
514 Yデコーダ
516,518 センスアンプ/BLドライバ
520 データイン/アウトバッファ
522 入出力端子
530 コマンド端子
532 制御ロジック回路
534 電位生成回路
540 アドレス端子
542 アドレスバッファ
WL ワード線
BL ビット線(不純物層)
MBL メインビット線
SCG サブコントロールゲート線(第1層金属配線)
M0〜M3 第2層金属配線
MCG メインコントロールゲート線(第3層金属配線)
Claims (14)
- 1つのワードゲートと、第1,第2のコントロールゲートにより制御される第1,第2の不揮発性メモリ素子とを有するメモリセルを、列方向及び行方向にそれぞれ複数配列してなるメモリセルアレイ領域と、
前記メモリセルアレイ領域内の前記複数のメモリセルの各々の前記第1,第2のコントロールゲートを駆動するコントロールゲート駆動部と、
を有し、
前記メモリセルアレイ領域は、前記行方向で分割された複数のセクタ領域を有し、
前記コントロールゲート駆動部は、前記複数のセクタ領域の各一つにそれぞれ対応する複数のコントロールゲートドライバを有し、前記複数のコントロールゲートドライバの各々は、対応する一つのセクタ領域内の前記第1,第2のコントロールゲートの電位を、他のセクタ領域とは独立して設定可能であることを特徴とする不揮発性半導体記憶装置。 - 請求項1において、
データ消去時に前記複数のコントロールゲートドライバの一つが選択されて、該一つのセクタ領域内の全ての前記第1,第2のコントロールゲートに第1の消去用高電位を供給して、前記複数のセクタ領域の各々にて一括してデータを消去することを特徴とする不揮発性半導体記憶装置。 - 請求項2において、
前記複数のセクタ領域の各々には、前記列方向に沿って形成された複数のコントロールゲート線が設けられ、
前記コントロールゲート駆動部は、前記複数のセクタ領域の各々に配置された前記複数のコントロールゲート線の各々に、ゲート回路を経由せずに直接接続されていることを特徴とする不揮発性半導体記憶装置。 - 請求項3において、
前記複数のコントロールゲート線は、
前記コントロールゲート駆動部に直接接続された複数のメインコントロールゲート線と、
前記複数のメインコントロールゲート線と前記複数のメモリセルの前記第1,第2のコントロールゲートとを接続する複数のサブコントロールゲート線と、
を含むことを特徴とする不揮発性半導体記憶装置。 - 請求項4において、
前記複数のセクタ領域の各々に設けられた偶数のメインコントロールゲート線には、偶数列の前記複数メモリセルの各々の前記第2のコントロールゲートと奇数列の前記複数メモリセルの各々の前記第1のコントロールゲートとが共通接続された複数のサブコントロールゲートが接続され、前記複数のセクタ領域の各々に設けられた奇数のメインコントロールゲート線には、奇数列の前記複数メモリセルの各々の前記第2のコントロールゲートと偶数列の前記複数メモリセルの各々の前記第1のコントロールゲートとが共通接続された複数のサブコントロールゲート線が接続されていることを特徴とする不揮発性半導体記憶装置。 - 請求項5において、
前記複数のセクタ領域に対応して設けられた前記複数のコントロールゲートドライバの各々には、k本のメインコントロールゲート線が接続され、
前記複数のセクタ領域の各々には、k本のサブコントロールゲート線が接続されるメモリセル群からなる各入出力ビットに対応したメモリブロックが、前記行方向に複数配置され、
前記行方向に沿って延びる複数の配線が設けられ、前記k本のメインコントロールゲート線の各々と、それと対応する前記k本のサブコントロールゲート線の各々とが、前記複数の配線の一つを介して接続されていることを特徴とする不揮発性半導体記憶装置。 - 請求項6において、
前記メモリブロックの前記行方向に沿ったメモリセル数を4とし、k=4に設定したことを特徴とする不揮発性半導体記憶装置。 - 請求項1乃至7のいずれかにおいて、
前記複数のセクタ領域の各々には、
前記列方向に沿って形成された複数のビット線と、
少なくともデータのプログラム時及び読み出し時に、前記複数のビット線を駆動するビット線駆動部と、
がさらに設けられていることを特徴とする不揮発性半導体記憶装置。 - 請求項8において、
一つのセクタ領域毎のデータ消去時に、該一つのセクタ領域に形成された前記複数のビット線に第2の消去用高電位を供給する消去用ビット線駆動部がさらに設けられていることを特徴とする不揮発性半導体記憶装置。 - 請求項8または9において、
前記複数のビット線は不純物層にて形成されていることを特徴とする不揮発性半導体記憶装置。 - 請求項10において、
前記複数のセクタ領域の各々は、他のセクタと分離された一つのウェル領域に形成され、前記ウェル領域に第2の消去用高電位を供給する消去用ウェル駆動部が設けられることを特徴とする不揮発性半導体記憶装置。 - 請求項10または11において、
前記不純物層にて形成された前記複数のビット線の各々にそれぞれ接続される複数のメインビット線が設けられ、前記複数のメインビット線から前記複数のビット線にそれぞれ至る各経路途中に、ゲート回路が設けられていないことを特徴とする不揮発性半導体記憶装置。 - 請求項1乃至12のいずれかにおいて、
前記メモリセルアレイ領域には、前記行方向に沿って配列された前記複数のメモリセルの各々の前記ワードゲートにそれぞれ共通接続された複数のワード線が、前記行方向に沿って設けられ、
前記メモリセルアレイ領域前記行方向の一端には、前記複数のワード線を駆動するワード線駆動部が設けられていることを特徴とする不揮発性半導体記憶装置。 - 請求項1乃至13のいずれかにおいて、
前記第1,第2の不揮発性メモリ素子の各々は、酸化膜(O)、窒化膜(N)及び酸化膜(O)からなるONO膜を電荷のトラップサイトとして有することを特徴とする不揮発性半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001115677A JP3780865B2 (ja) | 2001-04-13 | 2001-04-13 | 不揮発性半導体記憶装置 |
US10/115,913 US6646916B2 (en) | 2001-04-13 | 2002-04-05 | Non-volatile semiconductor memory device |
CN02123335.7A CN1269138C (zh) | 2001-04-13 | 2002-04-13 | 非易失性半导体存储装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001115677A JP3780865B2 (ja) | 2001-04-13 | 2001-04-13 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002313964A JP2002313964A (ja) | 2002-10-25 |
JP3780865B2 true JP3780865B2 (ja) | 2006-05-31 |
Family
ID=18966540
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001115677A Expired - Lifetime JP3780865B2 (ja) | 2001-04-13 | 2001-04-13 | 不揮発性半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6646916B2 (ja) |
JP (1) | JP3780865B2 (ja) |
CN (1) | CN1269138C (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3640175B2 (ja) * | 2001-04-13 | 2005-04-20 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
JP3716914B2 (ja) | 2001-05-31 | 2005-11-16 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
JP3640176B2 (ja) * | 2001-06-04 | 2005-04-20 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
JP3843869B2 (ja) | 2002-03-15 | 2006-11-08 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
JP3821032B2 (ja) * | 2002-03-20 | 2006-09-13 | セイコーエプソン株式会社 | ファイルストレージ型不揮発性半導体記憶装置 |
JP3815381B2 (ja) * | 2002-06-06 | 2006-08-30 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置およびその駆動方法 |
JP3867624B2 (ja) * | 2002-06-06 | 2007-01-10 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置およびその駆動方法 |
JP2004199738A (ja) * | 2002-12-16 | 2004-07-15 | Seiko Epson Corp | 不揮発性記憶装置 |
JP3985689B2 (ja) * | 2003-02-21 | 2007-10-03 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
JP3873908B2 (ja) * | 2003-02-28 | 2007-01-31 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
JP3786096B2 (ja) * | 2003-02-28 | 2006-06-14 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
JP3786095B2 (ja) * | 2003-02-28 | 2006-06-14 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
US6982892B2 (en) * | 2003-05-08 | 2006-01-03 | Micron Technology, Inc. | Apparatus and methods for a physical layout of simultaneously sub-accessible memory modules |
JP2004342927A (ja) * | 2003-05-16 | 2004-12-02 | Sharp Corp | 半導体記憶装置及び携帯電子機器 |
JP2007128633A (ja) * | 2005-10-07 | 2007-05-24 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びこれを備えた送受信システム |
US7782673B2 (en) * | 2007-12-13 | 2010-08-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device which includes memory cell having charge accumulation layer and control gate |
CN111523658B (zh) * | 2020-07-02 | 2020-12-15 | 南京优存科技有限公司 | 双位存储单元及其在存内计算的电路结构 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63225991A (ja) | 1987-03-16 | 1988-09-20 | Hitachi Ltd | 半導体記憶装置 |
JPH01300496A (ja) | 1988-05-30 | 1989-12-04 | Hitachi Ltd | 半導体メモリ装置 |
JPH05211338A (ja) * | 1991-10-09 | 1993-08-20 | Mitsubishi Electric Corp | 不揮発性半導体装置 |
JPH07161851A (ja) | 1993-12-10 | 1995-06-23 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
US5408115A (en) | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
US5422504A (en) | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
US5663923A (en) | 1995-04-28 | 1997-09-02 | Intel Corporation | Nonvolatile memory blocking architecture |
US5969383A (en) | 1997-06-16 | 1999-10-19 | Motorola, Inc. | Split-gate memory device and method for accessing the same |
JP2978477B1 (ja) | 1998-06-12 | 1999-11-15 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
JP3973819B2 (ja) | 1999-03-08 | 2007-09-12 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
US6151248A (en) * | 1999-06-30 | 2000-11-21 | Sandisk Corporation | Dual floating gate EEPROM cell array with steering gates shared by adjacent cells |
US6255166B1 (en) | 1999-08-05 | 2001-07-03 | Aalo Lsi Design & Device Technology, Inc. | Nonvolatile memory cell, method of programming the same and nonvolatile memory array |
US6177318B1 (en) | 1999-10-18 | 2001-01-23 | Halo Lsi Design & Device Technology, Inc. | Integration method for sidewall split gate monos transistor |
US6248633B1 (en) | 1999-10-25 | 2001-06-19 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory |
-
2001
- 2001-04-13 JP JP2001115677A patent/JP3780865B2/ja not_active Expired - Lifetime
-
2002
- 2002-04-05 US US10/115,913 patent/US6646916B2/en not_active Expired - Fee Related
- 2002-04-13 CN CN02123335.7A patent/CN1269138C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1391233A (zh) | 2003-01-15 |
JP2002313964A (ja) | 2002-10-25 |
CN1269138C (zh) | 2006-08-09 |
US6646916B2 (en) | 2003-11-11 |
US20030021167A1 (en) | 2003-01-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4715024B2 (ja) | 不揮発性半導体記憶装置のプログラム方法 | |
JP3659205B2 (ja) | 不揮発性半導体記憶装置及びその駆動方法 | |
JP3606231B2 (ja) | 不揮発性半導体記憶装置 | |
KR100474626B1 (ko) | 불휘발성 반도체 기억 장치의 프로그램 방법 | |
JP3780865B2 (ja) | 不揮発性半導体記憶装置 | |
JP3640175B2 (ja) | 不揮発性半導体記憶装置 | |
JP3640177B2 (ja) | 不揮発性半導体記憶装置 | |
JP3640180B2 (ja) | 不揮発性半導体記憶装置 | |
JP3738838B2 (ja) | 不揮発性半導体記憶装置 | |
JP3594001B2 (ja) | 不揮発性半導体記憶装置 | |
JP3772756B2 (ja) | 不揮発性半導体記憶装置 | |
JP3873679B2 (ja) | 半導体容量装置、昇圧回路および不揮発性半導体記憶装置 | |
US6707695B2 (en) | Nonvolatile semiconductor memory device | |
JP3640176B2 (ja) | 不揮発性半導体記憶装置 | |
JP3622697B2 (ja) | 不揮発性半導体記憶装置 | |
JP3716914B2 (ja) | 不揮発性半導体記憶装置 | |
JP3843869B2 (ja) | 不揮発性半導体記憶装置 | |
JP3640179B2 (ja) | 不揮発性半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060214 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060227 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090317 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100317 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100317 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110317 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120317 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120317 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130317 Year of fee payment: 7 |