CN1269138C - 非易失性半导体存储装置 - Google Patents

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CN1269138C CN02123335.7A CN02123335A CN1269138C CN 1269138 C CN1269138 C CN 1269138C CN 02123335 A CN02123335 A CN 02123335A CN 1269138 C CN1269138 C CN 1269138C
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Abstract

一种非易失性半导体存储装置，具有：存储单元阵列区域、控制栅驱动部。所述存储单元阵列区域具有在所述行方向上分割的若干扇区，所述控制栅驱动部具有分别对应所述若干扇区中的每一个的若干控制栅驱动器；在所述若干扇区的每一个上，都设置有沿所述列方向形成的若干控制栅线，所述控制栅驱动部不通过选通电路，而直接连接到所述若干扇区的每一个扇区内所配置的所述若干控制栅线的每一条上。本发明避免了所选单元中执行编辑或消除时对非所选扇区的单元中的数据的干扰，同时不需要选择选通电路，从而能实现高集成化。

Description

非易失性半导体存储装置
技术领域
本发明涉及一种非易失性半导体存储装置，它是由具有通过1个字栅、通过2个控制栅控制的2个非易失性存储元件的存储单元构成的。
背景技术
作为非易失性半导体装置，我们知道：沟道和栅极之间的栅极绝缘层，是由氧化硅薄膜、氮化硅薄膜以及氧化硅薄膜的层叠结构构成，以及在氮化硅薄膜上捕获电荷的MONOS(Metal-Oxide-Niride-Oxide-Semiconductor或者衬底)类型。
这种MONOS型非易失性半导体存储装置，已经在文献(Y.Hayashi等人撰写的，在2000 Symposium on VLSI Technology Degest of Technical Papers，第122-123页)中公开。在该文献中，公开了一种双MONOS快闪存储单元，它具有1个字栅以及通过2个控制栅进行控制的2个非易失性存储元件(MONOS存储单元)。即，1个快闪存储单元，有2个电荷捕获位置(trap site)。
使具有这种结构的若干双MONOS快闪存储单元，分别在行方向以及列方向上有若干排列，从而构成了存储单元阵列区。
在驱动这种双MONOS快闪存储单元时，需要2条位线、1条字线以及两条控制栅线。但是，在驱动大多数存储单元时，将不同的控制栅设定为同一电平的情况下，可以将这些线连接在一起。
这里，在快闪存储器工作时，会有数据的消除、编辑以及读取。数据的编辑以及读取，通常，在8比特或16比特的所选单元内同时执行，数据的消除可以在更广的范围内同时进行。
这里，在这种非易失性存储器中，存在数据干扰的问题。所谓数据的干扰，是指在向所选单元的控制栅线以及位线上施加高电位，从而执行编辑或消除操作时，通过公共配线，对非所选扇区内的单元也施加高电压，从而，每当执行编辑或消除时，就反复出现这种状态，在这种情况下执行编辑或消除，使得非所选单元的数据受到干扰。
为防止出现这种情况，设计了选择选通电路，它能仅对所选扇区的单元施加高电压，而对非所选扇区的单元不施加高电压。
但是，采取了这种电路后，占用了用于选择选通电路的面积，妨碍了存储单元的高集成化。而且，在选择选通上产生了电压下降时，由于在编辑或消除时要为所选扇区的单元提供高电位，因而有必要对电压下降的部分进行补偿。结果，妨碍了低电压驱动，特别不适合象便携式装置这样的追求低耗电量的装置。
因此，本发明提供了这样一种非易失性半导体存储装置，它既避免了所选单元中执行编辑或消除时，对非所选扇区的单元中的数据进行干扰，同时不需要选择选通电路，从而能实现高集成化。
发明内容
本发明的另一个目的是提供一种非易失性半导体装置，由于不需要选择选通电路，所以避免了电压下降，从而能降低耗电量。
有关本发明的一种形式的非易失性半导体存储装置，具有存储单元阵列区域；该存储单元阵列区域使包含1个字栅、由2个控制栅而被控制的2个非易失性存储元件分别排列在相交差的行以及列方向上。非易失性半导体存储装置，还具有控制栅驱动部，用于驱动存储单元阵列区内的若干存储单元中每一个存储单元的第1、第2控制栅。
存储单元阵列区，具有在行方向上被分割开的若干扇区。该若干扇区中的每一个，都具有在沿着列方向的若干各列中分别配置的若干存储单元。
控制栅驱动部，具有分别与若干扇区中每一个扇区相对应的若干控制栅驱动器。因此，这若干控制栅驱动器中的每一个，都可以与另一个扇区无关地、对相应的一个扇区内的第1、第2控制栅的电压进行设定。
通过这种结构，当某1个扇区内的所选单元正在执行编辑时，通过相应的控制栅驱动器仅将该扇区内的存储单元(所选单元以及非所选单元)的控制栅电压作为执行编辑或消除电压。而在其它扇区中，由于可以通过与其相应的控制栅驱动器，可以将其设定为编辑或消除之外的其它电压，因而不能对非所选扇区中的单元内的数据进行干扰。而且，在这种情况下，由于能够实现不使用选择选通电路，因而能实现存储单元的高集成化。另外，由于没有在选择选通电路上产生的电压下降，因而可能实现低电压驱动，特别是作为便携式装置的存储器，能得到有效利用。
依据本发明的一种形式，在执行数据消除时，选取若干控制栅驱动器中的一个，从而，能够向该1个扇区内的所有第1、第2控制栅，提供第1消除用高电压。因而，能在若干扇区内的每一个扇区中，能够将所有的数据消除。
依据本发明的又一个形式，在若干扇区的每一个扇区中，设置了在沿列方向上形成的若干控制栅线，控制栅驱动部，最好不经过选通电路而直接连接到若干扇区的每一个扇区中所配置的若干控制栅线的每一条线上。
如此，即便是排除了使面积增大、使电压下降的选通电路，也不能对非所选扇区内的非所选单元施加高电压。
因此，该若干控制栅线包括：直接连接到控制栅驱动部的若干主控制栅线、将若干主控制栅线和若干存储单元的所述第1、第2控制栅连接在一起的若干子控制栅线。这些线，能形成于不同层的金属配线中。
此时，能将若干个子控制栅连接在若干扇区的每个扇区内设置的偶数的主控制栅线上，其中，这若干个子控制栅，是将偶数列的若干存储单元内每个单元中的第2控制栅，和奇数列的若干存储单元内每个单元中的第1控制栅，连接在一起的那些子控制栅。另一方面，能将若干子控制栅线，连接到若干扇区中每个扇区内设置的奇数的主控制栅线上，其中这若干子控制栅线，是将奇数列的若干存储单元的每个单元的第2控制栅，和偶数列的若干存储单元的每个单元中的第1控制栅连接在一起的那些子控制栅线。
在根据若干扇区而设计的若干控制栅驱动器的每一个上，连接有k条主控制栅线的情况下，在若干扇区中的每一个扇区上，在行方向上配置有存储块，该存储块与由同k条子控制栅线相连的各个存储单元群构成的、各个I/O相对应。此时，最好设置沿着行方向延伸的若干配线。如此，k条主控制栅线的每一条，以及与之对应的k条子控制栅线的每一条，都能够通过若干配线中的一条进行连接。
特别是，作为最佳形式，沿存储块的行方向的存储单元数目可以为4。在这种情况下，设定k＝4，控制栅驱动器上连接有4条主控制栅线。因为存储块在行方向上有4个单元，因而总共有8比特，而1条子控制栅线共用2比特，所以配置了4条子控制栅线。
利用本发明的一种形式，在若干扇区的每一个上，可以有沿着列方向形成的若干位线、还可以有至少在数据编辑时以及读取时，用于驱动若干位线的位线驱动部。
尽管位线驱动部最好能在数据消除时，驱动若干位线，但最好还是另设置一个消除用位线驱动部。该位线消除用位线驱动部，在一个扇区中的每个数据消除时刻，向该扇区内形成的若干位线，提供第2消除用高电压。
若干扇区中的每一个，可以形成于与其它部分相分离的一个平板(well)区域内。在这种情况下，可以设计向该平板区域提供第2消除用高电压的消除用平板驱动部。
若干位线可以在杂质层上形成，最好使若干主位线中的每一个都连接到该若干位线中的每一条上。如果主位线是所谓金属配线，则有可能使位线呈现低电阻值，即便假设杂质层为在列方向上不连续的不连续状态，也能通过其不连续的各个位线上的主位线，进行供电。
此时，最好不在从若干主位线至所述若干位线的路径中途，放置选通电路。选通电路除了位线的配线容量很高之外，还由于该选通电路而产生了电压下降，因而妨碍了低电压驱动。
可以在存储单元阵列区域内、沿着行方向设置若干字，这若干个字，被分别一起连接在沿着行方向上排列的所述若干存储单元中每一个单元的字栅上。因此，在若干扇区上，共用这若干字线。可以在存储单元阵列区域的行方向上的一端上，设置驱动若干字线的字线驱动部。在使非易失性半导体存储装置的存储容量进一步扩大的过程中，最好在行方向上、夹着字线驱动器的两侧，分别设置若干存储单元阵列区域。
尽管第1、第2非易失性存储元件的每一个，都可以具有作为所谓电荷捕获点的由氧化膜(O)、氮化膜(N)以及氧化膜(O)构成的ONO薄膜，但是不能仅限于此，也可以采用其它结构。
本发明还包括：
一种非易失性半导体存储装置，其特征在于，
具有：
存储单元阵列区域，该存储单元阵列区域使得：分别在相交叉的列方向和行方向中，排列了具有一个字栅，和由第1、第2控制栅控制的第1、第2非易失性存储元件的存储单元，
控制栅驱动部，用于驱动所属存储单元阵列区域内的所述若干存储单元的各个所述第1、第2控制栅；
所述存储单元阵列区域具有在所述行方向上分割的若干扇区；
所述控制栅驱动部具有分别对应所述若干扇区中的每一个的若干控制栅驱动器，所述若干控制栅驱动器中的每一个，都可能对相应的一个扇区内的所述第1、第2控制栅电压进行设置，这种电压设置与其它扇区无关；
在所述若干扇区的每一个上，都设置有沿所述列方向形成的若干控制栅线，
所述控制栅驱动部，不通过选通电路，而直接连接到所述若干扇区的每一个扇区内所配置的所述若干控制栅线的每一条上。
附图说明
图1是有关本发明一实施例的非易失性半导体存储装置中使用的存储单元的剖面图。
图2是图1所示的存储单元的等价电路。
图3是用于说明图1中所示的非易失性半导体存储装置中的数据读出操作的简要说明图。
图4是一张特性图，它显示了图1所示的存储单元中的控制栅电压VCG和源极一漏极电流Ids的关系。
图5是用于说明图1所示的非易失性半导体存储装置中的数据写入(编辑)操作的简要说明图。
图6是用于说明图1所示的非易失性半导体存储装置中的数据消除操作的简要说明图。
图7(A)是图1所示的非易失性半导体存储装置整体平面布局图。图7(B)是图7(A)中一个扇区的平面图。
图8是用于说明图7(B)所示的一个扇区的多数存储单元群及其配线的简要说明图。
图9是详细显示了图8所示的存储单元群的电路图。
图10是显示了相邻扇区的关系的电路图。
图11是显示了针对图10的比较例结构的电路。
图12是单片非易失性半导体存储装置的框图。
图13是详细显示了图12中显示的左存储块的框图。
具体实施方式
以下，将依据本发明的实施例，参照附图对本发明进行说明。
(存储单元的结构)
图1显示了非易失性半导体存储装置的一个剖面，图2是其等价电路图。在图1中，一个存储单元100有：在P型平板102上通过选通氧化膜，例如可以具有在多个侧面形成的字栅104、第1、第2控制栅106A、106B以及第1、第2存储元件(MONOS存储单元)108A、108B。
第1、第2控制栅106A、106B在字栅104的两个侧壁上形成，所谓的字栅104分别是电气绝缘的。
第1、第2存储单元108A、108B的每一个，是通过在与MONOS的M(金属)相当的多晶硅上形成的第1、第2控制栅106A、106B中的一个与P型平板102之间，层叠氧化膜(O)、氮化膜(N)以及氧化膜(O)而形成的。第1、第2控制栅106A、106B可以用硅化物等导电材料构成。
如此，1个存储单元100，含有具备分离选通(split gate)(第1，第2控制栅106A，106B)的第1、第2MONOS存储单元108A、108B，由第1、第2MONOS存储单元108A、108B共用一个字栅104。
该第1、第2MONOS存储单元108A、108B，分别具有所谓的电荷捕获功能。第1、第2MONOS存储单元108A、108B中的每一个，都可能利用ONO薄膜109来进行电荷的捕获。
如图1和图2中所示，在行方向(图1和图2的第2方向B)上间隔排列的若干字栅104，被一起连接到由多晶硅等形成的1条字线WL上。
图1中所示的控制栅106A、106B，沿着列方向(垂直于图1的纸面的第1方向A)延伸，并为列方向上排列的若干存储单元100所共用。因此，标记106A、106B也被称为控制栅线。
这里，例如将由比字栅、控制栅、字线还要上层的第1层的金属层形成的子控制栅线SCG[i+1]，连接到[i]编号的存储单元100[i]的控制栅线106B、以及[i+1]编号的存储单元100[i+1]的控制栅线106A上。
在P型平板102上，设计有[i+1]编号的杂质层110[i+1]，该杂质层为[i]编号的存储单元100[i]的MONOS存储单元108B、和[i+1]编号的存储单元100[i+1]的MONOS存储单元108A所共用。
这些杂质层110[i]、[i+1]、[i+2]，例如可以利用在P型平板内形成的n型杂质层，而具有为沿着列方向(垂直于图1的纸面的第1方向-A方向)延伸、排列在列方向上的若干存储单元100所共用的位线的功能。因此，符号110[i]、[i+1]、[i+2]等还被称为位线BL[i]、[i+1]以及[i+2]。
(从存储单元读出数据)
如图2所示，1个存储单元100，能将通过字栅104被驱动的晶体管T2、以及通过第1、第2控制栅106A、106B而被分别驱动的晶体管T1、T3串联连接在一起，因而能对其实行标准化。
在存储单元100的操作进行说明时，首先说明有关如图3所示的、相邻2个存储单元100[i]、[i+1]的各个位置的电位的设定。图3说明来自存储器单元100[i]的字栅104右侧的MONOS存储单元108的数据读出。在以下的操作说明中，假定晶体管T1-T3的门限值电压不足2.5V。
这种情况下，向与存储单元100[i]为同一行内的某个字栅104施加例如是2.5V，使各晶体管T2导通。通过子控制栅线SCG[i]，向存储单元100[i]左侧的控制栅106A上，施加过调电压(例如是5V)，使得相当于MONOS存储单元108A的晶体管T1导通。施加读出电压Vread，作为存储单元100[i]右侧的控制栅106B的电压VCG。
此时，字栅104右侧的MONOS存储单元108B上是否有电荷积蓄，通过相当于MONOS存储单元108的晶体管T3的操作就可了解。
图4显示了向存储单元100[i]右侧的控制栅106B施加的电压，与相当于因该电压而受到控制的MONOS存储单元108B的晶体管T3的源极-漏极间流过的电流Ids之间的关系。
如图4所示，在MONOS存储单元108B上没有积蓄电荷的情况下，控制栅电压VCG超过了低门限值电压Vlow，电流Ids开始流动。与此相对，在MONOS存储单元108上积蓄有电荷的情况下，控制栅电压VCG没有超过高门限值电压Vhigh，限制电流Ids不能流动。
数据读出时，将施加到控制栅106B上的电压Vread，设定为大致位于2个门限电压Vlow、Vhigh中间的中间电压(例如为2.5V)。
因此，在MONOS存储单元108B上没有积蓄电荷的情况下，电流Ids流动，在MONOS存储单元108B上有电荷积蓄的情况下，电流Ids不流动。
数据读出时，位线BL[i](杂质层110[i])的电位VD[i]被设定为0V，位线BL[i+1](杂质层110[i+1])的电位VD[i+1]被设定为1.5V。这样，由于在MONOS存储单元108B上没有积蓄电荷的情况下，电流Ids流动，因而通过导通状态的晶体管T1、T2，电位VD[i]在0V到1.5V之间变化，电位VD[i+1]在1.5V到0V之间变化。与此相反，由于在MONOS存储单元108B上积蓄了电荷的情况下，电流Ids不流动，因此，尽管晶体管T1、T2处于导通状态，电位VD[i]为0V，电位VD[i+1]为1.5V，两者都保持不变。因此，通过检测一对位线BL[i]、[i+1]的电位，有可能从存储单元100[i]的MONOS存储单元108B中读出数据。
虽然存储单元100[i+1]里的晶体管T1、T2也处于导通状态，但由于晶体管T3的控制栅电压VCG为0V，电位VCG比图3的2个门限值Vlow、Vhigh两方的还要低，因此在存储单元100[i+1]中，没有源极-漏极电流流动。因此，存储单元100[i+1]中的数据存储状态，不会对从存储单元100[i]的数据的读出有负面影响。
在从存储单元100[i]左侧的MONOS存储单元108A中读出数据时，最好将存储单元100[i-1]、[i]的各个位置上的电位，设置为与上述情况相同。
(存储单元的编辑)
图5说明了对存储单元100[i]的字栅104右侧的MONOS存储单元108B的编辑。在该编辑操作之前，已经执行了后述的数据消除操作。
在图5中，与图3相同，子控制栅线SCG[i]的电位为过载电位(例如为5V)、子控制栅线SCG[i+2]的电位为0V。但是，各字栅104的电位，按照字线被设定在例如是0.77-1.0V的程度。通过子控制栅线SCG[i+1]，将存储单元100[i+1]右侧的控制栅108B的电位，设定为图4所示的电位Vwrite(例如5-6V)，将第[i+1]编号的杂质层110[i+1](位线BL[i+1])的电位VD[i+1]设定为例如是4.5-5V。
如此，存储单元100[i]的晶体管T1、T2分别导通，面对杂质层110[i]，在电流Ids流动的一侧，在MONOS存储单元108B的ONO薄膜109上捕获了沟道热电子(CHE)。相反，执行对MONOS存储单元108B的编辑操作，写入数据“0”或“1”。
(存储单元的数据消除)
图6说明了有关连接在字线WL上的2个存储单元100[i]、[i+1]的数据消除。
图6中，各字栅104的电位，通过字线WL被设定在例如是1.8V，利用子控制栅线SCG[i]、[i+1]、[i+2]，将控制栅106A、106B的电位设定在例如是-5--6V的程度(第1消除用高电压)。而且，将杂质层(位线)110[i]、[i+1]、[i+2]的各电位，设定为与P型平板电位相等的3-5V(第2消除用高电位)。
与此相对，由于由施加在金属(M)上的第1消除用高电压，以及施加在硅(S)上的第2消除用高电位所形成的电场，使得在各MONOS存储单元108A、108B的薄膜109上所捕获的电子，通过隧道效应被削除。由此，有可能在若干存储单元中，同时执行数据消除。作为消除操作，与上述情况不同，它最好是通过在作为位线的杂质层表面的从一个能带跃迁到另一个能带的隧穿(band-bandtunnelling)而形成热空穴，从而消去所存储的电子。
(非易失性半导体存储器的全部结构)
参照图7(A)-7B，对利用上述存储单元100所构成的非易失性半导体存储装置的全部结构进行说明。
图7(A)是单片非易失性半导体存储器件的平面排列图，将夹住字线驱动部201的左右存储单元阵列区域200A、200B，分别分为例如是32个扇区210。作为单片非易失性半导体存储器件，它具有第0-第63的扇区210。
由于如图7(A)所示，左右存储单元阵列区域200A、200B在第2方向(行方向)B上，分别被分为32个扇区210，因此，各扇区210在被称为长度方向(列方向)的第1方向上，具有竖长形状。数据消除的最小单位是扇区210，扇区210内的存储数据被全部消除。
左右存储阵列区域200A、200B中的每一个，都具有例如是4k条字线WL、2k条位线BL。这里，在本实施例中，由于一条位线BL上连接有2个MONOS存储单元108A、108B，因而2k条位线BL意味着4k比特的存储容量。由于图7(A)的非易失性半导体存储装置具有左右存储阵列区域200A、200B，因而，作为整个存储器，它具有用(4k条字线WL)×(2k条位线BL)×2×2所定义的存储容量。各扇区210的存储容量是全部存储容量的1/64，它具有用(4k条字线WL)×(64条位线BL)×2所定义的存储容量。
图7(B)显示了图7(A)所示的非易失性半导体存储装置的一个扇区210的细节。如图7(B)所示，在第2方向上，对各扇区210进行分割，各扇区210具有可读写16比特数据的I/O0-I/O15用的存储块(与输入输出位相应的存储块)214。
如图7(B)所示，各存储块214具有4k(4096)条字线WL。
(扇区的细节)
图8显示了图7(A)所示的扇区0的细节。如图9所示，图8中所示的小存储块216，是在列方向上排列了例如是64个存储单元100，在行方向上排列了例如是4个存储单元100的存储块。1个小存储块216中，连接有例如是作为第1层金属配线层的4条子控制栅线SCG0-SCG3、作为数据输入数据线的4条位线BL0-BL3，以及64条字线WL。
这里，偶数列(第0列或第2列)的若干存储单元的各个第2控制栅106B以及奇数列(第1列或第3列)的若干存储单元的各个第1控制栅106A，被共同连接到偶数的子控制栅线SCG0、SCG2上。同样，奇数列(第1列或第3列)的若干存储单元的各个第2控制栅106B以及偶数列(第2列或第4列)的若干存储单元的各个第1控制栅106A，被共同连接到奇数的子控制栅线SCG1、SCG3上。
如图8所示，由于在1个存储块214内，在列方向上，配置了64个小存储块216，以执行16比特的输入输出，因此，在行方向上，配置了相应于16个I/O——I/O0-I/O15的16个存储块214。
在行方向上配置的16个小存储单元216的16条控制栅线SCG0，共同连接于在行方向上延伸的例如是第2层金属配线M0上。同样，16条子控制栅线SCG1共同连接在金属配线M1上，16条子控制栅线SCG2共同连接在金属配线M2上，16条子控制栅线SCG3共同连接在金属配线M3上。
设计了作为这个扇区0的控制栅驱动部的CG驱动器300。设计了由该CG驱动器300开始，沿着列方向延伸的4条主控制栅线MCG0-MCG3，这些例如可以利用第3层金属配线而形成。
图10显示了彼此相邻的扇区0与扇区1的关系。尽管所谓的扇区0和扇区1为字线WL所共用，但是主控制栅线MCG以及主位线MBL都是分别独立设计的。特别是，在图10中，显示了与扇区0相应的CG驱动器300，以及与扇区1相应的CG驱动器301。CG驱动器是为每个扇区单独设置的。
依据举例说明的扇区0，每个小存储块216上配置的若干个子控制栅线SCG0，共同连接到主控制栅线MCG0上。在从该主控制栅线MCG0到子控制栅线SCG0的各通路中，没有配置选通电路。
同样，每一个小存储块216上配置的若干位线BL0(杂质层)，共同连接到作为金属配线的主位线MBL0上。在从该主位线MBL0到各位线BL0的各通路中，也没有配置选通电路。以上的情况，在扇区0以外的其它扇区也是这样的。
(操作说明)
这里，在以下的表1中，显示了：在本实施例的非易失性半导体存储装置中执行数据消除时以及执行编辑时，所设定的控制栅线CG、位线BL以及字线WL的各电位。
[表1]
  选择单元 非选择单元(选择扇区内)   非选择单元(非选择扇区内)
  CG   BL   WL CG   BL   WL   CG   BL   WL
  消除   -5V   5V   1.8V -   -   -   0V   0V   1.8V
  编辑   5V   5V   1V 5V   5V   0V   0V   0V   0Vor或1V
在表1中，数据消除时，例如是扇区0(选择扇区)内全都是选择单元，向4096条字线WL提供1.8V。通过CG驱动器300，将第1消除用高电压(例如是-5V)提供给4条主控制栅线MCG0-MCG3，从而能将第1消除用高电压一起提供给扇区0(选择扇区)内的所有主存储单元的控制栅106A、106B。此时，第二消除用高电压(例如是5V)被提供给扇区0内的所有位线BL，该供给方法将在以后说明。因而，能够对所选择扇区0内的所有存储单元，执行数据消除。
此时，在非选择区域例如是扇区1中，即使是将1.8V提供给所有的4096条字线WL，也由于能将0V分别提供给控制栅CG以及位线BL，因而，不能在非选择扇区内执行数据消除。
接着，对编辑操作进行说明。在与所选扇区0内的16个I/O分别对应的各个MONOS存储单元中，对16比特同时执行数据编辑。为此，将1V提供给与扇区0内的所选单元相连的任意一条字线WL，其它的4095条字线WL被设定为0V。对于扇区0内的16个小存储块216，将5V提供给与图5的CG[i]、CG[i+1]相当的2条控制栅线CG，其它控制栅线CG被设定为0V。而且，在与扇区0内的各个I/O0-I/O15相应的存储块214中，将5V提供给与图5的位线BL[i+1]相当的1条位线BL，其它位线BL被设定为0V。由此，可以在与扇区0内的各个I/O相应的存储块214中的每一个MONOS存储单元中，执行数据编辑。
此时，如表1所示，尽管在所选扇区0内的非所选单元中，字线WL被设定为0V，但在控制栅线CG和位线BL上，被共同施加了5V的高电压。
另一方面，如表1所示，在非选择扇区内的非选择单元中，控制栅线CG以及位线BL被共同施加了0V。因此，在非选择扇区内，由于施加了与编辑时相同高的电位，因而不会在非所选单元内生成干扰。
尽管已经向非所选扇区0内的非所选单元施加了高电位，但这种高电位只能在扇区0中执行编辑的情况下，才能被施加上。因此，每一次在任意一个扇区中执行编辑时，经过与其它扇区内的非选择单元中所施加的高电位进行的比较，施加高电位的频率大幅降低，能够防止产生干扰。
(比较例的说明)
图11显示了比较例的结构。在这个比较例中，存储单元阵列区域在列方向上被分割，在称为纵向方向的列方向上，有若干扇区0、1、……。在比较例中，CG驱动器400、401，不是对应于扇区0、1而分别设计的，而是为两个扇区0、1所共用的。
这里，如图11所示，与扇区0对应的选择选通区域402，与扇区1相应的选择选通区域403是分别设计的。选择选通区域402、403中配置的N型MOS晶体管群，根据选择信号线CGS0、CGS1的电位，来选择是否将所提供的电位由CG驱动器400、401提供给扇区0、1。同样，选择选通区域402、403中配置的其它N型MOS晶体管群，根据选择信号线BLS0、BLS1的电位，选择连接/不连接扇区0、1的位线BL。
就图11所示的比较例的非易失性半导体存储装置中的数据消除时刻以及编辑时刻而言，所设定的控制栅线CG、位线BL、字线WL以及选择信号线CGS、BLS的各电位，如下述表2所示。
[表2]
  选择单元   非选择单元(选择扇区内)   非选择单元(非选择扇区内)
  CG   BL   WL  CGS   BLS   CG   BL   WL  CGS   BLS   CG   BL   WL   CGS   BLS
  消除   -5V   5V   1.8V  0V   6V   -   -   -  -   -   FL   FL   1.8V   -5V   0V
  编辑 5V   5V   1V   6V   6V   5V   5V   0V   6V   6V   FL   FL   0V   0V   0V
如表2所示，对于比较例，实质上也能将其设置为与表1所示的本实施例中的设定电位相同的电位，这一点能够通过设计选择选通区域402、403而实现。假如不存在选择选通区域402、403，则在对所选扇区0的所选单元进行的编辑时刻，也可以将高电位施加到非所选扇区1的非选择单元上。这样，一旦越过扇区，将编辑时刻的高电位也施加到非选择单元上，则每次非选择单元中都施加有一个高电位，从而生成干扰。
在比较例中，为防止上述干扰的产生，必须为各个扇区单独设计选择选通区域。但是，仅仅是这种选择选通区域的占有空间部分的面积增大，存储单元的集成度降低。
在这个比较例中，由于在选择选通区域402、403中使用了N型MOS晶体管而产生了电位下降，因此，CG驱动器400、401必须为原本必要的第1消除用高电位上的电压下降部分的电压提供向上的补偿，完成了高电压化。
在上述本发明的实施例中，既能避免干扰，又能省略选择选通区域，因而使存储单元的高集成化和低电位驱动成为可能。
在图10所示的本发明的实施例中，就位线BL而言，也有可能追加选择选通。如此，对于所选扇区0中的非选择单元，位线BL最好是通过选择选通而保持悬置状态。因而，编辑不能使所选扇区0内的非选择单元的位线BL成为高电位。因此，能进一步降低非选择单元中的数据干扰。在通过选择选通，将高电位提供给位线的时刻，恐怕会留下产生电压下降的缺陷。
(单片存储器的结构)
图12是一张简要框图，它显示了单片化的上述非易失性半导体存储装置。对于图12中，在IC芯片500中，设置了左阵列块502以及右阵列块504。该左右阵列块502、504中的每一个，都包含图7中所说明的存储单元阵列区域。
在该左右阵列块502、504之间，配置有CG译码器506、X预解码器508、WL驱动器(左)510、WL驱动器(右)512以及在Y中的译码器514。
读出放大器/BL驱动器516、518，分别连接到左右存储块502、504上。对于该读出放大器/BL驱动器516、518中的任何一个，都可以通过数据输入/输出缓冲器520以及输出端子522，而输出16比特的信号IO0-15。
IC芯片500中，还设置了一个控制逻辑电路532，用于依据经由命令端530输入的各种使能信号，而生成控制逻辑信号。根据该控制逻辑电路532的输出，在电位生成电路534中，生成提供给控制栅线CG以及位线BL等的各种电位。
另一方面，基于经由地址端640而从外部输入的地址信号ADR[0-20]，在地址缓冲器542中，生成地址信号A0-20。该内部地址信号A0-20的定义，如下述表3所示。
[表3]
  地址   群   功能
  A[20：15]   扇区   64选1
  A[14：12]   行   8选1
  A[11：0]   列   4096选1
如表3所示，内部地址信号的高6位A[20：15]，是在从图7(A)所示的扇区0-63中选出一个时使用的。内部地址信号的中间3位A[14：12]，是在从来自图9所示的一个存储单元群MC的8比特中选出1比特时使用的。内部地址信号的低12位A[11：0]，是在从4096条字线WL中选出一条时使用的。
图13详细显示了图12中所示的左存储块502。该存储块502，具有与图7(A)相同的被分割为32块的扇区0-31，与图7(B)相同，扇区0-31的每一个中，都被分割为与16个I/O相对应的存储块。
如图13所示，设置了与32个扇区的每一个相对应的CG驱动器300-331。与扇区0相对应的CG驱动器300，与图8中所示的相同，用于将控制栅电压直接提供给扇区0内的各个存储单元。其它CG驱动器301-331也具有相同的功能。
图13中，对应32个扇区0-31中的每一个扇区，而设置了作为消除用位线驱动部的平板驱动器340-0——340-31。平板驱动器340-0，将第2消除用高电位提供给扇区0内的例如是P型平板。其它的平板驱动器340-1——340-31也具有相同的功能。
对于图13，根据32个扇区0-31中的每一个扇区，而设置了扇区译码器350-0——350-31。扇区驱动器350-0，对在内部地址信号的高6位A[20：15]中生成的信号进行译码。因此，在选择扇区0时，扇区译码器350-0驱动CG驱动器300、平板驱动器340-0，将必要的电位提供给控制栅线CG、位线BL。
图13中，对应32个扇区0-31中的每一个扇区，设置了Y通路电路360-0——360-31、扇区选择电路370-0——370-31。Y通路电路360-0——360-31，根据来自图12所示的Y译码器514的信号，从与16个I/O相连的位线BL0-3中选出一条。扇区选择电路370-0——370-31，基于来自相应扇区译码器360-0——360-31的选择信号SEC0-SEC31，执行与图12所示的读出放大器/BL驱动器516的连接/不连接。
本发明并不仅仅限于上述实施例，有可能实现本发明的主旨范围内的各种变形。
例如，就非易失性半导体元件108A、108B的结构而言，不只限于MONOS结构。本发明也可适用于：依据一个字线104和第1、第2控制栅106A、106B，使用能在2个部分中单独捕获电荷的其它类型的存储单元的非易失性半导体存储装置中。

Claims (13)

1.一种非易失性半导体存储装置，其特征在于，
具有：
存储单元阵列区域，该存储单元阵列区域使得：分别在相交叉的列方向和行方向中，排列了具有一个字栅，和由第1、第2控制栅控制的第1、第2非易失性存储元件的存储单元，
控制栅驱动部，用于驱动所属存储单元阵列区域内的所述若干存储单元的各个所述第1、第2控制栅；
所述存储单元阵列区域具有在所述行方向上分割的若干扇区；
所述控制栅驱动部具有分别对应所述若干扇区中的每一个的若干控制栅驱动器，所述若干控制栅驱动器中的每一个，都可能对相应的一个扇区内的所述第1、第2控制栅电压进行设置，这种电压设置与其它扇区无关；
在所述若干扇区的每一个上，都设置有沿所述列方向形成的若干控制栅线，
所述控制栅驱动部，不通过选通电路，而直接连接到所述若干扇区的每一个扇区内所配置的所述若干控制栅线的每一条上。
2.依据权利要求1的一种非易失性半导体存储装置，其特征在于，
在数据消除时刻，从所述若干控制栅驱动器中选取一个，将第1消除用高电位提供给该一个扇区内的所有所述第1、第2控制栅，从而能对所述若干扇区内的每一个扇区，一起执行数据消除。
3.依据权利要求1的一种非易失性半导体存储装置，其特征在于，
所述若干控制栅线包含：
若干主控制栅线，用于直接连接到所述控制栅驱动部，
若干子控制栅线，用于将所述若干主控制栅线，与所述若干存储单元的所述第1、第2控制栅连接起来。
4.依据权利要求3的一种非易失性半导体存储装置，其特征在于，
在所述若干扇区的每个扇区上所设置的偶数的主控制栅线上，连接有若干子控制栅线，该若干子控制栅线，共同连接了偶数列的所述若干存储单元中每一个存储单元的所述第2控制栅以及奇数列的所述若干存储单元中每一个存储单元的所述第1控制栅；在所述若干扇区的各扇区上设置的奇数的主控制栅线上，连接有若干子控制栅线，这些子控制栅线，共同连接了奇数列的所述若干存储单元中每一个存储单元的所述第2控制栅以及偶数列的所述若干存储单元中每一个存储单元的所述第1控制栅。
5.依据权利要求4的一种非易失性半导体存储装置，其特征在于，
在根据所述若干扇区而设置的所述若干控制栅驱动器中的每一个上，连接有k条主控制栅线；
在所述若干扇区的每一个上，在所述行方向上，配置了若干存储块，这些存储块与由连接了k条子控制栅线的存储单元群构成的各个输入输出位相对应；
设置了沿着所述行方向延伸的若干配线，通过所述若干配线中的一条使所述k条主控制栅线中的每一条与和其相应的所述k条子控制栅线中的每一条相连。
6.依据权利要求5的一种非易失性半导体存储装置，其特征在于，
将在所述存储块的所述行方向上延伸的存储单元数设定为4个，设定k＝4。
7.依据权利要求1的一种非易失性半导体存储装置，其特征在于，
在所述若干扇区的每一个扇区上，进一步设置了：沿所述列方向延伸而形成的若干位线；以及
至少在数据编辑时和读出时，驱动所述若干位线的位线驱动部。
8.依据权利要求7的一种非易失性半导体存储装置，其特征在于，进一步设置了在一个扇区的每个数据消除时，向该扇区内形成的所述若干位线提供第2消除用高电位的消除用位线驱动部。
9.依据权利要求7的一种非易失性半导体存储装置，其特征在于，
所述若干位线是在杂质层上形成的。
10.依据权利要求9的一种非易失性半导体存储装置，其特征在于，
所述若干扇区中的每一个都是在与其它扇区相分离的一个平板区域内形成的，在所述平板区域内设置了用于提供第2消除用高电位的消除用平板驱动部。
11.依据权利要求9的一种非易失性半导体存储装置，其特征在于，
设置了若干主位线，这些主位线分别连接在所述杂质层上形成的所述若干位线中每一条位线上；在从所述若干主位线至所述若干位线的各条路径中，没有设置选通电路。
12.依据权利要求1至11中任何一个非易失性半导体存储装置，其特征在于，
在所述存储单元阵列区域上沿着行方向设置了若干字线，这些字线被分别共同连接到沿所述行方向配置的所述若干存储单元中每一个存储单元的所述字栅上；
在所述存储单元阵列区域的所述行方向的一端上设置了字线驱动部，用于驱动所述若干字线。
13.依据权利要求1-11中的任意一种非易失性半导体存储装置，其特征在于，
所述第1、第2非易失性存储元件中的每一个具有作为电荷捕获点的由氧化膜(O)、氮化膜(N)以及氧化膜(O)构成的ONO薄膜。
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