CN1505158A - 积体内存电路及形成积体内存电路的方法 - Google Patents

积体内存电路及形成积体内存电路的方法 Download PDF

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Abstract

一种氮化物只读存储器(NROM)类型的积体内存电路，具有凹陷下去的位线，这些位线乃是利用低欧姆电阻的材料形成。相对于内存胞元数组的周边控制电路的半导体基底表面，将这些位线凹陷下去可以让字符线形成在完美或近乎完美的平面，藉以提高这个字符线形成步骤的生产量、并进而降低个别积体内存电路的生产成本。

Description

积体内存电路及形成积体内存电路的方法
技术领域
本发明系有关于积体内存电路。特别是，本发明系有关于所谓的氮化物只读存储器(NROM memory)，其乃是基于储存信息的介电层。
背景技术
在下列技术出版物中，”Can NROM，two-bit，trapping storageNVM cell，give a real challenge to floating gate cells？”，B.Eitan et al.，International Conference on Solid StateDevices and Materials，Tokyo，1999，一种内存电路已经被揭露出来，其具有一个氮化物只读存储器(NROM)胞元数组。这个氮化物只读存储器(NROM)的概念乃是基于氧化物/氮化物/氧化物(ONO)介电层的电荷储存的一个双位闪存(Flash)胞元。氧化物/氮化物/氧化物(ONO)乃是表示氧化物(Oxide)/氮化物(Nitride)/氧化物(Oxide)。其中，一个内存胞元乃是利用一种独特方法感应这个陷入电荷(trapped charge)，藉以储存两个实体分离的位。另外，一个内存胞元的程序乃是利用信道热电子射入法(Channel Hot ElectronInjection)执行、而一个内存胞元的去除则是利用穿隧加强的热电洞射入法(Tunneling enhanced Hot Hole Injection)执行。
一般而言，一个氮化物只读存储器(NROM)胞元乃是一个N型信道的金氧半场效晶体管(MOSFET)装置，其中，这个闸极介电层会利用夹在两氧化硅层中间的陷入材料(氮化物)取代。这即是先前所述的氧化物/氮化物/氧化物(ONO)结构。其中，上氧化物及下氧化物均会大于1及5奈米(nm)，藉以避免任何直接穿隧现象(directtunneling)。另外，电荷会储存在紧邻N+接面的氮化物层。另外，各个氮化物只读存储器(NROM)会具有一个源极区域、一个汲极区域、及在这个源极区域及这个汲极区域中间延伸的一个信道区域。
在这种习知技术的内存胞元中，邻近内存胞元的这些汲极区域，一方面，及这些源极区域，另一方面，会利用所谓的”位线”进行连接，其乃是这个半导体基底材料内的高度掺质区域。一般而言，习知技术会使用P型掺质的半导体基底。另外，这些位线则可以利用重度掺质的N型区域实现。在这些重度掺质的N型区域上方，习知技术亦会提供一层绝缘目的的氧化物，亦即：位线氧化物。这类位线可以称为”埋入”位线。
在这个信道区域上方，习知技术则会铺上这个氧化物/氮化物/氧化物(ONO)结构。另外，在这个氧化物/氮化物/氧化物(ONO)结构上方，习知技术则会提供所谓的”字符线”。特别是，字符线会利用大约90°的角度，与这些字符线进行交叉。这类内存胞元面积，其包括一个平行位线数组、及形成在这些位线上方并利用90°的角度与这些位线交叉的一个平行字符线数组，可以称为一个虚拟地点数组(Virtual Ground array)。一般而言，这个虚拟地点数组(VirtualGround array)乃是一个弱场氧交叉点架构(field-oxide-lesscross point architecture)，其具有5-6F2的胞元大小或每个位2.5-3F2。
这个氮化物只读存储器(NROM)胞元的程序乃是利用信道热电子射入法(Channel Hot Electron Injection)达成。在高闸极电位的时候，这个晶体管会被驱动至夹止状态(pinch off)，若源极至汲极间施加足够电压。在接近汲极接面的高电场中，电子的温度会被升高。当这些电子到达特定速度后，由于施加在这个字符线，亦即：这个氮化物只读存储器(NROM)的闸极，的对应电压，这些电子便会射入这个氧化物/氮化物/氧化物(ONO)结构的氮化物层。
电子射入氮化物层的现象会发生在这些电子移往的汲极区域的金属接面附近。由于这些电子并无法在这个氮化物层内自由移动，因此，这些电子大致上均会陷入字符线及位线的交叉区域边缘。
当这个汲极源极电压反转时，电子则会以反方向加速。当这些电子到达特定速度时，这些电子将会射入这个氮化物层中、这个字符线与这个内存胞元的另一位线的交叉区域附近。由于这些电子并无法在这个氧化物/氮化物/氧化物(ONO)结构的氮化物层内自由移动，因此，一个内存胞元便可以储存两个位。这些储存位置乃是位于这个字符线与这个内存胞元的第一位线的交叉点边缘、及这个字符线与这个内存胞元的另一位线的另一交叉点边缘。
一般而言，内存胞元的尺寸最好能够设计至最小。当内存胞元尺寸缩小时，具有特定储存容量的内存电路便可以缩小。另一方面，当内存胞元尺寸缩小时，具有相同尺寸的内存电路亦可以具有更大储存容量。
内存胞元微型化的先前限制是：这个装置必须要具有特定的信道长度。这些沉积层材料的隔离层高度(barrier height)大约3.1eV，其必须要将这些电子的温度充分升高，藉以在程序期间超越这个隔离层。有鉴于此，典型的汲极电压大约是5V。另外，为了避免刺穿现象(punch through)，有效信道长度亦不能无限制地缩小。
为了将内存胞元的尺寸最小化、并且同时保有特定的信道长度，美国早期公开专利US 2002/0024092 A1系教导使用一个沟槽信道区域。这个信道形状会由一维的直线信道形状改变为二维的沟槽信道形状，因为这个主动信道并不是利用直线连接形成、而是利用通通沟槽底部的U形或V形连接形成。这个氧化物/氮化物/氧化物(ONO)结构会铺在这个信道沟槽的表面。利用这种沟槽形状，这个内存胞元的尺寸便可以缩小，藉以适应特定芯片尺寸的较高容量内存。
在上述的美国早期公开专利US 2002/0021092 A1中，内存胞元会具有扩散位线，亦即：重度掺质这个半导体基底的特定区域，藉以产生的位线。
已知，即使是利用重度掺质形成，这些位线仍然会具有特定的欧姆阻抗，其将会远大于金属层的欧姆阻抗(举例来说)。另一方面，这个汲极区域或源极区域亦需要施加相对高的电压。这些电压的范围大约在4.5V附近。为了降低这些位线的欧姆损耗，习知技术可以利用所谓的”位线陷入技术(bit line trapping technique)”。利用这种技术，相邻字符线中间会应用穿孔(via hole)。这些穿孔会在一个上金属层及这个位线(亦即：重度掺质的扩散区域)中间延伸。利用这种排列，这些位线的欧姆阻抗将不再是利用这些重度掺质扩散区域主导决定，而是利用这个金属层及这些接触穿孔的欧姆阻抗决定。
这种观念的缺点是，在相邻字符线中间产生穿孔会变得异常困难，因为这些字符线的图案乃是利用微影制程进行定义。另外，这个字符线微影制程亦是非常吃力的工作，因为这些结构的范围仅在150至50奈米(nm)间。可以预见地是，要在仅有100奈米(nm)或更小空间内、应用直径大约50奈米(nm)的穿孔将会是难度十足。再者，由于位线及字符线中间、相对高的最大电压(大约10V)，这种技术亦需要具有充分绝缘层厚度，藉以避免可靠性的问题。另外，这个字符线至位线的容量亦应该维持在低位准，藉以避免切换延迟的问题。
为了解决这个问题，德国专利申请案10129958.3(其申请日为2002年6月21日，且尚未公告)建议不要使用这种位线陷入技术，而是在这个半导体基底上应用具有数个沉积层的位线结构。在这种方法中，位线乃是利用直接铺在这个半导体基底表面的一个复晶硅层形成。在这个复晶硅层表面，则会再铺上一个金属包含层。这个金属包含层乃是，举例来说，一个硅化钨层及一个硬式罩幕层(举例来说，氧化物层)，藉以电性隔离这个硅化钨层及个别环境。如此，铺在这个半导体基底表面的位线便可以利用一个复晶硅层、一个硅化钨层、及一个最上氧化物层形成。再者，除了硅化钨以外，这种方法亦可以使用氮化钨及钨。另外，这种方法亦可以使用钛及/或硅化钛。
已知，虽然与位线陷入技术(bit line trapping technique)有关的问题已经利用这种方法解决，但是，这种方法亦会造成另一个问题。如先前所述，这个字符线微影制程乃是非常吃力的工作。特别是，这个微影制程的品质将会严重降低，若这个微影制程的操作表面并不是完美表面，而是具有步阶(step)或，概括而言，具有不同位准。
一般而言，一个积体内存电路会在周边区域设置一个内存胞元数组。另外，在这个周边区域中，一个控制电路则会设置以控制这个内存胞元数组。毫无疑问地，这个内存胞元数组的位线及字符线会延伸至这个周边区域的控制电路，藉以将需要电压施加至这些字符线及这些位线。
虽然形成这些闸极沟槽(举例来说)的制造步骤会限制在这个内存胞元数组，但至少，产生这些字符线的微影制程应该可以”碰触到”这个周边区域的内存胞元数组的控制电路。特定是，形成这些字符线的微影制程步骤亦可以用来定义这个控制电路的晶体管电路中、个别场效晶体管的闸极结构，其通常是基于互补式金氧半导体(CMOS)技术。
在这个半导体基底表面铺放位线将无可避免地导致这个积体内存电路的控制电路及这个内存胞元数组中间的一个步阶(step)。特别是，定义这个内存胞元数组的字符线的罩幕并不是完美平面，而会在这个周边区域及这个内存胞元数组中间的边界具有一个步阶(step)。
这个步阶(step)会导致低生产量或阻碍内存胞元尺寸继续缩减的问题。在这两种情况中，内存电路的成本均会增加。当生产量降低时，作用内存电路的价格便会提高。另一方面，当尺寸缩减不能继续时，内存胞元的价格亦会提高，因为具有特定容量的内存胞元的较高面积消耗。
应该指出的是，内存电路市场乃是一个极度竞争的市场，其中，些微的价格差异均可能会直接影响内存电路生产者的生存。
发明内容
有鉴于此，本发明的主要目的乃是提供一种较便宜的积体内存电路、或一种生产较便宜积体内存电路的方法。
根据本发明，这个目的乃是利用一种积体内存电路达成，其包括：一半导体基底，具有一半导体基底平坦表面；一内存胞元数组，形成于该半导体基底表面，该内存胞元数组系具有位线及字符线，该等位线及字符线连接该等内存胞元，该等位线系利用一材料形成，该材料不同于该半导体基底之一材料，且具有一位线最上平面；一控制电路，形成于该半导体基底表面，用以控制该内存胞元数组，其中，该等位线及该等字符线系延伸至该控制电路中，且其中，该等位线系相对于该半导体基底地凹陷下去，藉以使该位线最上平面及该半导体基底平坦表面间之一差异能够小于一预定数值。
根据本发明的第二个特征，这个目的乃是利用一种形成积体内存电路的方法达成，该方法系包括下列步骤：提供一半导体基底；在该半导体基底中，形成位线凹处；在该等凹处中，形成位线，其中，两相邻位线系连接一内存胞元数组之一内存胞元之一源极区域及一汲极区域；形成该等内存胞元之闸极区域；以及在该等内存胞元之该等闸极区域表面、及在该内存胞元数组之一控制电路之晶体管之闸极结构表面，形成字符线，该等字符线及该等位线系延伸至该控制电路中。
本发明系基于下列发现，亦即：对于进一步的尺寸缩减而言，最重要的应该是，在执行最高分辨率的微影制程步骤前，这个半导体基底的表面最好尽可能平坦。特别是，这种情况必须适用于定义字符线的微影制程。为了达到完美平坦或仅具有可忽略步阶(step)(亦即：小于微影制程设定所决定的预定数值的步阶(step))的半导体基底表面或平面，本发明积体内存电路的位线必须相对于周边区域的半导体基底平坦表面地凹陷下去，这个周边区域乃是用来产生控制电路。借着形成凹处至这个半导体基底中、并接着在这些凹处中形成位线，这个字符线的微影制程便可以得到一个完美或近乎完全的表面。特别是，提供这个位线的凹处可以形成不同于半导体基底材料的位线，亦即：最好能够金属化或具有低欧姆阻抗金属/半导体复合物的位线。如此，本发明便可以避免使用具有问题的”位线陷入技术(bit linetrapping technique)”。
本发明概念的一个优点乃是，借着提供这些位线的凹处，本发明便可以遵守最尖端制造厂中、有关装置功能及可制造性的大部分规则，其乃是用来处理大约100奈米(nm)的线宽。
本发明的另一个优点乃是，借着提供凹陷的位线，在施加类似这些字符线线宽的最小(关键)线宽微影制程以前，本发明将不可能会出现大于100奈米(nm)的步阶(step)，其最好能够不大于50奈米(nm)或最好能够不大于30奈米(nm)。
本发明的又一个优点乃是，虽然这个位线间距应该调整至5F2以下的胞元尺寸，但是，本发明亦可以产生大约200奈米(nm)的信道长度。本发明的再一个优点乃是，本发明亦可以产生一个具有金属位线的虚拟地点非或(NOR)数组，藉以避免在接触孔的字符线中间、需要额外空间的位线陷入现象(bit line trapping)。
本发明的另一个优点乃是，同时利用N+离子植入深度及主动渠沟蚀刻制程定义的信道长度可以利用最小制程及单一变异进行制造(亦即：具有高重复性)。这乃是由于：这两个制程步骤(亦即：形成源极及汲极区域的离子植入步骤、及主动信道蚀刻步骤)均会相关于同一个原始表面。
本发明的又一个优点乃是，邻近信道中间的绝缘可以利用已知的浅渠沟绝缘区域(STI)技术轻易整合。这类邻近字符线的浅渠沟绝缘区域(STI)可以降低相邻内存胞元中间的相互干扰，其可能会因为字符线间隔缩减所伴随的电场增加，进而降低这些内存胞元的效能。
目前，虽然氮化物只读存储器(NROM)胞元均是制造成平面类型的氮化物只读存储器(NROM)晶体管，其乃是利用氧化物/氮化物/氧化物(ONO)结构的介电层做为闸极介电层，但是，本发明概念亦可以利用沟槽信道技术、及金属位线。在这个例子中，氮化物乃是用来做为电子储存层。由于材料专有的特性，在内存胞元的程序及去除期间，这个例子仅需要4-6V的源极-汲极电压。因此，这些晶体管的信道长度便可以不需要根据现有半导体制造厂提供的递减设计规则进行调整，而可以固定在200奈米(nm)附近。利用沟槽信道区域、及利用金属或金属复合物及浅渠沟绝缘区域组合而成的凹陷位线，内存尺寸便可以进一步缩减，其主要是由于这些凹陷位线、及由此得到的最终字符线微影制程的完美表面。
附图说明
本发明较佳实施例乃是配合所附图式，详细说明如下，其中：
第1图系表示一种制造积体内存电路的方法的高阶流程图；
第2图系表示在这个氧化物/氮化物/氧化物(ONO)结构铺放在信道区域表面前，这种积体半导体电路的部分三维示意图。
第3a图系表示在移除焊垫氮化物的浅渠沟绝缘区域后，沿着第2图虚线C或D的剖面图；
第3b图系表示在未移除焊垫氮化物的浅渠沟绝缘区域后，沿着第2图虚线C或D的剖面图；
第4a图系表示在形成位线罩幕后，沿着第2图虚线D的剖面图；
第4b图系表示在形成位线罩幕后，沿着第2图虚线B的剖面图；
第5a图系表示在形成位线凹处及金属位线后，沿着第2图虚线A的剖面图；
第5b图系表示在形成位线凹处及金属位线后，沿着第2图虚线B的剖面图；
第6a图系表示在主动沟槽后，沿着第2图虚线A的剖面图；
第6b图系表示在主动沟槽后，沿着第2图虚线B的剖面图；
第7a图系表示在铺放储存与门极介电层后，沿着第2图虚线B的剖面图；
第7b图系表示在铺放储存与门极介电层后，沿着第2图虚线c的剖面图；以及
第8图系表示在形成内存胞元数组的字符线及周边控制电路的闸极后，沿着第2图虚线D的剖面图。
具体实施方式
下面，请参考第1图。根据本发明，一种形成积体内存电路的方法乃是由一个提供步骤(10)开始，用以提供一个半导体基底。在这个半导体基底中，接着，执行一个形成步骤(12)，用以在这个半导体基底中，形成位线凹处。随后，在这些位线凹处中形成位线，其中，一个内存胞元的一条位线会连接至这个内存胞元的一个源极区域，而一个内存胞元的一条相邻位线则会连接至这个内存胞元数组中、一个内存胞元的一个汲极区域。特别是，这些位线乃是利用一种材料形成(14)，其中，这种材料并不同于这种半导体基底材料。这表示：这些位线乃是利用一个金属层或一个具有低欧姆阻抗的金属/半导体复合物层形成。当完成这些位线后，执行一个形成步骤(16)，用以形成闸极区域。最后，执行一个形成步骤(18)，用以利用一种微影制程方法，形成这些内存胞元中、这个闸极区域表面的字符线，以及这个内存胞元数组的控制电路中、晶体管的闸极结构。
利用这种方法，本发明便可以得到一个积体内存电路，具有一个半导体基底，其中，这个半导体基底会具有一个半导体基底平坦表面。另外，这个积体内存电路亦包括一个内存胞元数组，形成在这个半导体基底表面，其中，这个内存胞元数组具有位线及字符线，且这些位线及这些字符线会分别连接至这些内存胞元，这些位线乃是利用不同于半导体基底的材料形成、并具有一个位线最上平面。另外，这个积体内存电路更包括一个控制电路，形成在这个半导体基底表面，用以控制这个内存胞元数组，其中，这些位线及这些字符线会延伸至这个控制电路中，藉以施加这些内存胞元的读取、程序、去除动作的必要电压。根据本发明，这些位线会相对于这个半导体基底平坦表面地凹陷下去，藉以使这个位线最上平面及这个半导体基底平坦表面中间的差异小于一个预定数值。
在特定情况中，这个预定数值乃是利用这种定义字符线的微影制程方法决定。这个预定数值应该尽可能保持在低位准，且最好能够保持为零值。在实际情况下，这个理论上的完美零值可能会很难实现。然而，将这个预定数值选定在100奈米(nm)，或最好能够选定为50奈米(nm)、或最好能够选定为30奈米(nm)，便可以得到一种字符线微影制程，其可以得到高生产量及低成本的高容量积体内存电路。
下面，请参考第2图。第2图乃是在制造位线后，这个内存胞元数组的三维剖面图，其中，这个主动渠沟已经进行蚀刻、且一个牺牲氧化层亦已经进行成长及蚀刻。换句话说，第2图所示的这个内存胞元数组乃是表示尚未沉积这个氧化物/氮化物/氧化物(ONO)堆栈及这些字符线以前的情况。更重要地，第2图亦表示各个剖面位置(虚线A、B、C、D)，用以识别第3a图至第8图的各个剖面。
下面，第2图所示的结构将进行详细说明。这个内存胞元数组会形成在一个半导体基底20表面，其最好能够是一个P型掺质的晶圆。一个内存胞元具有一个源极区域21、一个汲极区域22、以及一个信道区域23。这个源极区域21及这个汲极区域22乃是利用掺质区域定义，其乃是利用一条虚线23表示。这条虚线23乃是用来表示这个掺质深度。为了掺质这个源极区域21及这个汲极区域22，本发明最好能够利用1×1015/cm2剂量的砷正离子(As n+)进行离子植入法。另外，位线25则是形成在这个源极区域及这个汲极区域表面。在本发明的较佳实施例中，这些位线乃是利用几个沉积层形成。这些沉积层包括有：这些离子植入区域表面的一个下复晶硅层25a、一个金属或金属/半导体层25b、及一个绝缘氧化层25c。这些位线的侧边绝缘乃是利用这条位线25的左右两边间隔25d达成。这个位线氧化层25c的最上平面乃是用来定义这个位线最上平面，其最好能够在产生这些位线、这些主动沟槽、及邻近位线中间的这个浅渠沟绝缘区域(STI)以前，与这个半导体基底平坦表面具有相同位准。这个半导体基底平坦表面乃是对应于周边区域的平坦表面，用以形成控制内存胞元数组的状态的控制电路。
由第2图可知，这个信道区域23乃是利用一个沟槽或一个渠沟形成。这可以具有下列效应，亦即：由于这个大致上图形的信道区域，这个信道长度将会大于这个源极区域及这个汲极区域中间的直接连接。另外，相邻信道区域乃是利用这个浅渠沟绝缘区域26彼此分离。较佳者，这个浅渠沟绝缘区域26乃是利用填满氧化物的渠沟形成。这个浅渠沟绝缘区域26必须执行至某个深度，藉以使这些渠沟能够，相较于这个信道、或这些掺质的汲极及源极区域，更深入地延伸至这个半导体基底20中。
最后，一个箭头27可以用来表示这些字符线的方向，其最好能够利用90°角度，与这些位线(BL)相交。
因此，一个内存胞元会具有两个相邻位线、一个汲极区域、一个源极区域、一个信道区域、以及一条字符线。这类内存胞元能够储存两个位，亦即：在一条字符线及一个内存胞元的第一位线的交叉区域的一个位、以及在这条字符线及第二位线的交叉区域的另一个位。
下面，请参考这个电路在几个制程步骤期间的外观。整个制程乃是由一个提供步骤开始，藉以提供这个半导体基底20。在这个半导体基底20表面，一个焊垫氧化层30会成长在这个半导体基底的表面、且一个焊垫氮化物层31会形成在这个P型掺质的晶圆表面。接着，执行所有已知步骤，包括定义渠沟的微影制程步骤及平坦化步骤，藉以达到一个填满氧化物的浅渠沟绝缘区域26。这些渠沟最好能够进行蚀刻，用以得到具有大约80°及90°角度中间的大致上完美侧壁。在形成这个渠沟及填满氧化物的制程后，这个表面会利用化学机械研磨(CMP)进行平坦化。在这个阶段，这个表面可以包括浅渠沟绝缘区域(STI)氧化物或焊垫氮化物31。
这个内存胞元数组及这个互补式金氧半导体(CMOS)的井区离子植入法可以具有两种选择。也就是说，这个焊垫氮化物层31可以去除、或这个焊垫氮化物层31亦可以保留。当保留这个焊垫氮化物层31时，本发明可以在定义位线时具有一个较平坦的表面。在沉积这个第二氮化物层32、这个氧化物层33、及做为一个抗反射被覆层(未示于第3图中)的另一个沉积层后，这个积体内存电路会如同第3a图及第3b图所示。请参考第3b图，这个氧化物/氮化物堆栈可以详细见到。特别是，在这个半导体基底20的表面，这个焊垫氧化物层30乃是利用这个浅渠沟绝缘区域26切割。另外，这个焊垫氧化物层30的最上平面亦会具有这个焊垫氮化物层31。另外，这个焊垫氮化物层31的最上平面可以具有这个氮化物层32。并且，这个氮化物层32的最上平面亦会具有这个氧化物层33。这个氧化物层33乃是用来做为这个位线描述(delineation)的一个硬式罩幕。应该注意的是，这个焊垫氮化物层31并不会出现在第2图中、沿着虚线C或D的交叉区域，若选择第二种选项。
另外，由第3b图可知，这个浅渠沟绝缘区域26并不会与这个半导体基底平坦表面齐平，而是延伸至这个平面上方、达到这个焊垫氧化物层30及这个焊垫氮化物层31的高度。然而，由于密度增加及清洗等步骤，这个高度亦会在处理期间略略降低。
下面，请参考第4a图及第4b图，其乃是表示铺放位线罩幕(用以产生位线凹处)后的情况。第4a图及第4b图乃是有关于焊垫氮化物层31尚未移除的选项，如第3b图所示。在焊垫氮化物层被移除的选项中，沉积层31及32则仅需要利用沉积层31取代即可。
第4a图乃是第2图中、沿着虚线A的剖面图，而第4b图则是第2图中、沿着虚线B的剖面图。定义这些位线的微影制程乃是用来开启一个硬式罩幕(沉积层33，32，31)。特别是，这个氧化物层33首先会在需要形成这些位线凹处的位置40进行蚀刻。这个选择性的蚀刻制程会停止在这个氮化物层32的表面。随后，利用另一个蚀刻制程去除这些氮化物层32及31的位置40，若这个氮化物层31先前尚未移除的话。由于选择性反应离子蚀刻化学作用的使用，这个蚀刻制程会停止在这个焊垫氧化物层30的表面。如此，这个氮化物层32及这个焊垫氮化物层31便可以利用这个焊垫氧化物层30做为一个蚀刻停止层，藉以利用单一选择性蚀刻步骤进行蚀刻。
随后，利用另一个微影制程保护周边区域，并将砷(As)离子植入做为埋入位线区域(如第2图所示的22)。如此，这个离子植入步骤仅会在一个内存胞元数组42中执行，而不会在设置一个控制电路34的周边区域中执行。在离子植入后，这个离子植入区域会再进行退火步骤。
另外，由第4a图可知，这个离子植入步骤可以在这些沉积层33，32，31定义的位线罩幕完成以后执行。或者，这个离子植入步骤亦可以在这个焊垫氮化物层31铺放在这个焊垫氧化物层30以前(亦即：利用浅渠沟绝缘区域(STI)技术，完成第3a图及第3b图的隔离区域以前)执行。
第4b图乃是表示第2图中、沿着虚线B的剖面图。这里，应该注意的是，这些沉积层30及31并无法由第4b图的剖面看见，而是被这个浅渠沟绝缘区域26遮住。
为了处理第4a图及第4b图的电路以达到第5a图及第5b图的电路，这个氧化物层30(亦即：这个焊垫氧化物层)、这个浅渠沟绝缘区域(STI)26、及这个半导体基底20(特别是，这个掺质区域22)会利用可比较的蚀刻速率及相对于氮化物硬式罩幕(沉积层31及32)的足够蚀刻选择性进行蚀刻。这个氧化物层最好能够具有一个较高的蚀刻速率，用以在这个浅渠沟绝缘区域(STI)及这个半导体基底中达到相同深度。
请参考这个控制电路41，这个周边区域最好亦能够利用一个氮化物硬式罩幕(如第5a图所示)进行保护。接着，在蚀刻这些位线凹处的蚀刻制程停止在这个半导体基底20及这个浅渠沟绝缘区域(STI)氧化物的预定深度后，这些凹处中将会沈积一个氧化物层、并接着蚀刻这个氧化物层以得到这些间隔25d。接着，沉积及回蚀一个复晶硅层，藉以得到这个复晶硅层25a。接着，沉积、退火、及蚀刻钴层，藉以利用自我校准硅化物方法(Salicide method)，得到这个硅化钴层25b。或者，沉积及回蚀一个硅化钨层，藉以得到低欧姆阻抗位线的一个金属层或金属/半导体层25。其余的间距会填满氧化物层、且最后得到的电路结构亦会进行平坦化以得到这个氧化层25c。化学机械研磨法(CMP)可以用来平坦这个表面。由于这些处理步骤仅仅利用相对于氮化物层的选择性做为特征，因此这些沉积层31，32便可以削薄至仅仅保留部分沉积层31的程度。
这些凹处内的部分氧化物层乃是这个位线的绝缘区域构成。这个部分乃是利用25表示，并且由沉积层25b的上表面延伸至这个半导体基底平坦表面，其在化学机械研磨法(CMP)后仍将会保留下来。
本发明的重要特征乃是：形成区域22(如第4a图所示)的离子植入步骤及形成这些凹处的蚀刻步骤乃是由相同或近乎相同的平坦表面开始执行。唯一差异仅在于这个非常薄的焊垫氧化物层30。由第5a图可知，这些位线凹处的下凹处平面及这个n+植入区域边界间的距离乃是用来定义这个信道长度。在第5a图中，这个距离乃是利用双箭头50表示。
当考量第2图时，这个距离乃是用来表示第2图中、另一个双箭头23表示的信道长度。当这个距离增加时，信道长度便会缩短。另一方面，当这个距离50缩短时，这个信道长度则会增加。如此，这个距离50乃是考量可重制性、及集成电路内存储器胞元的主要关键。因此，非常重要地，这个位线凹处蚀刻步骤及定义这些源极及汲极区域的离子植入步骤必须由相同平面开始(或近乎相同的平面，除了薄焊垫氧化物层30的区域以外)。这个特征乃是用来确保高可重制性及积体内存电路内的低变异性。
由第5b图可知，这个浅渠沟绝缘区域(STI)不仅是分隔相邻的信道区域，并且亦延伸至一个内存胞元的源极及汲极区域中间。如此，这个浅渠沟绝缘区域(STI)氧化物及这个半导体硅基底的位线会凹陷下去，若已经施行先前步骤。
下面，达到第6a图及第6b图的步骤将详细说明，其乃是用来形成一个主动沟槽60。首先，氮化物层32及31的剩余层最好能够利用反应离子蚀刻法(RIE)予以去除。另外，这个内存胞元数组41(不包括这个控制电路区域42)的氮化层亦最好去除。
这个步骤可以利用一个保护周边区域的微影制程步骤达成。这个蚀刻步骤可以对氧化物具有高度选择性，藉以让这个氧化物层自动成为一个蚀刻停止层。如此，整个内存胞元数组便可以覆盖氧化物，亦即：侧壁间隔25d及填入氧化物层25c覆盖位线结构、而焊垫氧化物层则覆盖整个表面，除了在这些位线结构中间保留的浅渠沟绝缘区域(STI)以外。
随后，这些主动渠沟60会进行蚀刻。首先，执行一个穿透(breakthrough)步骤以打断这个焊垫氧化物层。这可以将所有的氧化物表面降低这个焊垫氧化物层厚度左右的高度。
随后，执行一个自我校准蚀刻步骤，用以选择性地蚀刻这种半导体基底材料，除了不蚀刻一侧位线凹处及另一侧浅渠沟绝缘区域中的氧化物以外。由第6a图可知，这些位线”凹处”将不再能够由最后的积体内存电路中看到。相反地，仅有这些凹陷的内容，亦即：沉积层25a、25b、25c、及侧壁25d能够保留下来。这乃是由于：这些凹处中间的材料均会被蚀刻去除，藉以形成第2图或第6a图所示的主动沟槽。然而，必须注意的是，相对于这个半导体基底平坦表面，这些位线的确会向下凹陷，其凹陷数量可以利用这个复晶硅层25a最下平面及这个半导体基底平坦表面(换句话说：这个位线最上平面)中间的距离定义。在第6a图中，这个凹陷深度表示为62。
由于反应离子蚀刻法(RIE)可能会导致半导体基底平坦表面的晶体破坏，因此，本发明最好能够在蚀刻或开启表面长出一个薄热氧化物层。这个牺牲氧化物层协助退火去除这个半导体基底中、极度敏感的信道区域的晶体缺陷。利用标准湿式清除制程，接着，这个牺牲氧化物层及周边区域的其余氮化物层及焊垫氧化物层便可以去除。如此，第6a图所示的中间制程结果便可以达到。其中，位线结构及周边晶体管区域中间的主动沟槽乃是未覆盖的硅表面。
第6b图乃是表示与第6a图相同的中间制程结果，除了是沿着剖面B以外。
为了达到第7a图所示的中间状态，这个氧化物/氮化物/氧化物(ONO)结构70会成长/沉积于第6a图及第6b图所示的结构表面。在形成这个氧化物/氮化物/氧化物(ONO)结构70后，周边控制电路的氧化物/氮化物/氧化物(ONO)结构便可以利用微影制程去除。在这个控制电路41中，这个氧化物/氮化物/氧化物(ONO)结构并不需要使用，而是利用个别互补式金氧半导体(CMOS)电路的场效晶体管的各个不同闸极氧化物层取代。
这个氧化物/氮化物/氧化物(ONO)结构可以利用湿式、干式、或其组合制程进行蚀刻，而这个内存胞元数组则会利用一个阻抗罩幕层进行保护。在移除阻抗层及清除步骤后，一个较厚(约15奈米(nm))的”高电压”闸极氧化物层便可以形成。这个罩幕程序可以重复蚀刻这个高电压闸极氧化物层，而这个内存胞元数组及这个高电压晶体管区域则会同时利用这个阻抗层保护。再者，在清除步骤后，一个低电压闸极氧化物层便可以形成。在各种例子中，这些后续氧化步骤均是用来增加先前沉积层的厚度。这些罩幕步骤可以用来施行额外的信道离子植入步骤、并取得适当的临界电压。
第7b图系表示与第7a图相同的中间制程结果，除了是沿着剖面C以外。由剖面C可知，这些间隔25d可以延伸至这个浅渠沟绝缘区域(STI)26或亦铺在这个浅渠沟绝缘区域(STI)26表面的氧化物/氮化物/氧化物(ONO)结构上方。然而，这个延伸将会消失，若特定湿式清除法蚀刻低密度氧化物的速度大于先前曝露于较高热预算的氧化物。
下面，请参考第8图，其乃是用来表示在内存胞元数组42中形成字符线后、或在控制电路42的闸极介电层80表面形成互补式金氧半导体(CMOS)闸极堆栈后的情况。首先，在这个氧化物/氮化物/氧化物(ONO)结构70表面铺放一个复晶硅层80a，其乃是放置在这条位线25的沉积层25c上面。由于复晶硅的完美被覆特性，第7a图所示的主动沟槽将可以完全填满，若这个复晶硅层的厚度约略大于这个开口的一半。
在这个复晶硅层80a上方，利用位线金属层或金属/半导体层25b所述的相同技术铺放一个硅化钨层80b。在这个沉积层80b上方，则是铺放一个硬式罩幕层80c。
另外，若使用不同层方法，亦即：复晶硅、氮化钨、钨、及硬式罩幕的顺序，则本发明将可以得到更小的窗体阻抗。
到目前为止，这些沉积层80a、80b、80c乃是铺放在整个电路表面，亦即：这个内存胞元数组42及这个控制电路41表面。接着，执行最后的胞元定义微影制程。本发明的主要优点是，对于这个字符线微影制程而言，整个积体内存电路的平面均是完美平坦的、或仅具有小于关键步阶尺寸的步阶(step)。如先前所述，这个字符线微影制程乃是极为困难的工作，因为这些字符线间距约在200奈米(nm)的范围，并且，为了进一步降低这个内存胞元数组的尺寸，这些字符线间距必预降至200奈米(nm)以下。根据本发明，这些凹陷下去的位线可以得到这个字符线微影制程的完美或近乎完美条件，藉以维持高生产量、并将积体内存电路的成本维持在合理范围内。
在第8图中，侧壁间隔亦有表现出来。根据闸极氧化物层的数目，且特别是，根据周边电路的NMOS及PMOS装置类别，除了闸极蚀刻步骤以后的氧化步骤，本发明还需要一个或多个侧壁间隔。为了达到高电压(大约12V)，本发明通常会利用厚间隔以完美填满字符线中间的间隙。然而，这些间隔并不会对胞元装置或各个周边晶体管延伸的离子植入造成影响。接着，这种方法通常会继续执行习知技术方法的步骤，诸如：多层隔离、接触孔及金属填入、及金属绕线等等。
在本发明的另一个较佳实施例中，双工作用闸极及自我校准的硅化物字符线亦可以利用。
虽然上述方法的各种类型晶体管乃是基于N+复晶硅闸极材料，但是，本发明亦可以延伸至周边电路的较高效能PMOS装置，亦即：P+闸极PMOS装置，其并不是利用先前例子的埋入信道做为特征。由于这种内存胞元可以利用区域金属位线寻址，这种较佳实施例并不需要窄间隔字符线中间的自我校准接触。如此，这种较佳实施例将并不需要内封氮化物的字符线。因此，未掺质复晶硅将可以用来做为闸极接触，并在离子植入P+或N+源极/汲极延伸的同时进行掺杂。另外，这种较佳实施例的闸极可以利用自我校准的硅化物及硅化钴进行金属化。
〔图式符号〕
10→提供半导体基底
12→形成位线凹处
14→在凹处形成位线
16→形成闸极区域
18→形成字符线
20→半导体基底
21→源极区域
22→汲极区域
23→信道区域
25→位线
25a→下复晶硅层
25b→金属或金属/半导体层
25c→绝缘氧化层
25d→侧壁间隔
26→浅渠沟绝缘区域
27→字符线方向
30→焊垫氧化物
31→焊垫氮化物
32→氮化物层
33→氧化物层
40→位线凹处位置
41→控制电路
42→内存胞元数组
50→其余掺质深度
60→主动沟槽
62→凹处深度
70→氧化物/氮化物/氧化物堆栈
80→控制电路的晶体管闸极介电层
80a→复晶硅层
80b→硅化钨层

Claims (27)

1.一种积体内存电路，其包括：
一半导体基底，具有一半导体基底平坦表面；
一内存胞元数组，形成于该半导体基底表面，该内存胞元数组系具有位线及字符线，该等位线及字符线连接该等内存胞元，该等位线系利用一材料形成，该材料不同于该半导体基底之一材料，且具有一位线最上平面；
一控制电路，形成于该半导体基底表面，用以控制该内存胞元数组，其中，该等位线及该等字符线系延伸至该控制电路中；以及
其中，该等位线系相对于该半导体基底地凹陷下去，藉以使该位线最上平面及该半导体基底平坦表面间之一差异能够小于一预定数值。
2.如申请专利范围第1项所述之积体内存电路，
其中，一内存胞元系包括：
一源极区域，连接一位线；
一汲极区域，连接一邻近位线；以及
一沟槽形状信道区域，形成于该源极区域及该汲极区域间，该沟槽形状信道区域系具有一下绝缘层、一储存层、及一上绝缘层。
3.如申请专利范围第2项所述之积体内存电路，
其中，该内存胞元之该源极区域系连接一第一位线；
其中，该内存胞元之该汲极区域系连接一第二邻近位线；以及
其中，该内存胞元之一字符线系穿过该第一位线及该第二位线，该字符线系置于该第一位线及该第二位线上方。
4.如申请专利范围第3项所述之积体内存电路，
其中，该内存胞元系具有二位储存位置，置于该字符线及该第一位线或该第二位线之交叉区域。
5.如申请专利范围第2项所述之积体内存电路，
其中，该上绝缘区域及该下绝缘区域系利用氧化物形成，且该储存区域系利用氮化物形成。
6.如申请专利范围第2项所述之积体内存电路，
其中，该位线系具有一下复晶硅层、该下复晶硅层上方之一硅化物层、及该硅化物层上方之一填充氧化物层。
7.如申请专利范围第6项所述之积体内存电路，
其中，该下绝缘层、该储存层、及该上绝缘层亦提供于该位线之该填充氧化物层表面。
8.如申请专利范围第1项所述之积体内存电路，
其中，一字符线系具有一下复晶硅层、该下复晶硅层上方之一硅化物层、及该硅化物层上方之一抗反射被覆层。
9.如申请专利范围第1项所述之积体内存电路，
其中，该字符线系具有一复晶硅层、一氮化钨层、一钨层、及该钨层上方之一硬式罩幕。
10.如申请专利范围第1项所述之积体内存电路，其中，填满绝缘材料之渠沟系提供于相邻字符线间，该等渠沟系更深入地延伸至该半导体基底中，相较于一内存胞元之一沟槽形状信道区域。
11.如申请专利范围第1项所述之积体内存电路，其中，该等位线系排列于该等渠沟之凹处，且延伸于该等渠沟上方。
12.如申请专利范围第1项所述之积体内存电路，
其中，该预定数值系50奈米(nm)。
13.如申请专利范围第1项所述之积体内存电路，
其中，该等字符线系具有一字符线最下平面，其中，该字符线最下平面及该半导体基底平坦表面之一差异系小于该预定数值。
14.如申请专利范围第1项所述之积体内存电路，
其中，两邻近位线间或两邻近字符线间之距离系小于150奈米(nm)。
15.如申请专利范围第1项所述之积体内存电路，
其中，该预定数值系利用一微影技术定义，该微影技术系执行以定义该等字符线之图案。
16.一种方法，用以形成一积体内存电路，其包括下列步骤：
提供一半导体基底；
在该半导体基底中，形成位线凹处；
在该等凹处中，形成位线，其中，两相邻位线系连接一内存胞元数组之一内存胞元之一源极区域及一汲极区域；
形成该等内存胞元之闸极区域；以及
在该等内存胞元之该等闸极区域表面、及在该内存胞元数组之一控制电路之晶体管之闸极结构表面，形成字符线，该等字符线及该等位线系延伸至该控制电路中。
17.如申请专利范围第16项所述之方法，
其中，该等位线凹处及该等位线系进行设定，藉以使一位线最上平面及一半导体基底平坦表面间之一差异能够小于一预定数值。
18.如申请专利范围第17项所述之方法，
其中，该预定数值系50奈米(nm)或更小。
19.如申请专利范围第16项所述之方法，
其中，提供一半导体基底之该步骤系提供一氧化物层于该半导体基底表面上方、及一氮化物层于该氧化物层上方；
其中，形成位线凹处之该步骤更包括下列子步骤：
微影定义该等位线凹处；
利用该氧化物层做为一蚀刻停止层，选择性地蚀刻；
利用该氮化物层做为一蚀刻停止层，选择性地蚀刻，直到取得一预定凹处深度。
20.如申请专利范围第16项所述之方法，
其中，在形成位线之该步骤前，系执行一离子植入步骤。
21.如申请专利范围第16项所述之方法，
其中，在形成位线之该步骤中系产生金属位线。
22.如申请专利范围第21项所述之方法，
其中，形成位线之该步骤更具有下列子步骤：
在该等位线凹处中，形成侧壁间隔；
在该等位线凹处中，形成一复晶硅层；
利用一硅化物方法，在该复晶硅层表面，形成一金属/硅复合层或一金属层；以及
利用氧化物，填满该等位线凹处之其余间隙。
23.如申请专利范围第20项所述之方法，
其中，该金属/硅复合层之金属系钴或钨。
24.如申请专利范围第16项所述之方法，
其中，形成闸极区域之该步骤更具有下列子步骤：
微影去除该内存胞元数组内部、该半导体基底表面之一氮化物层；
利用该等位线之一上氧化层做为一蚀刻停止层，选择性地蚀刻沟槽至该半导体基底中；以及
在该等沟槽中，形成一氧化物/氮化物/氧化物层。
25.如申请专利范围第16项所述之方法，
其中，形成字符线之该步骤更具有下列子步骤：
利用复晶硅，填满该等闸极区域之其余沟槽；
提供一金属/硅复合层于该复晶硅层表面，及提供一硬式罩幕于该金属/硅复合层表面；以及
微影定义该等字符线，及利用该等位线表面之一氧化物层做为一蚀刻停止层，蚀刻该等字符线。
26.如申请专利范围第16项所述之方法，更包括下列步骤：
形成该控制电路，用以控制该内存胞元数组做为一互补式金氧半导体(CMOS)电路。
27.如申请专利范围第16项所述之方法，
其中，提供一半导体基底之该步骤系具有一步骤，用以在相邻字符线间形成一浅渠沟绝缘区域。
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