DE10326771A1

DE10326771A1 - Integrierte Speicherschaltung und Verfahren zum Bilden einer integrierten Speicherschaltung

Info

Publication number: DE10326771A1
Application number: DE10326771A
Authority: DE
Inventors: Herbert Palm; Josef Willer
Original assignee: Qimonda Flash GmbH
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-06-14
Filing date: 2003-06-13
Publication date: 2004-01-08
Anticipated expiration: 2023-06-14
Also published as: US6777725B2; CN1288759C; JP2004080004A; JP3908696B2; SG114617A1; CN1505158A; DE10326771B4; US20030230783A1

Abstract

Eine integrierte Speicherschaltung des Typs eines NROM-Speichers umfaßt zurückgesetzte Bitleitungen, die aus einem Material gebildet sind, das einen niedrigen ohmschen Widerstand aufweist. Durch ein Zurücksetzen der Bitleitungen bezüglich der Halbleitersubstratoberfläche einer Peripheriesteuerungsschaltung für ein Array von Speicherzellen wird es ermöglicht, die Wortleitungslithographie auf einer perfekten oder nahezu perfekten Ebene zu bilden, so daß die Wortleitungsbildung zu einer Produktion mit höherem Ertrag und deshalb niedrigeren Kosten für die einzelne integrierte Speicherschaltung führt.

Description

Die vorliegende Erfindung bezieht sich auf eine integrierte Speicherschaltung und insbesondere auf sogenannte NROM-Speicher, die auf einer dielektrischen Schicht basieren, zum Speichern von Informationen.

In der technischen Veröffentlichung „Can NROM, two-bit, trapping storage NVM Cell, give a real challenge to floating gate cells?" (Kann eine NROM-Zwei-Bit-Einfang-Speicherungs-NVM-Zelle eine echte Herausforderung für Floating-Gate-Zellen darstellen?), B. Eitan u. a., International Conference on Solid State Devices and Materials (Internationale Konferenz für Festkörperbauelemente und – Materialien), Tokyo, 1999 ist eine Speicherschaltung offenbart, die ein Array von NROM-Speicherzellen aufweist. Das NROM-Konzept ist eine 2-Bit-Flash-Zelle basierend auf einer Ladungsspeicherung in einem ONO-Dielektrikum. ONO steht für Oxid-Nitrid-Oxid. Eine Speicherzelle speichert zwei physisch getrennte Bits mit einem eindeutigen Verfahren, um die eingefangene Ladung zu erfassen. Ein Programmieren wird durch eine Kanalheißelektroneninjektion (CHE; CHE = Channel Hot Electron) durchgeführt und ein Löschen wird durch ein Tunneln mittels einer verbesserten Heißlochinjektion (enhanced Hot Hole Injection) durchgeführt.

Im allgemeinen ist eine NROM-Zelle ein n-Kanal-MOSFET-Bauelement, bei dem das Gate-Dielektrikum durch ein einfangendes Material (Nitrid) ersetzt ist, das zwischen zwei Siliziumdioxidschichten angeordnet ist. Dies ist die oben erwähnte ONO-Struktur. Das obere und das untere Oxid sind dicker als 1,5 nm, um ein direktes Tunneln zu vermeiden. Die Ladung ist im Nitrid neben den n⁺-Übergängen gespeichert. Jede NROM-Zelle umfaßt eine Source-Region, eine Drain-Region und eine Kanalregion, die sich zwischen der Source- und der Drain-Region erstreckt.

In dieser Speicherzelle des Stands der Technik sind die Drain-Regionen einerseits und die Source-Regionen benachbarter Speicherzellen andererseits durch sogenannte Bitleitungen verbunden, die stark dotierte Regionen innerhalb des Substrathalbleitermaterials sind. Allgemein wird ein pdotiertes Halbleitersubstrat verwendet. Die Bitleitungen sind als stark dotierte n-Regionen realisiert. Über den stark dotierten n-Regionen ist ein Oxid zu Isolationszwecken – das Bitleitungsoxid – vorgesehen. Diese Art von Bitleitungen werden „versenkte" Bitleitungen genannt.

Über der Kanalregion ist die ONO-Struktur angebracht. Über der ONO-Struktur ist die „Gateelektrode", die auch Wortleitung genannt wird, vorgesehen. Insbesondere sind Wortleitungen derart vorgesehen, daß dieselben die Bitleitungen in Winkeln von in etwa 90° kreuzen. Ein derartiger Bereich von Speicherzellen, der ein Array paralleler Bitleitungen und ein Array paralleler Wortleitungen aufweist, die über den Bitleitungen gebildet sind und die Bitleitungen mit 90°-Winkeln kreuzen, wird Virtual-Ground-Array genannt. Üblicherweise ist dieses Virtual-Ground-Array eine Kreuzpunktarchitektur ohne Feldoxid mit einer Zellgröße von 5 bis 6 F² oder 2,5 bis 3 F² pro Bit.

Die NROM-Zelle ist durch eine Kanalheißelektroneninjektion programmiert. Bei einem hohen Gate-Potential wird der Transistor in eine Abschnürung (Pinch-Off) getrieben, wenn eine ausreichende Source-zu-Drain-Spannung angelegt wird. Elektronen erwärmen sich bei Hochfeldern nahe dem Drain-Übergang. Sobald die Elektronen eine bestimmte Geschwindigkeit erreicht haben, werden dieselben aufgrund der entsprechenden Spannung, die an die Wortleitung angelegt wird, d. h. das Gate der NROM-Speicherzelle, in die Nitridschicht der ONO-Struktur injiziert.

Diese Elektroneninjektion in die Nitridschicht findet nahe des metallurgischen Übergangs der Drain-Region, zu der sich die Elektronen bewegen, statt. Da die Elektronen sich nicht frei innerhalb der Nitridschicht bewegen können, sind die Elektronen im wesentlichen an dem Rand einer Überkreuzungsregion einer Wortleitung und einer Bitleitung eingefangen.

Wenn die Drain-Source-Spannung umgekehrt wird, werden Elektronen in der umgekehrten Richtung beschleunigt. Wenn diese Elektronen eine bestimmte Geschwindigkeit erreicht haben, werden dieselben in die Nitridschicht nahe der Überkreuzungsregion der Wortleitung und der anderen Bitleitung der Speicherzelle injiziert. Da die Elektronen nicht frei innerhalb der Nitridschicht der ONO-Struktur beweglich sind, kann eine Speicherzelle zwei Bits speichern. Die Speicherorte sind die Ränder des Überkreuzungspunktes der Wortleitung und der ersten Bitleitung einer Speicherzelle und die Ränder des anderen Überkreuzungspunktes der Wortleitung und der anderen Bitleitung der Speicherzelle.

Allgemein besteht ein Entwurfsziel darin, die Größe einer Speicherzelle zu minimieren. Wenn die Zellgröße reduziert werden kann, kann die Speicherschaltung, die eine bestimmte Speicherkapazität aufweist, kleiner gemacht werden. Anders herum weist eine Speicherschaltung, die die gleiche Größe aufweist, eine höhere Speicherkapazität auf, wenn eine Speicherzelle kleiner gemacht wird.

Eine frühere Einschränkung auf eine Speicherzellenminimierung war die Tatsache, daß eine bestimmte Kanallänge für die Vorrichtung benötigt wird. Die Barrierehöhen der Schichtmaterialien sind etwa 3,1 eV, was es erforderlich macht, daß die Elektronen ausreichend aufgeheizt werden, um während einer Programmierung diese Barriere zu überschreiten. Eine typische Drain-Spannung beträgt deshalb 5 V. Um ein Durchschlagen zu vermeiden, kann die wirksame Kanallänge nicht so weit wie erwünscht reduziert werden.

Um die Zellgröße zu minimieren, während eine bestimmte erforderliche Kanallänge beibehalten wird, lehrt die US-Patentanmeldung US 2002/0024092 A1 die Verwendung einer Kanalregion mit Rille. Die Kanalform ist von einer geraden Kanalform zu einer Art einer zweidimensionalen Kanalform verändert, da der aktive Kanal nicht durch eine gerade Verbindung, sondern durch eine U-Form oder V-Form am Boden einer Kanalrille gebildet ist. Die ONO-Struktur wird auf die Oberfläche der Kanalrille angewendet. Mit dieser Rillenform kann die Speicherzellengröße reduziert werden, um einen Speicher mit höherer Kapazität auf einer bestimmten Chipgröße unterzubringen.

Die Speicherzelle bei der oben identifizierten US-Patentanmeldung weist diffundierte Bitleitungen auf, d. h. Bitleitungen, die durch stark dotierte bestimmte Regionen des Halbleitersubstrates erzeugt sind.

Es ist bekannt, daß diese Bitleitungen statt eines starken Dotierens dennoch einen bestimmten ohmschen Widerstand aufweisen, der viel höher als der ohmsche Widerstand von z. B. einer Metallschicht ist. Andererseits müssen relativ hohe Spannungen an die Drain- oder Source-Region angelegt werden. Die Spannungen liegen in dem Bereich von 4,5 V. Um ohmsche Verluste in den Bitleitungen zu reduzieren, wird die sogenannte Bitleitungsbrückenbildungstechnik (Strapping) verwendet. Mit dieser Technik werden Durchgangslöcher zwischen benachbarten Wortleitungen angebracht. Diese Durchgangslöcher erstrecken sich zwischen einer oberen Metall- oder metallisierten Schicht und der Bitleitung, d. h. den diffundierten Regionen, die stark dotiert sind. Mit dieser Anordnung wird der ohmsche Widerstand der Bitleitungen nicht hauptsächlich durch die stark dotierten diffundierten Regionen bestimmt, sondern durch die ohmschen Widerstände der Metall- oder metallisierten Schicht und der Kontaktdurchgangslöcher bestimmt.

Ein Nachteil dieses Konzeptes besteht darin, daß es zunehmend schwieriger wird, diese Durchgangslöcher zwischen benachbarten Wortleitungen zu erzeugen, da die Strukturierung der Wortleitungen durch Photolithographie ausgeführt werden soll. Zusätzlich ist die Wortleitungsphotolithographie eine sehr anspruchsvolle Aufgabe, da die Strukturen in dem Bereich von 150 bis 50 nm sind. Man kann sich vorstellen, daß es sehr schwierig ist, ein Durchgangsloch, das selbst einen Durchmesser von möglicherweise 50 nm aufweist, in einem Raum von nur 100 nm oder weniger anzubringen. Aufgrund der relativ hohen Maximalspannung (etwa 10 V) zwischen Bitleitungen und Wortleitungen wird eine ausreichende Isolierungsschichtdicke benötigt, wenn Zuverlässigkeitsprobleme vermieden werden sollen. Zusätzlich sollte die Wortleitung-zu-Bitleitung-Kapazität niedrig gehalten werden, um eine Schaltverzögerung zu vermeiden.

Um dieses Problem anzugehen, ist in der deutschen Patentanmeldung Nr. 10129958.3 , eingereicht am 21. Juni 2002 und noch nicht veröffentlicht, offenbart, nicht die Bitleitungs-Brückenbildungstechnik zu verwenden, sondern eine Bitleitungsstruktur anzuwenden, die mehrere Schichten auf dem Halbleitersubstrat aufweist. Bitleitungen sind auf einer Polysiliziumschicht gebildet, die direkt auf der Substrathalbleiteroberfläche aufgebracht ist. Auf dieser Polysiliziumschicht ist eine metallhaltige Schicht aufgebracht. Diese metallhaltige Schicht ist z. B. Wolfram-Silizid und zusätzlich eine Hartmaskenschicht, z. B. ein Oxid, zur elektrischen Isolierung der Wolfram-Silizid-Schicht von der jeweiligen Umgebung. So ist diese Bitleitung, die oben auf dem Substrat aufgebracht ist, aus einer Polysiliziumschicht, einer Wolfram-Silizid-Schicht und einer oberen Oxidschicht gebildet. Statt WSi können auch Wolframnitrid und Wolfram angewendet werden. Zusätzlich können Titan und/oder Titan-Silizid verwendet werden.

Es wurde entdeckt, daß ein anderes Problem aufgetreten ist, obwohl die bei einer Bitleitungsbrückenbildung beinhalteten Probleme durch diese Lösung überwunden werden. Es wurde oben herausgestellt, daß die Wortleitungslithographie eine sehr anspruchsvolle Aufgabe ist. Insbesondere verschlechtert sich die Qualität der Lithographie stark, wenn die Oberfläche, auf der die Lithographie ausgeführt wird, keine perfekte Oberfläche ist, sondern Stufen oder allgemein unterschiedliche Pegel aufweist.

Normalerweise umfaßt einen integrierte Speicherschaltung ein Array von Speicherzellen, die innerhalb einer Peripherie angeordnet sind. An dieser Peripherie ist eine Steuerungsschaltung zum Steuern des Arrays von Speicherzellen angeordnet. Es ist klar, daß die Bitleitungen sowie die Wortleitungen des Arrays von Speicherzellen sich in die Steuerungsschaltung auf der Peripherie erstrecken, so daß die erforderlichen Spannungen an die Wortleitungen sowie die Bitleitungen angelegt werden können.

Während die Herstellungsschritte zum Bilden von z. B. den Gaterillen auf das Speicherzellarray eingeschränkt sind, „berührt" zumindest die Photolithographie zum Erzeugen der Wortleitungen das Speicherzellarray sowie die Steuerungsschaltung in der Peripherie. Insbesondere der Photolithographieschritt zum Bilden der Wortleitung wird ebenso zum Definieren von Gate-Strukturen von Feldeffekttransistoren in Transistorschaltungen der Steuerungsschaltung verwendet, die normalerweise auf CMOS-Techniken basiert.

Ein Aufbringen der Bitleitungen auf der Substrathalbleiteroberfläche resultiert unvermeidbar in einer Stufe zwischen der Steuerungsschaltung der integrierten Speicherschaltung und dem Array von Speicherzellen. Insbesondere ist die Maske zum Definieren der Wortleitungen in dem Speicherzellarray nicht perfekt plan, sondern weist eine Stufe an der Grenze zwischen der Peripherie und dem Speicherzellarray auf.

Diese Stufe führt zu Problemen, die zu einem niedrigeren Ertrag führen, oder verbietet weitere Steigerungen einer Größenreduzierung der Speicherzellen. In beiden Szenarien nehmen die Kosten für eine Speicherschaltung zu. Wenn der Herstellungsertrag reduziert wird, muß der Preis für eine funktionierende Speicherschaltung erhöht werden. Wenn andererseits weitere Steigerungen einer Größenreduzierung nicht möglich sind, nimmt der Preis der Speicherzellen aufgrund eines größeren Flächenverbrauchs einer Speicherzelle, die eine bestimmte Kapazität aufweist, auch zu.

Es sei hier angemerkt, daß der Speicherschaltungsmarkt ein sehr wettbewerbsintensiver Markt ist, in dem kleine Preisunterschiede für das Überleben des Speicherschaltungserzeugers verantwortlich sein können.

Es ist die Aufgabe der vorliegenden Erfindung, eine billigere integrierte Speicherschaltung oder ein Verfahren zum Erzeugen einer billigeren integrierten Speicherzelle zu schaffen.

Diese Aufgabe wird durch eine integrierte Speicherschaltung gemäß Anspruch 1 oder ein Verfahren zum Bilden einer integrierten Speicherschaltung gemäß Anspruch 16 gelöst.

Gemäß der vorliegenden Erfindung wird diese Aufgabe durch eine integrierte Speicherschaltung mit folgenden Merkmalen gelöst: einem Halbleitersubstrat, das eine Halbleitersubstratoberflächenebene aufweist; einem Array von Speicherzellen, die auf dem Substrat gebildet sind, wobei das Array von Speicherzellen Bitleitungen und Wortleitungen umfaßt, wobei die Bitleitungen und Wortleitungen die Speicherzellen verbinden, wobei die Bitleitungen aus einem Material gebildet sind, das sich von einem Material des Substrates unterscheidet, und eine obere Bitleitungsebene aufweisen; einer Steuerungsschaltung, die auf dem Substrat gebildet ist, zum Steuern des Arrays von Speicherzellen, wobei die Bitleitungen und die Wortleitungen sich in die Steuerungsschaltung erstrecken, wobei die Bitleitungen bezüglich der Halbleitersubstratoberflächenebene derart zurückgesetzt sind, daß eine Differenz zwischen der oberen Bitleitungsebene und der Halbleitersubstratoberflächenebene kleiner als ein vorbestimmter Wert ist.

Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird diese Aufgabe durch ein Verfahren zum Bilden einer integrierten Speicherschaltung erzielt, wobei das Verfahren folgende Schritte aufweist: Bereitstellen eines Halbleitersubstrates; Bilden von Bitleitungsausnehmungen in dem Substrat; Bilden von Bitleitungen in den Ausnehmungen, wobei zwei benachbarte Bitleitungen mit einer Source- und einer Drain-Region einer Speicherzelle in einem Array von Speicherzellen verbunden sind; Bilden von Gate-Regionen der Speicherzellen; Bilden von Wortleitungen auf den Gate-Regionen der Speicherzellen und Gate-Strukturen von Transistoren in einer Steuerungsschaltung für das Array von Speicherzellen, wobei sich die Wortleitungen und die Bitleitungen in die Steuerungsschaltung erstrecken.

Die vorliegende Erfindung basiert auf der Erkenntnis, daß für weitere Steigerungen einer Größenreduzierung es von höchster Wichtigkeit ist, daß, bevor Photolithographieschritte höchster Auflösung ausgeführt werden, die Oberfläche des Substrates so eben wie möglich sein muß. Insbesondere existiert diese Situation für die Photolithographie zum Definieren der Wortleitungen. Um eine Oberfläche oder Ebene des Substrates zu erzielen, die perfekt eben ist oder nur vernachlässigbare Stufen aufweist, d. h. Stufen, die kleiner als ein vorbestimmter Wert sind, der durch die Photolithographieeinstellungen vorgegeben ist, sind die Bitleitungen der erfindungsgemäßen integrierten Speicherschaltung bezüglich einer Substrathalbleiteroberflächenebene der Peripherie zurückgenommen, in der die Steuerungsschaltung hergestellt wird. Durch ein Bilden der Ausnehmungen in das Halbleitersubstrat und durch ein darauffolgendes Bilden von Bitleitungen in diesen Ausnehmungen kann eine perfekte oder nahezu perfekte Oberfläche für die Wortleitungslithographie erhalten werden. Insbesondere ermöglicht ein Bereitstellen von Ausnehmungen für die Bitleitung es, daß Bitleitungen aus einem Material gebildet werden, das sich von dem Halbleitersubstrat unterscheidet, d. h. Bitleitungen, die vorzugsweise metallisiert sind oder eine Metall/Halbleiter-Verbindung umfassen, die einen geringen ohmschen Widerstand aufweist. Deshalb kann die problematische Bitleitungs-Brückenbildungstechnik vermieden werden.

Ein Vorteil des erfindungsgemäßen Konzeptes besteht darin, daß es durch ein Bereitstellen von Ausnehmungen für die Bitleitungen möglich ist, die wesentlichen Regeln für eine Vorrichtungsfunktionalität und -herstellbarkeit in einem Technologie-führenden Herstellungsort zu befolgen, der zu Leitungsbreiten von etwa 100 nm in der Lage ist.

Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß durch ein Bereitstellen zurückgenommener Bitleitungen keine Stufen von mehr als etwa 100 nm, vorzugsweise 50 nm und am bevorzugtesten 30 nm, vorhanden sind, da eine kritische, d. h. minimale Leitungsbreitenlithographie wie die der Wortleitungen angewendet wird.

Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß eine Kanallänge von etwa 200 nm möglich ist, obwohl der Bitleitungsabstand mit einer Zeltgröße von weniger als 5 F² skalierbar sein sollte. Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß ein Virtual-Ground-NOR-Array mit metallisierten Bitleitungen erzeugt werden kann, um eine Bitleitungsbrückenbildung zu vermeiden, die zusätzlichen Raum zwischen Wortleitungen für Kontaktlöcher erfordern würde.

Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß die Kanallänge, die durch sowohl eine n⁺-Implantationstiefe und das Aktivgrabenätzverfahren definiert ist, mit minimaler Verfahrens- und Einheitlichkeits variation, d. h. mit hoher Reproduzierbarkeit, herstellbar ist. Dies wird durch die Tatsache möglich gemacht, daß die zwei Verfahrensschritte, d. h. der Implantationsschritt zum Bilden der Source- und Drain-Region und der Aktivkanalätzschritt, auf die gleiche ursprüngliche Oberfläche bezogen sind.

Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß eine Isolierung zwischen benachbarten Kanälen ohne weiteres unter Verwendung der bekannten Flachgrabenisolierungstechnik (Shallow-Trench-Isolation) integriert werden kann. Eine derartige Flachgrabenisolierung zwischen benachbarten Wortleitungen reduziert ein Übersprechen zwischen benachbarten Speicherzellen, was die Leistung der Speicherzellen aufgrund ansteigender Felder reduzieren würde, die durch eine reduzierte Wortleitungsbeabstandung begleitet werden.

Während gegenwärtig NROM-Zellen als Planartyp-NMOS-Transistoren unter Verwendung eines ONO-Stapeldielektrikum als Gate-Dielektrikum hergestellt werden, ermöglicht es das erfindungsgemäße Konzept, die Rillenkanaltechnik gemeinsam mit metallisierten Bitleitungen zu verwenden. Nitrid wird in diesem Fall als eine Elektronenspeicherungsschicht verwendet. Aufgrund der spezifischen Materialeigenschaften sind Source-Drain-Spannungen von 4 bis 6 V während Programm- und Löschoperationen notwendig. Die Transistorkanallängen können so nicht mit der abnehmenden Entwurfsvorschrift skaliert werden, die in modernen Halbleiterherstellungsorten verfügbar ist, sondern sind auf etwa 200 nm eingegrenzt. Ein Verwender von Rillenkanalregionen gemeinsam mit zurückgesetzten Bitleitungen, die zusätzlich durch Metall- oder Metallverbindungsschichten hergestellt sind, in Verbindung mit einer Flachgrabenisolierung führt zu weiteren Speichergrößenreduzierungen, die hauptsächlich durch die zurückgesetzten Bitleitungen möglich gemacht sind, und als eine Folge einer perfekten Oberfläche für die letztendliche Wortleitungslithographie.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beigefügten Zeichnungen näher erläutert. Es zeigen:

1 ein Flußdiagramm auf hoher Ebene eines Verfahrens zum Herstellen einer integrierten Speicherschaltung;

2 eine dreidimensionale Ansicht eines Abschnitts der integrierten Speicherschaltung, bevor der ONO-Stapel auf die Kanalregion aufgebracht wird;

3A einen Querschnitt entlang einer Linie C oder D in 2 nach einer Flachgrabenisolierung für die Option, daß ein Anschlußflächennitrid entfernt ist;

3B einen Querschnitt entlang einer Linie C oder D in 2 nach einer Flachgrabenisolierung für die Option, daß ein Anschlußflächennitrid nicht entfernt ist;

4A einen Querschnitt entlang einer Linie D in 2 nach einem Bilden der Bitleitungsmaske;

4B einen Querschnitt entlang einer Linie B in 2 nach einem Bilden der Bitleitungsmaske;

5A einen Querschnitt entlang einer Linie A in 2 nach einem Bilden der Bitleitungsausnehmungen und der metallisierten Bitleitungen;

5B einen Querschnitt entlang einer Linie B in 2 nach einem Bilden der Bitleitungsausnehmungen und der metallisierten Bitleitungen;

6A einen Querschnitt entlang einer Linie A aus 2 nach einem Bilden der aktiven Rillen;

6B einen Querschnitt entlang einer Linie B in 2 nach einem Bilden der aktiven Rillen;

7A einen Querschnitt entlang einer Linie B in 2 nach einem Aufbringen der Speicherungs- und Gate-Dielektrika;

7B einen Querschnitt entlang einer Linie C aus 2 nach einem Aufbringen der Speicherungs- und Gate-Dielektrika; und

8 einen Querschnitt entlang einer Linie D in 2 nach einem Bilden der Wortleitungen des Speicherzellarrays und des Gates der Steuerungsschaltung an der Peripherie.

Im folgenden wird Bezug auf 1 genommen. Das erfindungsgemäße Verfahren zum Bilden einer integrierten Speicherschaltung beginnt mit dem Schritt eines Bereitstellens (10) eines Halbleitersubstrates. In diesem Substrat werden Bitleitungsausnehmungen gebildet (12). Danach werden Bitleitungen in den Bitleitungsausnehmungen gebildet, wobei eine Bitleitung einer Speicherzelle mit einer Source-Region der Speicherzelle verbunden ist und eine benachbarte Bitleitung einer Speicherzelle mit einer Drain-Region einer Speicherzelle in dem Array von Speicherzellen verbunden ist. Insbesondere werden die Bitleitungen durch ein Material gebildet (14), das sich von dem Halbleitermaterial unterscheidet. Dies bedeutet, daß die Bitleitungen aus einem Metall oder einer Metall/Halbleiter-Verbindung gebildet sind, das/die einen niedrigen ohmschen Widerstand aufweist. Wenn die Bitleitungen fertig sind, werden Gate-Regionen gebildet (16). Schließlich werden Wortleitungen auf der Gate-Region der Speicherzellen und Gate-Strukturen von Transistoren in der Steuerungsschaltung für das Array von Speicherzellen durch ein Lithographieverfahren (18) gebildet.

Durch dieses Verfahren wird eine integrierte Speicherschaltung erhalten, die ein Halbleitersubstrat umfaßt, das eine Halbleitersubstrat-Oberflächenebene aufweist. Die integrierte Speicherschaltung weist ferner ein Array von Speicherzellen auf, die auf dem Substrat gebildet sind, wobei das Array von Speicherzellen Bitleitungen und Wortleitungen umfaßt, wobei die Bitleitungen und die Wortleitungen die Speicherzellen verbinden, wobei die Bitleitungen aus einem Material gebildet sind, das sich von einem Material des Substrates unterscheidet, und eine obere Bitleitungsebene aufweisen. Die integrierte Speicherschaltung weist ferner eine Steuerungsschaltung, die auf dem Substrat gebildet ist, zum Steuern des Arrays von Speicherzellen auf, wobei die Bitleitungen und die Wortleitungen sich derart in die Steuerungsschaltung erstrecken, daß die erforderlichen Spannungen zum Lesen, Programmierung und Löschen der Speicherzellen an dieselben angelegt werden können. Gemäß der Erfindung sind die Bitleitungen bezüglich der Halbleiteroberflächenebene derart zurückgesetzt, daß die Differenz zwischen der oberen Bitleitungsebene und der Substratoberflächenebene kleiner als ein vorbestimmter Wert ist.

In bestimmten Umständen wird der vorbestimmte Wert durch das Photolithographieverfahren zum Definieren der Wortleitungen bestimmt. Der vorbestimmte Wert soll so klein wie möglich gehalten werden und sollte vorzugsweise 0 sein. Unter realen Umständen ist dieser theoretisch perfekte Null-Wert jedoch schwer zu erzielen. Ein Wählen dieses Wertes, um 100 nm oder vorzugsweise 50 nm und am bevorzugtesten 30 nm zu sein, führt jedoch zu einer Wortleitungslithographie, die eine integrierte Speicherschaltung mit hoher Kapazität mit hohem Herstellungsertrag und deshalb niedrigen Kosten möglich macht.

Im folgenden wird Bezug auf 2 genommen. 2 ist eine dreidimensionale Querschnittansicht des Zellarrays, nachdem die Bitleitung hergestellt ist, der aktive Graben geätzt ist und ein Opferoxid aufgewachsen und geätzt ist. Anders ausgedrückt zeigt das Zellarray aus 2 die Situation, bevor der ONO-Stapel und die Wortleitungen aufge bracht werden. Es ist wichtig anzumerken, daß 2 auch die Position des Querschnitts (Linien A, B, C und D) zeigt, die verwendet werden, um die Querschnitte in den 3a bis 8 zu identifizieren.

Im folgenden ist die Struktur aus 2 detaillierter beschrieben. Das Speicherzellarray ist auf einem Substrat 20 hergestellt, das vorzugsweise ein p-dotierter Wafer ist. Eine Speicherzelle umfaßt eine Source-Region 21 und eine Drain-Region 22 sowie eine Kanalregion 23. Die Source-Region und die Drain-Region (21, 22) sind durch dotierte Flächen definiert, die durch eine unterbrochene Linie 23 angezeigt sind. Die unterbrochene Linie 23 zeigt die Dotierungstiefe an. Zum Dotieren der Source- und der Drain-Region 21, 22 wird eine Implantierung mit As n⁺ mit einer Dosis von 1e15/cm² bevorzugt. Auf die Source- und die Drain-Region sind Bitleitungen 25 gebildet. Bei dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung sind die Bitleitungen aus mehreren Schichten gebildet. Diese sind eine untere Polysiliziumschicht 25a auf den Implantierungsregionen, gefolgt durch eine Metall- oder Metall/Halbleiter-Schicht 25b und eine Isolierungsoxidschicht 25c. Eine Seitenisolierung der Bitleitungen wird durch Abstandshalter 25d zu der linken und der rechten Seite der Bitleitung 25 durchgeführt. Die obere Ebene der Bitleitungsoxidschicht 25c definiert die obere Bitleitungsleitung, die vorzugsweise die gleiche Ebene wie die Halbleiteroberfläche aufweist, bevor die Bitleitungen, die aktiven Rillen und die Flachgrabenisolierung zwischen benachbarten Bitleitungen erzeugt werden. Diese Halbleitersubstratoberflächenebene entspricht der Oberflächenebene der Peripherie, auf der die Steuerungsschaltung zum Steuern des Zustands von Speicherarrays gebildet ist.

Wie aus 2 ersichtlich ist, ist die Kanalregion 23 durch eine Rille oder einen Graben gebildet. Dies weist die Wirkung auf, daß der Kanal aufgrund der im wesentlichen runden Form der Kanalregion länger als eine direkte Verbin dung zwischen der Source- und der Drain-Region ist. Zusätzlich sind benachbarte Kanalregionen voneinander durch die Flachgrabenisolierung 26 getrennt. Vorzugsweise ist die Flachgrabenisolierung durch Gräben gebildet, die mit Oxid gefüllt sind. Die Flachgrabenisolierung muß bis zu einer derartigen Tiefe durchgeführt werden, daß die Gräben sich tiefer in das Halbleitersubstrat 20 hinein als die Kanal- oder die dotierte Drain- und Source-Region erstrecken.

Schließlich zeigt ein Pfeil 27 die Richtung der Wortleitungen an, die die Bitleitungen (BL) in Winkeln von vorzugsweise 90° kreuzen.

Deshalb umfaßt eine Speicherzelle zwei benachbarte Bitleitungen, eine Drain-Region, eine Source-Region, eine Kanalregion und eine Wortleitung. Eine derartige Speicherzelle ist in der Lage, zwei Bits zu speichern, d. h. ein Bit an der Überkreuzungsregion einer Wortlinie und der ersten Bitleitung einer Speicherzelle und ein anderes Bit an der Überkreuzungsregion der zweiten Bitleitung und der Wortleitung.

Im folgenden wird Bezug auf das Aussehen der Schaltung während mehrerer Herstellungsschritte genommen. Das gesamte Verfahren beginnt mit einem Bereitstellen des Substrats 20. Auf dieses Substrat wird ein Anschlußflächenoxid 30 aufgewachsen und ein Anschlußflächennitrid 31 wird auf dem pdotierten Wafer aufgebracht. Dann werden alle bekannten Schritte zum Erzielen einer Oxid-gefüllten Flachgrabenisolierung 26, einschließlich Lithographien zur Grabendefinition und -planarisierung, angewendet. Das Ätzen der Gräben wird vorzugsweise auf eine Weise durchgeführt, um im wesentlichen perfekte Wände mit einem Winkel zwischen 89° und 90° zu erhalten. Nach dem Grabenbildungs- und Füllverfahren wird die Oberfläche durch ein chemisch-mechanisches Polieren (CMP) planarisiert. An dieser Stufe besteht die Oberfläche entweder aus STI-Oxid oder Anschlußflächennitrid 31.

Es gibt zwei Optionen für die folgenden Wannenimplantierungen bzw. Well-Implants des Arrays und der CMOS-Peripherie. Das Anschlußflächennitrid (31) kann entfernt oder gelassen werden. Wenn das Anschlußflächennitrid gelassen wird, besteht der Vorteil einer planareren Oberfläche, wenn die Bitleitungen definiert werden. Nach einem Aufbringen der zweiten Nitridschicht (32), der Oxidschicht 33 und einer weiteren Schicht, die als eine Antireflexionsbeschichtung (in 3a nicht gezeigt) dient, erscheint die Speicherschaltung, wie in den 3a und 3b gezeigt ist. Bezug nehmend auf 3b kann der Oxid/Nitrid-Stapel detailliert betrachtet werden. Insbesondere gibt es auf der Oberfläche des Halbleitersubstrates 20 die Anschlußflächenoxidschicht 30, unterbrochen durch die Flachgrabenisolierung 26. Auf der Anschlußflächenoxidschicht ist die Anschlußflächennitridschicht 31. Auf der Anschlußflächennitridschicht ist die Nitridschicht 32 zu finden. Wieder ist auf der Nitridschicht 32 die Oxidschicht 33. Diese Oxidschicht dient als eine Hartmaske für die Bitleitungsabgrenzung. Es wird darauf verwiesen, daß die Anschlußflächennitridschicht 31 in dem Querschnittabschnitt entlang einer Linie C oder D in 2 nicht vorhanden ist, wenn die zweite Option ausgewählt wird.

Es wird aus 3b außerdem klar, daß die Flachgrabenisolierung nicht bündig mit der Substrathalbleiteroberflächenebene ist, sondern sich um die Höhe der Anschlußflächenoxidschicht 30 und der Anschlußflächennitridschicht 31 oberhalb dieser Ebene erstreckt. Aufgrund von Verdichtungs- und Reinigungsschritten wird diese Höhe während einer Verarbeitung jedoch reduziert.

Im folgenden wird Bezug auf die 4a und 4b genommen, um die Situation anzuzeigen, nachdem die Bitleitungsmaske zur Erzeugung der Bitleitungsausnehmungen aufgebracht ist. Die 4a und 4b beziehen sich auf die Option, daß ein Anschlußflächennitrid nicht entfernt ist, wie in 3b an gezeigt ist. Für die Option des entfernten Anschlußflächennitrids müssen die Schichten 31 und 32 durch die Schicht 32 alleine ersetzt werden.

4a ist ein Querschnitt entlang der Linie A aus 2, während 4b ein Querschnitt entlang der Linie B aus 2 ist. Die Lithographie zum Definieren der Bitleitungen wird verwendet, um eine Hartmaske (Schichten 33, 32, 31) zu öffnen. Insbesondere wird zuerst das Oxid 33 an Positionen 40, an denen die Bitleitungsausnehmungen gebildet werden müssen, geätzt. Das selektive Ätzen stoppt an der Oberfläche der Nitridschicht 32. Dann wird ein weiteres Ätzverfahren zum Ätzen der Nitridschichten 32 und 31 in den Regionen 40 verwendet, wenn 31 nicht bereits vorher entfernt wurde. Dieses Ätzen stoppt an dem Anschlußflächenoxid, da eine selektive, reaktive Ionenätz-Chemiezusammensetzung ausgewählt ist. So werden die Nitridschicht 32 und die Anschlußflächennitridschicht 31 in einem selektiven Ätzschritt geätzt, der die Anschlußflächenoxidschicht 30 als einen Ätzstopp verwendet.

Dann wird eine weitere Lithographie verwendet, um die Peripherie zu schützen, während As für die versenkten Bitleitungsregionen (22 in 2) implantiert wird. So wird dieser Implantierungsschritt nur in einem Array von Speicherzellen 42 durchgeführt, jedoch nicht in der Peripherie durchgeführt, in der eine Steuerungsschaltung 34 positioniert ist. Nach einem Implantieren wird das Implantat ausgeheilt.

Es wird aus 4a klar, daß die Implantation durchgeführt wird, nachdem die durch die Schichten 33, 32, 31 definierte Bitleitungsmaske fertiggestellt wurde. Alternativ könnte diese Implantation auch vor einem Aufbringen der Anschlußflächennitridschicht 31 auf die Anschlußflächenoxidschicht 30 durchgeführt worden sein, d. h. vor einem Durchführen der Isolierung in 3a und 3b mittels der STI-Technik.

4b zeigt einen Querschnitt entlang der Linie B in 2. Es wird hier angemerkt, daß die Schichten 30 und 31 in dem Querschnitt aus 4b nicht sichtbar sind, sondern durch die Flachgrabenisolierung 26 verdeckt sind.

Um die Schaltung in den 4a, 4b zu verarbeiten, um bei der Schaltung der 5a, 5b anzukommen, wird das Oxid 30, d. h. das Anschlußflächenoxid, das STI-Oxid 26 und das Substrat 20, und insbesondere die dotierte Region 22 mit vergleichbaren Ätzraten und einer ausreichenden Selektivität gegenüber der Nitridhartmaske (Schichten 31 und 32) geätzt. Es wird bevorzugt, es zu ermöglichen, daß das Oxid eine etwas höhere Rate aufweist, um die gleiche Tiefe in dem STI-Oxid und dem Substrat zu erzielen.

Bezüglich der Steuerungsschaltung 41 wird es bevorzugt, die Peripherie auch durch eine Nitrid-Hartmaske geschützt zu halten, die auch in 5a gezeigt ist. Dann wird, wenn das Ätzverfahren zum Ätzen der Bitleitungsausnehmungen bei einer bestimmten vorbestimmten Tiefe in dem Halbleitersubstrat 20 sowie in dem STI-Oxid gestoppt wird, ein Oxid in den Ausnehmungen aufgebracht und nachfolgend geätzt, um die Abstandshalter 25d zu erhalten. Dann wird nur Polysilizium aufgebracht und derart zurückgeätzt, daß die Polysiliziumschicht 25a erhalten wird. Dann wird Co aufgebracht, ausgeheilt und geätzt, um CoSi 25b zu erhalten, und zwar unter Verwendung des Selbstjustierungs-Silizid-Verfahrens (Salizid-Verfahrens). Alternativ wird WSi auf eine derartige Weise aufgebracht und zurückgeätzt, daß eine Metall- oder Metall/Halbleiter-Schicht 25 für Bitleitungen mit niedrigem ohmschen Widerstand erhalten wird. Die verbleibenden Zwischenräume werden mit Oxid gefüllt und die resultierende Schaltungsstruktur wird planarisiert, um eine Schicht 25c zu erhalten. CMP kann verwendet werden, um die Oberfläche zu planarisieren. Da dieser Verarbeitungsschritt nur eine moderate Selektivität gegenüber Nitrid aufweist, werden die Schichten 31, 32 zu einem Ausmaß gedünnt, daß u. U. nur ein Teil der Schicht 31 verbleiben kann.

Ein Teil des Oxids innerhalb der Ausnehmungen ist der Isolierungsbestandteil der Bitleitung. Dieser Teil wird durch das Bezugszeichen 25c angezeigt und erstreckt sich von der oberen Ebene der Schicht 25b zu der Halbleitersubstratoberflächenebene, die nach dem CMP-Schritt verbleibt.

Es ist ein wichtiges Merkmal der vorliegenden Erfindung, daß der Implantierungsschritt zum Erhalten der Region 22 (siehe 4a) und der Schritt zum Ätzen der Ausnehmungen beginnend von der gleichen oder fast der gleichen Oberflächenebene durchgeführt werden. Der einzige Unterschied ist das sehr dünne Anschlußflächenoxid 30. Aus 5a wird klar, daß die Entfernung zwischen der unteren Ausnehmungsebene der Bitleitungsausnehmungen und der Grenze des n⁺-Implantats die Kanallänge definiert. Diese Entfernung ist in 5a durch einen doppelendigen Pfeil 50 angezeigt.

Wenn 2 betrachtet wird, wird klar, daß diese Entfernung ansprechend auf die Kanallänge ist, die durch den anderen doppelendigen Pfeil 23 in 2 angezeigt ist. Wenn die Entfernung 50 zunimmt, führt dies unmittelbar zu einer Reduzierung der Kanallänge. Andererseits nimmt die Kanallänge zu, wenn die Entfernung 50 abnimmt. So ist die Entfernung 50 ein Hauptpunkt, wenn eine Reproduzierbarkeit einerseits und eine Speicherzelle innerhalb der integrierten Schaltung andererseits betrachtet werden. Deshalb ist eine wichtige Folge die, daß das Bitleitungsausnehmungsätzen sowie der Implantierungsschritt zum Definieren der Source- und Drain-Region von der gleichen Ebene (oder fast der gleichen Ebene mit Ausnahme des dünnen Anschlußflächenoxids 30) beginnen. Dieses Merkmal stellt sicher, daß die Reproduzierbarkeit hoch ist und Variationen innerhalb der integrierten Speicherschaltung niedrig sind.

Aus 5b wird klar, daß die Flachgrabenisolierung nicht nur die benachbarten Kanalregionen trennt, sondern sich auch zwischen die Source- und die Drain-Region einer Speicherzelle erstreckt. Bitleitungen sind in dem STI-Oxid sowie in dem Substrat-Silizium zurückgesetzt, wenn die vorangegangenen Schritte angewendet werden.

Im folgenden werden die Schritte beschrieben, um die in den 6a und 6b gezeigte Situation zu erreichen, in der eine aktive Rille 60 gebildet ist. Als erstes wird die Restschicht von Nitridschichten 32 und 31 vorzugsweise durch eine reaktives Ionenätzen entfernt. Es wird zusätzlich bevorzugt, daß die Nitridschicht in dem Array von Speicherzellen 42 entfernt wird, jedoch nicht in dem Steuerungsschaltungsbereich 41.

Dies kann unter Verwendung eines Photolithographieschritts erzielt werden, der den Peripheriebereich schützt. Ein Ätzen kann mit einer hohen Selektivität gegenüber Oxid derart durchgeführt werden, daß ein Ätzstopp durch das Oxid bereitgestellt wird. Eine Situation ist anzutreffen, in der das gesamte Array durch Oxid bedeckt ist, d. h. die Seitenwandabstandshalter 25d und das Fülloxid 25c bedecken die Bitleitungsstrukturen und das Anschlußflächenoxid bedeckt das Substrat zwischen allen Oberflächen mit Ausnahme der Stellen, an denen das STI-Oxid 26 zwischen den Bitleitungsstrukturen belassen wurde.

Dann werden die aktiven Gräben 60 geätzt. Zuerst muß ein Durchbruchschritt durchgeführt werden, um das Anschlußflächenoxid zu brechen. Dies reduziert die Höhe aller Oxidoberflächen um eine Menge, die vergleichbar mit der Anschlußflächenoxiddicke ist.

Dann wird ein selbstjustiertes Ätzen durchgeführt, das selektiv nur das Halbleitermaterial ätzt, jedoch nicht das Oxid in den Bitleitungsausnehmungen einerseits und der Flachgrabenisolierung andererseits ätzt. Für 6a wird klar, daß die Bitleitungs-„Ausnehmungen" in der letztendlichen integrierten Speicherschaltung nicht mehr zu sehen sind. Statt dessen verbleibt nur der Inhalt der Ausnehmungen, d. h. die Schichten 25a, 25b, 25c und die Abstandshalter 25d. Dies ist aufgrund der Tatsache so, daß das Material zwischen den Ausnehmungen weggeätzt wird, um die aktive Rille zu bilden, wie in 2 oder 6a zu sehen ist. Es ist jedoch wichtig anzumerken, daß bezüglich der Halbleiteroberflächenebene die Bitleitungen tatsächlich um eine Menge zurückgesetzt sind, die durch die Entfernung zwischen der unteren Leitung der Polysiliziumschicht 25a und der Halbleiteroberflächenebene oder anders ausgedrückt der oberen Bitleitungsebene definiert ist. Diese Ausnehmungstiefe ist in 6a als 62 angezeigt.

Da man weiß, daß ein reaktives Ionenätzen einen Kristallschaden an einer Halbleiteroberfläche bewirkt, ist es von Vorteil, ein dünnes thermisches Oxid auf geätzten und nun offenen Oberflächen aufzuwachsen. Dieses Opferoxid unterstützt ein Ausheilen von Kristalldefekten in der extrem empfindlichen Kanalregion des Substrates. Unter Verwendung von standardmäßigen Naßreinigungsrezepturen können die Opferschicht sowie das verbleibende Nitrid und das Anschlußflächenoxid der Peripheriebereiche entfernt werden. Nach diesem Schritt wird eine Situation erhalten, die in 6a dargestellt ist. Die aktiven Rillen zwischen Bitleitungsstrukturen und den Peripherietransistorbereichen sind unbedeckte Si-Oberflächen.

6b zeigt das gleiche Zwischenherstellungsergebnis wie in 6a, jedoch entlang eines Querschnitts B, an.

Um den Zwischenzustand in 7a zu erzielen, wird auf die in den 6a und 6b gezeigte Struktur der ONO-Stapel 70 aufgewachsen/aufgebracht. Nach einem Bildes des ONO-Stapels werden Lithographien verwendet, um den ONO-Stapel in der Peripheriesteuerungsschaltung zu entfernen. In der Steuerungsschaltung 41 wird der ONO-Stapel nicht verwendet, son dern durch eines oder mehrere unterschiedliche Gate-Oxide für die Feldeffekttransistoren in jeweiligen CMOS-Schaltungen ersetzt.

ONO kann unter Verwendung von Naß- oder Trockenverfahren oder einer Kombination von beiden geätzt werden, während das Speicherarray durch eine Resistmaske geschützt wird. Nach einem Entfernen des Resistes und einem Reinigen kann ein dickeres (etwa 15 nm) „Hochspannungs"-Gateoxid aufgewachsen werden. Das Maskierungsverfahren kann wiederholt werden, um das Hochspannungs-Gateoxid zu ätzen, während sowohl das Zellarray als auch die Hochspannungstransistorregionen durch das Resist geschützt bleiben. Wieder kann nach einem Reinigen ein Niederspannungs-Gateoxid aufgewachsen werden. In allen Fällen tragen die nachfolgenden Oxidierungsschritte zu einen Anstieg der vorherigen Schichtdicke bei. Die Maskenschritte können verwendet werden, um zusätzliche Kanalimplantate anzuwenden und geeignete Schwellenspannungen zu erhalten.

7b zeigt das gleiche Zwischenherstellungsergebnis, jedoch in einem Querschnitt C. Aus dem Querschnitt C wird klar, daß die Abstandshalter 25d sich über dem STI oder dem ONO-Stapel 70 erstrecken können, der ebenso auf das STI aufgebracht wird. Diese Ausdehnung jedoch kann unter Umständen verschwinden, wenn bestimmte Naßreinigungen weniger verdichtete Oxide schneller als diejenigen ätzen, die zuvor einem höheren Wärmebudget ausgesetzt wurden.

Im folgenden wird Bezug auf 8 genommen, die die Situation zeigt, nachdem die Wortleitung in dem Speicherzellarray 42 oder dem CMOS-Gatestapel der Steuerungsschaltung 42 auf einem Gatedielektrikum 80 hergestellt ist. Zuerst wird eine Polysiliziumschicht 80a auf den ONO-Stapel 70 aufgebracht, der sich auf der Schicht 25c der Bitleitung 25 befindet. Aufgrund der hervorragenden konformen Bedeckungseigenschaften des Poly können die aktiven Rillen, wie in 7a gezeigt ist, vollständig gefüllt werden, wenn die Poly-Dicke etwas größer als die Hälfte der Öffnung ist.

Über der Polysiliziumschicht 80a wird eine Wolfram-Silizid-Schicht 80b im allgemeinen unter Verwendung der gleichen Technologie aufgebracht, die Bezug nehmend auf die Bitleitungsmetall- oder Metall/Halbleiterschicht 25b beschrieben wurde. Auf die Schicht 80b wird eine Hartmaske 80c aufgebracht.

Ein noch niedriger Schichtwiderstand eines Wortleitungsstapels kann erzielt werden, wenn ein unterschiedliches Schichtschema verwendet wird: die Folge von Poly, WN und W, gefolgt durch eine Hartmaske.

Bisher sind die Schichten 80a, 80b, 80c auf die gesamte Schaltung, d. h. das Speicherzellarray 42 und die Steuerungsschaltung 41, aufgebracht. Nun folgt die eine letzte Zelle definierende Photolithographie. Es ist ein Hauptvorteil der vorliegenden Erfindung, daß für diese Wortleitungslithographie die Ebene der gesamten integrierten Speicherschaltung perfekt eben ist oder nur Stufen unter einer kritischen Stufengröße aufweist. Wie bereits zuvor erwähnt wurde, ist die Wortleitungslithographie eine schwierige Aufgabe, da die Wortleitungsabstände in dem Bereich von 200 nm sind und für ein weiteres Reduzieren der Größe des Speicherzellarrays unter 200 nm abfallen können. Die zurückgesetzten Bitleitungen gemäß der vorliegenden Erfindung sind verantwortlich für perfekte oder nahezu perfekte Bedingungen für diese Lithographie, so daß der Produktionsertrag hoch gehalten werden kann und deshalb die Kosten für die integrierte Speicherschaltung in einem vernünftigen Rahmen gehalten werden können.

In 8 sind Seitenwandabstandshalter eingezeichnet. Abhängig von der Anzahl von Gate-Oxiden und insbesondere von den Kategorien von NMOS- und PMOS-Vorrichtungen in dem Peripherieschaltungsaufbau sind einer oder mehrere Seiten wandabstandshalter zusätzlich zu einem Reoxidationsschritt nach einem Gate-Ätzen notwendig. Für die hohe Spannung (etwa 12 V) werden üblicherweise ziemlich dicke Abstandshalter verwendet, die den Zwischenraum zwischen Wortleitungen vollständig ausfüllen. Diese weisen jedoch keine Auswirkung auf die Zellvorrichtungen oder auf die verschiedenen Implantate der Peripherietransistorerweiterungen auf. Der Prozeß fährt üblicherweise mit Verfahren des Stands der Technik von Zwischenschichttrennung, Kontaktlöchern und Metallfüllungen, sowie Metallverdrahtungsebenen fort.

In einem weiteren Ausführungsbeispiel der vorliegenden Erfindung sind auch Doppelarbeitsfunktionsgates in Verbindung mit salizierten Wortleitungen möglich.

Während das oben beschriebene CMOS-Schema auf einem n⁺-Poly-Gate-Material für alle Typen von Transistoren basiert, kann das Verfahren auf PMOS-Vorrichtungen höherer Leistung in der Peripherieschaltung – die p⁺-Gate-PMOS-Vorrichtungen – ausgedehnt werden, die keine versenkten Kanäle wie in dem vorherigen Fall aufweisen. Da die Speicherzelle durch lokale metallische Bitleitungen adressiert wird, werden keine selbstjustierten Kontakte zwischen schmal beabstandeten Wortleitungen benötigt. So sind keine in Nitrid eingekapselten Wortleitungen notwendig. Deshalb kann undotiertes Poly für Gatekontakte angewendet und gleichzeitig dotiert werden, wenn p⁺- n⁺-Source/Drain-Erweiterungen implantiert werden. Gates können unter Verwendung des Salizidverfahrens in Verbindung mit CoSi metallisiert werden.

10: Bereitstellen eines Substrats
12: Bilden von Bitleitungsausnehmungen
14: Bilden von Bitleitungen in den Ausnehmungen
16: Bilden von Gate-Regionen
18: Bilden von Wortleitungen
20: Substrat
21: Source-Region
22: Drain-Region
23: Kanalregion
25: Bitleitungen
25a: untere Polysiliziumschicht
25b: Metall- oder Metall/Halbleiter-Schicht
25c: isolierende Oxidschicht
25d: Seitenwandabstandhalter
26: Flachgrabenisolierung
27: Richtung einer Wortleitung
30: Anschlußflächenoxid
31: Anschlußflächennitrid
32: Nitridschicht
33: Oxidschicht
40: Positionen von Bitleitungsausnehmungen
41: Steuerungsschaltung
42: Array von Speicherzellen
50: verbleibende Dotierungstiefe
60: aktive Rille
62: Ausnehmungstiefe
70: ONO-Stapel
80: Gate-Dielektrikum zum Steuern von Schaltungstransistoren
80a: Polysiliziumschicht
80b: Wolfram-Silizid-Schicht
80c: Hartmaske

Claims

Integrierte Speicherschaltung mit folgenden Merkmalen: einem Halbleitersubstrat (20), das eine Halbleitersubstratoberflächenebene aufweist; einem Array von Speicherzellen, das auf dem Substrat (20) gebildet ist, wobei das Array von Speicherzellen Bitleitungen (25) und Wortleitungen umfaßt, wobei die Bitleitungen und Wortleitungen die Speicherzellen verbinden, und wobei die Bitleitungen aus einem Material gebildet sind, das sich von einem Material des Substrats (20) unterscheidet, und wobei die Bitleitungen eine obere Bitleitungsebene aufweisen; einer Steuerungsschaltung, die auf dem Substrat gebildet ist, zum Steuern des Arrays von Speicherzellen, wobei die Bitleitungen (25) und die Wortleitungen sich in die Steuerungsschaltung erstrecken, und wobei die Bitleitungen (25) bezüglich der Halbleitersubstratoberflächenebene derart zurückgesetzt sind, daß eine Differenz zwischen der oberen Bitleitungsebene und der Halbleitersubstratoberflächenebene kleiner als ein vorbestimmter Wert ist.
Integrierte Speicherschaltung gemäß Anspruch 1, bei der eine Speicherzelle folgende Merkmale umfaßt: eine Source-Region (21), die mit einer Bitleitung (25) verbunden ist; eine Drain-Region (22), die mit einer benachbarten Bitleitung verbunden ist; eine rillenförmige Kanalregion (23), die zwischen der Source-Region und der Drain-Region gebildet ist, wobei die Ka nalregion eine untere Isolierungsschicht, eine Speicherungsschicht und eine obere Isolierungsschicht umfaßt.
Integrierte Speicherschaltung gemäß Anspruch 2, bei der die Source-Region (21) einer Speicherzelle mit einer ersten Bitleitung verbunden ist, bei der die Drain-Region (22) der Speicherzelle mit einer zweiten benachbarten Bitleitung verbunden ist, und bei der eine Wortleitung der Speicherzelle die erste Bitleitung und die zweite Bitleitung kreuzt, wobei die Wortleitung über der ersten Bitleitung und der zweiten Bitleitung positioniert ist.
Integrierte Speicherschaltung gemäß Anspruch 3, bei der die Speicherzelle zwei Bitspeicherungspositionen umfaßt, die an Überkreuzungsregionen zwischen der Wortleitung und der ersten Bitleitung oder der zweiten Bitleitung angeordnet sind.
Integrierte Speicherschaltung gemäß einem der Ansprüche 2 bis 4, bei der die obere und die untere Isolierungsregion aus Oxid gebildet sind und die Speicherregion aus Nitrid gebildet ist.
Integrierte Speicherschaltung gemäß einem der Ansprüche 2 bis 5, bei der die Bitleitung (25) eine untere Polysiliziumschicht, eine Silizid-Schicht auf der unteren Polysiliziumschicht und eine Fülloxidschicht über der Silizidschicht umfaßt.
Integrierte Speicherschaltung gemäß Anspruch 6, bei der die untere Isolierungsschicht, die Speicherungsschicht und die obere Isolierungsschicht ebenso auf der Fülloxidschicht der Bitleitung (25) vorgesehen sind.
Integrierte Speicherschaltung gemäß einem der Ansprüche 1 bis 7, bei der eine Wortleitung eine untere Polysiliziumschicht, eine Silizid-Schicht über der Polysiliziumschicht und eine Antireflexionsüberzugsschicht über der Silizidschicht umfaßt.
Integrierte Speicherzelle gemäß einem der Ansprüche 1 bis 7, bei der die Wortleitung eine Schicht aus Polysilizium, eine Schicht aus Wolfram-Nitrid, eine Schicht aus Wolfram und über der Schicht aus Wolfram eine Hartmaske umfaßt.
Integrierte Speicherzelle gemäß einem der Ansprüche 1 bis 9, bei der Gräben, die mit einem isolierenden Material gefüllt sind, zwischen benachbarten Wortleitungen vorgesehen sind, wobei sich die Gräben tiefer in das Halbleitersubstrat (20) als eine rillenförmige Kanalregion (23) einer Speicherzelle erstrecken.
Integrierte Speicherzelle gemäß einem der Ansprüche 1 bis 10, bei der die Bitleitungen (25) in Ausnehmungen angeordnet sind, die in den Gräben gebildet sind, und sich über den Gräben erstrecken.
Integrierte Speicherzelle gemäß einem der Ansprüche 1 bis 11, bei der der vorbestimmte Wert 50 Nanometer beträgt.
Integrierte Speicherzelle gemäß einem der Ansprüche 1 bis 12, bei der die Wortleitungen eine untere Wortleitungsebene aufweisen, wobei die Differenz zwischen der unteren Wortleitungsebene und der Halbleiteroberflächenebene kleiner als der vorbestimmte Wert ist.
Integrierte Speicherzelle gemäß einem der Ansprüche 1 bis 13, bei der Abstände zwischen zwei benachbarten Bitleitungen (25) oder zwei benachbarten Wortleitungen kleiner als 150 Nanometer sind.
Integrierte Speicherzelle gemäß einem der Ansprüche 1 bis 14, bei der der vorbestimmte Wert durch eine Lithographietechnik definiert ist, die zum Strukturieren der Wortleitungen durchgeführt wird.
Verfahren zum Bilden einer integrierten Speicherschaltung, wobei das Verfahren folgende Schritte aufweist: Bereitstellen (10) eines Halbleitersubstrates; Bilden (12) von Bitleitungsausnehmungen in dem Substrat (20); Bilden (14) von Bitleitungen in den Ausnehmungen, wobei zwei benachbarte Bitleitungen mit einer Source- und einer Drain-Region einer Speicherzelle in einem Array von Speicherzellen verbunden sind; Bilden (16) von Gate-Regionen der Speicherzellen; und Bilden (18) von Wortleitungen auf den Gate-Regionen der Speicherzellen und auf Gate-Strukturen von Transistoren in einer Steuerungsschaltung für das Array von Speicherzellen, wobei sich die Wortleitungen und die Bitleitungen (25) in die Steuerungsschaltung erstrecken.
Verfahren gemäß Anspruch 16, bei dem die Bitleitungsausnehmungen und die Bitleitungen (25) derart entworfen sind, daß die Differenz zwischen einer oberen Bitleitungsebene und einer Substratoberflächenebene kleiner als ein vorbestimmter Wert ist.
Verfahren gemäß Anspruch 17, bei dem der vorbestimmte Wert 50 Nanometer oder kleiner beträgt.
Verfahren gemäß einem der Ansprüche 16 bis 18, bei dem der Schritt des Bereitstellens (10) eines Substrates (20) ein Bereitstellen einer Oxidschicht auf einer Substratoberfläche und einer Nitridschicht über der Oxidschicht umfaßt, bei dem der Schritt des Bildens (12) von Bitleitungsausnehmungen folgende Teilschritte umfaßt: lithographisches Definieren der Bitleitungsausnehmungen; selektives Ätzen unter Verwendung der Oxidschicht als einem Ätzstopp; und selektives Ätzen unter Verwendung von Nitrid als einem Ätzstopp, bis eine vorbestimmte Ausnehmungstiefe erhalten wird.
Verfahren gemäß einem der Ansprüche 16 bis 19, bei dem ein Schritt eines Implantierens vor dem Schritt des Bildens (14) von Bitleitungen durchgeführt wird.
Verfahren gemäß einem der Ansprüche 16 bis 20, bei dem bei dem Schritt des Bildens (14) von Bitleitungen metallisierte Bitleitungen erzeugt werden.
Verfahren gemäß Anspruch 21, bei dem der Schritt des Bildens (14) von Bitleitungen die folgenden Teilschritte umfaßt: Bilden von Seitenwandabstandshaltern (25d) in den Bitleitungsausnehmungen; Bilden einer Schicht aus Polysilizium in den Bitleitungsausnehmungen; Bilden einer Metall-Silizium-Verbindungsschicht oder einer Metallschicht auf der Schicht aus Polysilizium unter Verwendung eines Silizid-Verfahrens; und Füllen verbleibender Zwischenräume der Bitleitungsausnehmungen mit Oxid.
Verfahren gemäß Anspruch 22, bei dem das Metall der Silizium/Metall-Verbindung Co oder Wolfram ist.
Verfahren gemäß einem der Ansprüche 16 bis 23, bei dem der Schritt des Bildens (16) von Gate-Regionen die folgenden Teilschritte umfaßt: lithographisches Entfernen einer Nitridschicht auf dem Halbleitersubstrat (20) innerhalb des Speicherzellarrays; selektives Ätzen von Rillen in das Halbleitersubstrat (20) unter Verwendung einer oberen Oxidschicht der Bitleitungen als einem Ätzstopp; und Bilden einer Oxid-Nitrid-Oxid-Schicht in den Rillen.
Verfahren gemäß einem der Ansprüche 16 bis 24, bei dem der Schritt des Bildens (18) von Wortleitungen die folgenden Teilschritte umfaßt: Füllen verbleibender Rillen in den Gate-Regionen mit Polysilizium; Prüfen einer Metall-Silizium-Verbindungsschicht auf der Polysiliziumschicht und einer Hartmaske auf der Metall-Silizium-Verbindungsschicht; und lithographisches Definieren der Wortleitungen und Ätzen der Wortleitungen unter Verwendung einer Oxidschicht auf den Bitleitungen als einem Ätzstopp.
Verfahren gemäß einem der Ansprüche 16 bis 25, das ferner den folgenden Schritt aufweist: Bilden der Steuerungsschaltung zum Steuern des Arrays von Speicherzellen als eine CMOS-Schaltung.
Verfahren gemäß einem der Ansprüche 16 bis 26, bei dem der Schritt des Bereitstellen eines Halbleitersubstrats (20) einen Schritt eines Bildens einer Flachgrabenisolierung zwischen benachbarten Wortleitungen umfaßt.