KR100674352B1 - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명의 한 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 위에 패드 산화막 및 기둥 모양의 스페이서 산화막 패턴을 형성하는 단계, 패드 산화막 위에 질화막을 형성하는 단계, 스페이서 산화막 패턴을 식각하여 질화막에 구멍을 형성하는 단계, 구멍에 대응하는 반도체 기판의 위치에 트렌치를 형성하는 단계, 그리고 트렌치에 열 산화막을 채워 STI 막을 형성하는 단계를 포함하는 것이 바람직하다. 따라서, 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법은 STI 막의 선폭이 스페이서 산화막의 두께에 의존하므로, STI 막은 사진 식각 공정의 최소 선폭보다 작은 선폭으로 형성할 수 있다. 또한, STI 막의 선폭을 작게 형성할 수 있으므로 반도체 소자의 집적도를 향상시킬 수 있다.

STI, 트렌치, 스페이서산화막

Description

반도체 소자의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}

도 1 내지 도 8은 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 제조 단계를 따라 순서대로 도시한 도면이다.

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 반도체 소자의 쉘로우 트렌치 분리(shallow trench isolation, STI)의 제조 방법에 관한 것이다.

최근 MOS(metal oxide semiconductor) 트랜지스터의 집적도가 향상되면서 필드 절연막을 형성하는 LOCOS(local oxidation of silicon) 공정을 대신하여 STI(shallow trench isolation) 공정이 채택되어지고 있다.

종래의 STI 공정은 실리콘 기판 위에 형성된 패터닝된 실리콘 질화막을 마스크로 하여 실리콘 기판을 식각하여 트렌치를 형성한다. 그리고, 절연막을 트렌치 및 패턴닝된 실리콘 질화막 위에 형성하고, CMP(chemical mechanical polishing) 공정을 진행하여 패터닝된 실리콘 질화막을 노출시킨다. 그리고, 패터닝된 실리콘 질화막을 제거하여 실리콘 기판을 노출시킴으로써 필드 절연막 즉, STI 막을 형성한다.

그러나, 이러한 STI 막은 사진 식각 공정의 최소 선폭에 의해 그 선폭이 결정되므로, 사진 식각 공정의 최소 선폭보다 작은 선폭을 가지는 STI 막은 형성할 수 없다.

본 발명의 기술적 과제는 사진 식각 공정의 최소 선폭보다 작은 선폭을 가지는 STI 막을 형성하는 반도체 소자의 제조 방법을 제공하는 것이다.

본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 위에 패드 산화막 및 기둥 모양의 스페이서 산화막 패턴을 형성하는 단계, 상기 패드 산화막 위에 질화막을 형성하는 단계, 상기 스페이서 산화막 패턴을 식각하여 질화막에 구멍을 형성하는 단계, 상기 구멍에 대응하는 반도체 기판의 위치에 트렌치를 형성하는 단계, 그리고 상기 트렌치에 열 산화막을 채워 STI 막을 형성하는 단계를 포함하는 것이 바람직하다.

또한, 상기 스페이서 산화막 패턴을 형성하는 단계는 상기 패드 산화막 위에 질화막 패턴을 형성하는 단계, 상기 질화막 패턴 위에 스페이서 산화막을 형성하는 단계, 상기 스페이서 산화막을 이방성 식각하여 스페이서 산화막 패턴을 형성하는 것이 바람직하다.

상기 스페이서 산화막 패턴은 상기 질화막 패턴의 측벽에 형성되는 것이 바람직하다.

또한, 상기 질화막에 구멍을 형성한 후 상기 질화막의 구멍에 대응하는 패드 산화 막의 구멍을 형성하는 단계를 더 포함하고, 상기 STI 막을 형성한 후 상기 패드 산화막의 구멍을 차단하는 단계를 더 포함하는 것이 바람직하다.

또한, 상기 질화막을 제거하여 패드 산화막을 노출하는 단계를 더 포함하는 것이 바람직하다.

또한, 상기 질화막 패턴은 MOS 트랜지스터가 형성될 활성 영역에 형성되는 것이 바람직하다.

그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이제 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.

도 1 내지 도 8은 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 제조 단계를 따라 순서대로 도시한 도면이다.

우선, 도 1에 도시된 바와 같이, 실리콘으로 이루어진 반도체 기판(100) 위에 패드 산화막(110)을 소정의 두께로 형성한다. 그리고, 패드 산화막(110) 위에 제1 질화막(120)을 소정의 두께로 증착한다.

다음으로, 도 2에 도시한 바와 같이, 제1 질화막(120)을 패터닝하여 질화막 패턴(121)을 형성한다. 즉, 반도체 기판(100) 중 STI 막이 형성될 필드 영역 위의 제1 질화막(120)은 제거하고, MOS 트랜지스터가 형성될 활성 영역 위의 제1 질화막(120)은 남겨두어 질화막 패턴(121)이 된다. 그리고, 질화막 패턴(121) 위에 스페이서 산화막(130)을 형성한다.

다음으로, 도 3에 도시한 바와 같이, 식각 마스크 없이 스페이서 산화막(130)에 이방성 식각(anisotropic etch)을 진행하여 질화막 패턴(121)의 측벽에 형성되어있는 스페이서 산화막 패턴(131)은 남겨두고 나머지 스페이서 산화막(130)은 제거한다.

다음으로, 도 4에 도시한 바와 같이, 질화막 패턴(121)을 식각하여 스페이서 산화막 패턴(131)만을 남겨둔다. 스페이서 산화막 패턴(131)은 패드 산화막(110) 위에 기둥 모양으로 형성된다. 그리고, 스페이서 산화막 패턴(131) 및 패드 산화막(110) 위에 제2 질화막(140)을 증착한다. 그리고, 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정을 진행함으로써 제2 질화막(140)을 연마하여 스페이서 산화막 패턴(131)을 노출한다.

다음으로, 도 5에 도시한 바와 같이, 스페이서 산화막 패턴(131)을 습식 식각하여 그 아래의 패드 산화막(110)을 노출한다. 이 때, 제2 질화막(140)에는 스페이서 산화막 패턴(131)이 존재하던 위치에 구멍(140a)이 형성된다. 그리고, 노출된 패 드 산화막(110)을 습식 식각하여 그 아래의 반도체 기판(100)을 노출한다. 이 때, 패드 산화막(110)에도 구멍(110a)이 형성된다.

다음으로, 도 6에 도시한 바와 같이, 패드 산화막(110)에 형성된 구멍(110a)을 통하여 식각 공정을 진행하여 반도체 기판(100)에 트렌치(trench)(100a)를 형성한다.

다음으로, 도 7에 도시한 바와 같이, 열 산화 공정을 진행하여 트렌치(100a)의 측벽에 인접한 부분이 산화되게 하여 트렌치 산화막(10)을 형성한다. 트렌치 산화막(10)은 소자 분리 역할을 하는 STI 막(10)이다. STI 막(10)은 사진 식각 공정의 최소 선폭과 관계없이 최소 선폭보다 작은 선폭(W)으로 형성할 수 있다. 이 때, STI 막(10)은 RTP(rapid thermal annealing) 장치나 가열로(furnace)를 이용한 열 산화 공정으로 형성되므로 우수한 막질의 산화막이다. 따라서, 소자 분리 특성이 향상된다.

다음으로, 도 8에 도시한 바와 같이, 패드 산화막(110)과 높은 선택비를 가지는 인산 등으로 습식 식각을 진행하여 패드 산화막(110) 위의 제2 질화막(140)을 제거한다.

본 발명의 한 실시예에 따른 반도체 소자의 제조 방법은 STI 막의 선폭이 스페이서 산화막의 두께에 의존하므로, STI 막은 사진 식각 공정의 최소 선폭보다 작은 선폭으로 형성할 수 있다.

또한, STI 막의 선폭을 작게 형성할 수 있으므로 반도체 소자의 집적도를 향상시킬 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (7)

1. 반도체 기판 위에 패드 산화막 및 기둥 모양의 스페이서 산화막 패턴을 형성하는 단계,

   상기 패드 산화막 위에 질화막을 형성하는 단계,

   상기 스페이서 산화막 패턴을 식각하여 질화막에 구멍을 형성하는 단계,

   상기 구멍에 대응하는 반도체 기판의 위치에 트렌치를 형성하는 단계, 그리고

   상기 트렌치에 열 산화막을 채워 STI 막을 형성하는 단계

   를 포함하는 반도체 소자의 제조 방법.
2. 제1항에서,

   상기 스페이서 산화막 패턴을 형성하는 단계는

   상기 패드 산화막 위에 질화막 패턴을 형성하는 단계,

   상기 질화막 패턴 위에 스페이서 산화막을 형성하는 단계,

   상기 스페이서 산화막을 이방성 식각하여 스페이서 산화막 패턴을 형성하는 반도체 소자의 제조 방법.
3. 제1항에서,

   상기 스페이서 산화막 패턴은 상기 질화막 패턴의 측벽에 형성되는 반도체 소자의 제조 방법.
4. 제1항에서,

   상기 질화막에 구멍을 형성한 후 상기 질화막의 구멍에 대응하는 패드 산화막의 구멍을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
5. 제4항에서,

   상기 STI 막을 형성한 후 상기 패드 산화막의 구멍을 차단하는 단계를 더 포함하는 반도체 소자의 제조 방법.
6. 제1항에서,

   상기 질화막을 제거하여 패드 산화막을 노출하는 단계를 더 포함하는 반도체 소자의 제조 방법.
7. 제2항에서,

   상기 질화막 패턴은 MOS 트랜지스터가 형성될 활성 영역에 형성되는 반도체 소자의 제조 방법.

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