KR100487629B1 - 반도체 소자의 살리사이드막을 갖는 게이트 형성방법 - Google Patents
반도체 소자의 살리사이드막을 갖는 게이트 형성방법 Download PDFInfo
- Publication number
- KR100487629B1 KR100487629B1 KR10-2002-0006788A KR20020006788A KR100487629B1 KR 100487629 B1 KR100487629 B1 KR 100487629B1 KR 20020006788 A KR20020006788 A KR 20020006788A KR 100487629 B1 KR100487629 B1 KR 100487629B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- gate
- hard mask
- film
- gate electrode
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 27
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 125000006850 spacer group Chemical group 0.000 claims abstract description 10
- 238000002955 isolation Methods 0.000 claims abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims description 17
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 5
- 239000000463 material Substances 0.000 claims 1
- 238000000151 deposition Methods 0.000 abstract description 5
- 229910021332 silicide Inorganic materials 0.000 description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 산화막을 하드 마스크로 이용할 수 있는 반도체 소자의 살리사이드막을 갖는 게이트 형성방법에 관한 것으로, 활성영역과 필드영역이 정의된 반도체 기판에 있어서, 상기 기판의 필드영역에 소자격리막을 형성하는 단계와, 상기 결과물 상부에 게이트 절연막과 도전층을 증착한 후, 상기 도전층상에 선태적으로 하드 마스크를 형성하는 단계와, 상기 하드 마스크를 이용하여 상기 도전층을 선택적으로 식각하여 게이트 전극을 정의하는 단계와, 상기 게이트 전극 측벽에 스페이서를 형성함과 동시에 오버 식각 공정을 통해 상기 하드 마스크를 선택적으로 제거하는 단계와, 상기 게이트 전극상 및 활성영역에 살리사이드막을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 살리사이드 게이트 형성방법에 관한 것으로, 특히 산화막을 하드 마스크로 이용할 수 있는 반도체 소자의 살리사이드 게이트 형성방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화에 따라 MOS 트랜지스터의 크기가 작아지고, MOS 트랜지스터의 소오스/드레인 영역의 접합깊이도 점점 얕아지게 되었다. 이렇게 소오스/드레인 영역의 접합깊이가 점점 얕아지면, 접합의 면저항은 접합깊이에 반비례하기 때문에 면저항이 증가되므로 소자의 기생저항(parasitic resistance)이 증가하는 문제가 발생한다.
결국, 반도체 소자의 크기를 줄이기 위해서는 접합의 깊이도 얕아져야 하는 반면, 면저항도 줄여야 하므로 비저항을 줄여야 한다.
따라서, 실리사이드막을 얇은 접합의 소오스/드레인 영역에 형성함으로써 접합의 면저항을 감소시킬 수 있다.
상기와 같은 실리사이드막은 크게 고융점 금속과 폴리 실리콘과의 반응에 의해 형성되는 폴리사이드(polycide)와 고융점 금속과 실리콘과의 반응에 의해 형성되는 살리사이드(SALICIDE:self-aligned silicide)로 나뉘어지며, 이러한 실리사이드막으로는 티타늄 실리사이드막(TiSi2)이 널리 알려져 있다.
한편, 소오스/드레인 영역에 실리사이드막을 형성하게 되면 실리사이드막의 형성 두께에 대응하는 깊이 만큼 실리콘으로 된 소오스/드레인 영역부분의 소모를 수반하게 된다. 그러므로 실리사이드막의 형성 두께 즉, 소오스/드레인 영역의 소모된 부분도 접합 깊이에 가산되므로 초고집적 소자를 제조하기 위해서는 두께가 얇으면서도 안정한 실리사이드막의 형성 기술이 요구된다.
또한, 전기적인 측면에서도 얇은 접합의 소오스/드레인 영역에 형성되는 실리사이드막은 실리사이드와 실리콘과의 계면이 균일해야 한다.
그리고 반도체 소자의 게이트 전극은 소자의 집적도가 증가될수록 유효 채널 길이가 감소하게되고, 게이트 절연막의 두께 또한 감소하게 된다.
따라서, 게이트 전극 건식식각시 유효 채널 길이를 만족하기 위해 마스크와 게이트 절연막과이 고선택비가 수직한 식각 프로파일이 요구되어진다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 게이트 형성방법에 대하여 설명하기로 한다.
도 1a 내지 도 1c는 종래의 반도체 소자의 살리사이드막을 갖는 게이트 형성방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이 반도체 기판(10)상에 활성영역과 필드영역을 정의한 후, 상기 필드영역에 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(11)을 형성한다.
이어, 상기 결과물 상부에 게이트 절연막(12)을 형성하고, 상기 게이트 절연막(12)상에 도전층(13)을 증착한 후, 상기 도전층(13)상에 포토레지스트(14)를 증착한다. 그리고 노광 및 현상공정을 이용하여 상기 포토레지스트(14)를 패터닝한다. 이때, 상기 도전층(13)은 폴리실리콘층 또는 비정질 실리콘층이다.
도 1b에 도시한 바와 같이 상기 패터닝된 포토레지스트(14)를 이용하여 상기 도전층(13)을 선택적으로 식각하여 게이트 전극(13a)을 정의한다.
그리고 상기 패터닝된 포토레지스트(14)를 제거한 후, 상기 결과물 상부에 절연막을 증착하고, 전면식각 공정을 이용하여 상기 게이트 전극(13a) 양측벽에 스페이서(15)를 형성한다.
도 1c에 도시한 바와 같이 상기 스페이서(15)를 마스크로 이용하여 상기 게이트 절연막(12)을 선택적으로 식각 제거한 후, 상기 활성영역의 기판(10) 및 상기 게이트 전극(13a)상에 살리사이드막(16)을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 살리사이드 게이트 형성방법에 있어서는 다음과 같은 문제점이 있었다.
소자의 집적도가 증가할수록 게이트 선폭은 작아지고, 게이트 절연막 또한 작아짐에 따라 포토레지스트 마스크로는 게이트 전극용 실리콘과의 선택비와 게이트 절연막과의 선택비를 충분히 얻을 수 없다.
따라서, 0.18㎛ 이하의 게이트 선폭에는 임계치수 컨트롤과 식각 프로파일 확보에 많은 어려움이 있다.
이를 해결하기 위해 하드 마스크를 사용하였지만, 후속 살리사이드 공정을 수반하는 게이트 식각의 경우 게이트 식각 후 전극상의 하드 마스크용 절연막의 선택적 제거가 어려워 그 적용이 불가능하다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로서, 산화막을 하드 마스크로 이용하여 게이트용 도전층을 식각하여 게이트를 형성함으로써, 0.18㎛ 이하의 게이트 선폭을 가진 고집적 소자에 적용가능하도록 한 반도체 소자의 살리사이드막을 갖는 게이트 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 살리사이드 게이트 형성방법은 활성영역과 필드영역이 정의된 반도체 기판을 제공하는 단계; 기판의 필드영역에 소자격리막을 형성하는 단계; 결과물 상부에 게이트 절연막, 도전층, 산화막 및 게이트영역을 노출시키는 포토레지스트 패턴을 차례로 증착하는 단계; 포토레지스트 패턴을 마스크로 하여 상기 산화막을 식각하여 하드 마스크를 형성하는 단계; 포토레지스트 패턴을 제거하는 단계; 하드 마스크를 이용하여 상기 도전층을 식각하여 게이트 전극을 형성하는 단계; 게이트 전극의 측벽에 스페이서를 형성함과 동시에 오버 식각 공정을 통해 상기 하드 마스크를 선택적으로 제거하는 단계; 및 게이트 전극의 상부 및 활성영역에 살리사이드막을 형성하는 단계를 포함하는 것을 특징으로 한다.
삭제
삭제
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 살리사이드막을 갖는 게이트 형성방법에 대하여 보다 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 살리사이드막을 갖는 게이트 형성방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이 반도체 기판(100)에 활성영역과 필드영역을 정의한 후, 상기 필드영역에 STI 구조를 갖는 소자 격리막(101)을 형성한다.
그리고 상기 결과물 상부에 게이트 절연막(102)과 도전층(103) 그리고 산화막(104)을 차례로 증착하고, 상기 산화막(104)상에 포토레지스트(105)를 증착한 후, 노광 및 현상공정을 이용하여 패터닝한다. 이때, 상기 게이트 절연막(102)은 산화막 또는 질화막이고, 그 두께는 10∼40Å이다.
그리고 상기 도전층(103)은 폴리실리콘 또는 비정질 실리콘이고, 상기 산화막(104)은 LP-TEOS(Low Pressure-Tetra Ethyl Ortho Silicate)막 또는 HLD(High temperature Low pressure Deposition)산화막을 이용하며, 증착 두께는 100∼400Å이다.
이 후, 상기 산화막(104) 위에 포토레지스트(미도시)를 도포한 다음, 노광 및 현상하여 게이트영역을 노출시키는 포토레지스트 패턴(105)을 형성한다. 이어, 도 2b에 도시한 바와 같이, 상기 포토레지스트 패턴을 마스크로 이용하여 상기 산화막(104)을 선택적으로 식각하여 하드마스크(104a)를 형성하고 나서, 상기 포토레지스트 패턴을 제거한다.
다시, 상기 하드 마스크(104a)를 이용하여 상기 도전층(103)을 식각하여 게이트 전극(103a)을 형성한다. 이때, 상기 도전층(103)과 하드 마스크(104a)의 식각선택비는 10:1이다.
도 2c에 도시한 바와 같이 상기 결과물 상부에 질화막(106)을 증착한 후, 전면식각 공정을 실시하여 상기 게이트 전극(103a) 양측벽에 스페이서(106a)를 형성함과 동시에 오버 식각 공정을 통해 상기 하드 마스크를 제거한다.
즉, 상기 스페이서(106a) 형성시 식각 타겟을 스페이서 증착 두께보다 100∼300Å을 오버 식각한다. 여기서, 상기 질화막(106)의 증착두께는 500∼2000Å이다. 그리고 상기 질화막(106) 대신 HLD 또는 TEOS이다.
그리고 상기 스페이서(106a)를 마스크로 이용하여 상기 게이트 절연막(102)을 선택적으로 식각 제거한다.
도 2d에 도시한 바와 같이 상기 결과물을 BOE(Bufferd Oxide Etcher) 또는 HF 수용액을 사용하여 세정공정을 실시한 후, 상기 활성영역과 게이트 전극(103a)상에 살리사이드막(107)을 형성한다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 살리사이드막을 갖는 게이트 형성방법에 의하면, 살리사이드막을 갖는 게이트 형성시 하드 마스크용 산화막을 사용하므로 0.18㎛ 이하의 게이트 선폭을 갖는 고집적 소자에 필수적인 임계치수 컨트롤과 수직한 식각 프로파일을 만족시킬 수 있다.
따라서, 소자의 특성을 향상시킬 수 있고, 제조 수율을 향상시킬 수 있는 효과가 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 살리사이드막을 갖는 게이트 형성방법을 나타낸 공정 단면도
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 살리사이드막을 갖는 게이트 형성방법을 나타낸 공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 소자 격리막
102 : 게이트 절연막 103 : 도전층
103a : 게이트 전극 104 : 하드 마스크용 산화막
105 : 포토레지스트 106a : 스페이서
107 : 살리사이드막
Claims (3)
- 활성영역과 필드영역이 정의된 반도체 기판을 제공하는 단계;상기 기판의 필드영역에 소자격리막을 형성하는 단계;상기 결과물 상부에 게이트 절연막, 게이트전극용 도전층, 하드 마스크용 산화막 및 게이트영역을 노출시키는 포토레지스트 패턴을 차례로 형성하는 단계;상기 포토레지스트 패턴을 마스크로 하여 상기 산화막을 식각하여 하드 마스크를 형성하는 단계;상기 포토레지스트 패턴을 제거하는 단계;상기 하드 마스크를 이용하여 상기 도전층을 식각하여 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함한 기판 전면에 질화막을 형성하는 단계;상기 질화막을 전면식각하여 상기 게이트 전극의 측벽에 스페이서를 형성함과 동시에 상기 식각공정을 과도하게 진행하여 상기 하드 마스크를 선택적으로 제거하는 단계;및상기 게이트 전극 및 상기 게이트전극 양측의 활성영역에 살리사이드막을 형성하는 단계를 포함하며,상기 하드 마스크를 이용하여 상기 도전층을 식각하는 공정에서, 도전층과 하드마스크의 식각선택비가 10:1인 것을 특징으로 하는 반도체 소자의 살리사이드막을 갖는 게이트 형성방법.
- 제 1 항에 있어서,상기 산화막은 LP-TEOS막 및 HLD 산화막 중 어느 하나를 이용하며, 증착두께는 100∼400Å인 것을 특징으로 하는 반도체 소자의 살리사이드막을 갖는 게이트 형성방법.
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0006788A KR100487629B1 (ko) | 2002-02-06 | 2002-02-06 | 반도체 소자의 살리사이드막을 갖는 게이트 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0006788A KR100487629B1 (ko) | 2002-02-06 | 2002-02-06 | 반도체 소자의 살리사이드막을 갖는 게이트 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030067000A KR20030067000A (ko) | 2003-08-14 |
| KR100487629B1 true KR100487629B1 (ko) | 2005-05-03 |
Family
ID=32220724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0006788A KR100487629B1 (ko) | 2002-02-06 | 2002-02-06 | 반도체 소자의 살리사이드막을 갖는 게이트 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100487629B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980040629A (ko) * | 1996-11-29 | 1998-08-17 | 김광호 | 반도체 장치의 살리사이드 형성방법 |
| KR19980048967A (ko) * | 1996-12-18 | 1998-09-15 | 김영환 | 전계 효과 트랜지스터 제조방법 |
| KR19980057703A (ko) * | 1996-12-30 | 1998-09-25 | 김광호 | 반도체소자의 게이트 형성방법 |
| JP2001358330A (ja) * | 2000-06-12 | 2001-12-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
2002
- 2002-02-06 KR KR10-2002-0006788A patent/KR100487629B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980040629A (ko) * | 1996-11-29 | 1998-08-17 | 김광호 | 반도체 장치의 살리사이드 형성방법 |
| KR19980048967A (ko) * | 1996-12-18 | 1998-09-15 | 김영환 | 전계 효과 트랜지스터 제조방법 |
| KR19980057703A (ko) * | 1996-12-30 | 1998-09-25 | 김광호 | 반도체소자의 게이트 형성방법 |
| JP2001358330A (ja) * | 2000-06-12 | 2001-12-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030067000A (ko) | 2003-08-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6245626B1 (en) | Method of fabricating a MOS device using a sacrificial layer and spacer | |
| US6265272B1 (en) | Method of fabricating a semiconductor device with elevated source/drain regions | |
| US6380088B1 (en) | Method to form a recessed source drain on a trench side wall with a replacement gate technique | |
| KR100327428B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100537275B1 (ko) | 반도체 소자 제조방법 | |
| KR100327422B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100834440B1 (ko) | 반도체 소자의 형성방법 | |
| KR100487629B1 (ko) | 반도체 소자의 살리사이드막을 갖는 게이트 형성방법 | |
| US6278161B1 (en) | Transistor | |
| US6410422B1 (en) | Method of forming a local interconnect contact opening | |
| KR20010004237A (ko) | 자기정렬 콘택 공정을 포함하는 반도체 메모리 소자 제조방법 | |
| KR100290881B1 (ko) | 반도체 소자의 티형 게이트 및 그 제조방법 | |
| KR100525912B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100370132B1 (ko) | 반도체 소자의 제조방법 | |
| KR20030042154A (ko) | 실리사이드 패턴을 포함하는 반도체 트랜지스터의 제조 방법 | |
| KR100485159B1 (ko) | 반도체 소자의 접속홀 형성 방법 | |
| KR100344837B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR100273322B1 (ko) | 반도체소자의 제조방법 | |
| KR100379521B1 (ko) | 반도체 소자의 제조방법 | |
| KR100268807B1 (ko) | 반도체소자의콘택형성방법 | |
| KR100478479B1 (ko) | 모스 트랜지스터 제조 방법 | |
| KR100298463B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR20030051038A (ko) | 반도체 소자의 제조 방법 | |
| KR100474744B1 (ko) | 반도체 소자의 게이트 스페이서 형성 방법 | |
| KR20050104077A (ko) | 반도체소자의 게이트콘택 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080317 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |