KR20050104077A - 반도체소자의 게이트콘택 제조 방법 - Google Patents

반도체소자의 게이트콘택 제조 방법 Download PDF

Info

Publication number
KR20050104077A
KR20050104077A KR1020040029311A KR20040029311A KR20050104077A KR 20050104077 A KR20050104077 A KR 20050104077A KR 1020040029311 A KR1020040029311 A KR 1020040029311A KR 20040029311 A KR20040029311 A KR 20040029311A KR 20050104077 A KR20050104077 A KR 20050104077A
Authority
KR
South Korea
Prior art keywords
gate
contact
forming
mask
film
Prior art date
Application number
KR1020040029311A
Other languages
English (en)
Inventor
김완수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040029311A priority Critical patent/KR20050104077A/ko
Publication of KR20050104077A publication Critical patent/KR20050104077A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 게이트콘택의 크기를 충분히 확보할 수 있는 반도체소자의 게이트콘택 제조 방법을 제공하기 위한 것으로, 반도체 기판 상부에 자신의 최상부층에 질화막계 하드마스크를 구비하는 게이트패턴을 형성하는 단계, 상기 게이트패턴의 양측벽에 접하는 게이트스페이서를 형성하는 단계, 상기 게이트스페이서를 포함한 전면에 층간절연막을 형성하는 단계, 상기 층간절연막 상에 버퍼막을 형성하는 단계, 상기 버퍼막 상에 콘택마스크를 형성하는 단계, 상기 콘택마스크를 식각마스크로 상기 버퍼막과 상기 층간절연막을 식각하여 상기 게이트패턴의 질화막계 하드마스크 표면을 노출시키는 제1게이트콘택홀을 형성하는 단계, 상기 콘택마스크를 제거하는 단계, 상기 게이트패턴의 질화막계 하드마스크를 선택적으로 제거하여(뜨거운 인산용액 이용) 상기 제1게이트콘택홀보다 폭이 큰 제2게이트콘택홀을 형성하는 단계, 및 상기 제1,2게이트콘택홀에 매립되는 게이트콘택을 형성하는 단계를 포함한다.

Description

반도체소자의 게이트콘택 제조 방법{METHOD FOR MANUFACTURING GATE-CONTACT IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 게이트콘택 제조 방법에 관한 것이다.
최근에 MOSFET의 디자인룰이 90nm급 레벨로 급속히 감소되면서 그에 대응하는 게이트전극의 선폭, 게이트산화막의 두께, 접합 깊이 등도 매우 작아지고 있는 실정이다. 그 중에서도 특히 게이트전극 측면에서 볼 때, RC 지연(delay) 문제를 해결하기 위한 저저항 게이트전극 개발이 요구되고 있다.
따라서, 일반적인 폴리실리콘막 게이트전극을 대체할 수 있는 전이금속 실리사이드(Transition metal-silicide)/폴리실리콘막의 적층 게이트전극[이하 폴리사이드(polycide) 게이트전극]에 대한 연구가 진행되었고, 그 결과 현재에는 텅스텐폴리사이드 게이트전극이 양산에 적용되어 제품으로 생산되고 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 게이트 콘택 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)의 소정 부분에 소자간 분리를 위한 필드산화막(12)을 형성한 후, 반도체 기판(11)의 표면 상에 게이트산화막(13)을 형성한다.
다음으로, 게이트산화막(13) 상에 게이트전극물질로서 폴리실리콘막(14), 텅스텐실리사이드막(15)을 증착하고, 텅스텐실리사이드막(15) 상에 게이트하드마스크질화막(16)을 형성한다.
계속해서, 게이트하드마스크질화막(16), 텅스텐실리사이드막(15) 및 폴리실리콘막(14)을 패터닝하여 텅스텐폴리사이드 구조의 게이트패턴을 형성하고, 게이트산화막(13)을 식각한다.
다음으로, 게이트패턴의 외측 반도체 기판(11) 내에 이온주입을 통해 소스/드레인영역(17)을 형성한 후, 게이트패턴의 양측벽에 접하는 게이트스페이서(18)를 형성한다.
계속해서, 게이트패턴 및 게이트스페이서(18)를 포함한 전면에 층간절연막(19)을 형성한 후, 층간절연막(19)을 CMP(Chemical Mechanical Polishing) 공정을 통해 평탄화시킨다.
도 1b에 도시된 바와 같이, 평탄화된 층간절연막(19) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 콘택마스크(20)를 형성한다. 이때, 콘택마스크(20)는 콘택이 형성될 지역을 오픈시키는 것으로, 소스/드레인영역(18)에 형성될 소스/드레인콘택 및 게이트패턴에 형성될 게이트콘택을 정의한다.
다음으로, 콘택마스크(20)를 식각마스크로 층간절연막(19) 및 게이트하드마스크질화막(16)을 각각 건식 식각(dry etch)하여 콘택홀(21a, 21b)을 형성한다. 이때, 콘택홀(21a, 21b)은 반도체기판(11)의 활성영역 표면을 노출시키는 콘택홀(21a)과 게이트패턴의 텅스텐실리사이드막(15) 표면을 노출시키는 콘택홀(21b)이다. 이하, 콘택홀(21a, 21b)을 소스/드레인콘택홀(21a)과 게이트콘택홀(21b)이라고 약칭하기로 한다.
도 1c에 도시된 바와 같이, 콘택마스크(20)를 제거한 후, 소스/드레인콘택홀(21a)과 게이트콘택홀(21b)에 콘택물질을 매립하여 소스/드레인콘택(22a) 및 게이트콘택(22b)을 각각 형성한다.
상기한 종래기술은, 텅스텐폴리사이드구조의 게이트에 형성되는 게이트콘택(22b)은 게이트 상에 위치한 게이트하드마스크질화막(16)을 제거하여 텅스텐실리사이드막(15) 표면을 노출시키는 구조로 형성된다.
그러나, 종래기술은 소스/드레인콘택홀(21a)과 게이트콘택홀(21b) 형성시 콘택홀의 바닥으로 갈수록 CD(Critical Dimension)가 작아지므로 콘택의 크기를 충분히 확보하지 못하여 콘택저항이 증가하는 문제가 발생한다. 특히, 게이트콘택(22b)의 콘택저항이 커지면 게이트의 동작속도가 느려져 tRCD(/RAS to /CAS delay time) 마진을 확보할 수 없게 된다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 제안된 것으로, 게이트콘택의 크기를 충분히 확보할 수 있는 반도체소자의 게이트콘택 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 게이트콘택 제조 방법은 반도체 기판 상부에 자신의 최상부층에 질화막계 하드마스크를 구비하는 게이트패턴을 형성하는 단계, 상기 게이트패턴의 양측벽에 접하는 게이트스페이서를 형성하는 단계, 상기 게이트스페이서를 포함한 전면에 층간절연막을 형성하는 단계, 상기 층간절연막 상에 버퍼막을 형성하는 단계, 상기 버퍼막 상에 콘택마스크를 형성하는 단계, 상기 콘택마스크를 식각마스크로 상기 버퍼막과 상기 층간절연막을 식각하여 상기 게이트패턴의 질화막계 하드마스크 표면을 노출시키는 제1게이트콘택홀을 형성하는 단계, 상기 콘택마스크를 제거하는 단계, 상기 게이트패턴의 질화막계 하드마스크를 선택적으로 제거하여 상기 제1게이트콘택홀보다 폭이 큰 제2게이트콘택홀을 형성하는 단계, 및 상기 제1,2게이트콘택홀에 매립되는 게이트콘택을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 질화막계 하드마스크만을 선택적으로 습식식각하는 뜨거운 인산용액을 이용하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 반도체소자의 콘택 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(31)의 소정 부분에 소자간 분리를 위한 필드산화막(32)을 형성한 후, 반도체 기판(31)의 표면 상에 게이트산화막(33)을 형성한다.
다음으로, 게이트산화막(33) 상에 게이트전극물질로서 폴리실리콘막(34), 텅스텐실리사이드막(35)을 증착하고, 텅스텐실리사이드막(35) 상에 게이트하드마스크질화막(36)을 형성한다.
계속해서, 게이트하드마스크질화막(36), 텅스텐실리사이드막(35) 및 폴리실리콘막(34)을 패터닝하여 텅스텐폴리사이드 구조의 게이트패턴을 형성하고, 게이트산화막(33)을 식각한다.
다음으로, 게이트패턴의 외측 반도체 기판(31) 내에 이온주입을 통해 소스/드레인영역(37)을 형성한 후, 게이트패턴의 양측벽에 접하는 게이트스페이서(38)를 형성한다. 이때, 게이트스페이서(38)는 실리콘질화막을 증착한 후 에치백하여 형성한다.
계속해서, 게이트패턴 및 게이트스페이서(38)를 포함한 전면에 층간절연막(39)을 형성한 후, 층간절연막(39)을 CMP(Chemical Mechanical Polishing) 공정을 통해 평탄화시킨다.
도 2b에 도시된 바와 같이, 평탄화된 층간절연막(39) 상에 버퍼폴리실리콘막(40)을 증착한 후, 버퍼폴리실리콘막(40) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 콘택마스크(41)를 형성한다.
이때, 콘택마스크(41)는 콘택이 형성될 지역을 오픈시키는 것으로, 소스/드레인영역에 형성될 소스/드레인콘택홀 및 게이트패턴에 형성될 게이트콘택홀을 정의한다.
다음으로, 콘택마스크(41)를 식각마스크로 버퍼폴리실리콘막(40)과 층간절연막(39)을 건식식각하되, 게이트하드마스크질화막(36)에서 식각을 정지시킨다.
상기 콘택마스크(41)를 이용한 건식식각 공정에 의해 제1게이트콘택홀(42a)과 제1소스/드레인콘택홀(43a)이 형성된다. 여기서, 제1게이트콘택홀(42a)과 제1소스/드레인콘택홀(43a)은 설정된 게이트콘택홀 및 소스/드레인콘택홀을 일부 깊이로 형성한 것이다.
도 2c에 도시된 바와 같이, 콘택마스크(41)를 제거한 후, 뜨거운 인산(Hot H3PO4)을 이용한 습식식각(wet etch)을 통해 제1게이트콘택홀(42a) 아래 노출된 게이트하드마스크질화막(36)을 제거한다. 여기서, 뜨거운 인산은 질화막 물질만 선택적으로 습식식각하는 용액으로서 버퍼폴리실리콘막(40)과 산화막질인 층간절연막(39)은 식각하지 않는다.
상기한 뜨거운 인산을 이용한 습식식각으로 게이트하드마스크질화막(36)이 선택적으로 식각되어 제2게이트콘택홀(42b)이 개방되는데, 제2게이트콘택홀(42b)은 습식식각의 특성인 등방성 프로파일을 갖는다.
한편, 인산용액은 30초∼60초동안 적용한다.
도 2d에 도시된 바와 같이, 버퍼폴리실리콘막(40)을 버퍼로 하여 층간절연막(39)을 식각하여 소스/드레인영역(37)의 표면을 노출시키는 제2소스/드레인콘택홀(43b)을 형성한다. 이와 같이, 버퍼폴리실리콘막(40)을 도입하여 제2소스/드레인콘택홀(43b) 형성을 위한 식각공정시 마스크로 이용한다.
예컨대, 감광막을 이용한 콘택마스크(41)를 잔류시킨 상태에서 인산용액을 도입하면 인산용액에 의해 콘택마스크(41)가 손실되고, 손실된 콘택마스크(41)로는 제2소스/드레인콘택홀(43b)을 정확하게 형성하는데 어려움이 있다.
따라서, 버퍼폴리실리콘막(40)을 도입하여 제2소스/드레인콘택홀(43b) 형성을 위한 마스크로 이용한다.
도 2e에 도시된 바와 같이, 버퍼폴리실리콘막(40)을 제거한 후, 제1,2게이트콘택홀(42a, 42b)과 제1,2소스/드레인콘택홀(43a, 43b)에 콘택물질을 매립하여 게이트콘택(44)과 소스/드레인콘택(45)을 각각 형성한다.
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 반도체소자의 콘택 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(51)의 소정 부분에 소자간 분리를 위한 필드산화막(52)을 형성한 후, 반도체 기판(51)의 표면 상에 게이트산화막(53)을 형성한다.
다음으로, 게이트산화막(53) 상에 게이트전극물질로서 폴리실리콘막(54), 텅스텐실리사이드막(55)을 증착하고, 텅스텐실리사이드막(55) 상에 게이트하드마스크질화막(56)을 형성한다.
계속해서, 게이트하드마스크질화막(56), 텅스텐실리사이드막(55) 및 폴리실리콘막(54)을 패터닝하여 텅스텐폴리사이드 구조의 게이트패턴을 형성하고, 게이트산화막(53)을 식각한다.
다음으로, 게이트패턴의 외측 반도체 기판(51) 내에 이온주입을 통해 소스/드레인영역(57)을 형성한 후, 게이트패턴의 양측벽에 접하는 게이트스페이서(58)를 형성한다.
이때, 게이트스페이서(58)는 실리콘산화막과 실리콘질화막을 차례로 증착한 후 에치백하여 형성한 것으로, 게이트패턴의 측벽에 접하는 'L'자형 실리콘산화막스페이서(58a)와 실리콘산화막스페이서(5ab)에 접하는 돔(Dome)형 실리콘질화막스페이서(58b)의 이중 스페이서 구조로 형성된다.
계속해서, 게이트패턴 및 게이트스페이서(58)를 포함한 전면에 층간절연막(59)을 형성한 후, 층간절연막(59)을 CMP(Chemical Mechanical Polishing) 공정을 통해 평탄화시킨다.
도 3b에 도시된 바와 같이, 평탄화된 층간절연막(59) 상에 버퍼폴리실리콘막(60)을 증착한 후, 버퍼폴리실리콘막(60) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 콘택마스크(61)를 형성한다.
이때, 콘택마스크(61)는 콘택이 형성될 지역을 오픈시키는 것으로, 소스/드레인영역에 형성될 소스/드레인콘택홀 및 게이트패턴에 형성될 게이트콘택홀을 정의한다.
다음으로, 콘택마스크(61)를 식각마스크로 버퍼폴리실리콘막(60)과 층간절연막(59)을 식각하되, 게이트하드마스크질화막(56)에서 식각을 정지시킨다.
상기 콘택마스크(61)를 이용한 건식식각 공정에 의해 제1게이트콘택홀(62a)과 제1소스/드레인콘택홀(63a)이 형성된다. 여기서, 제1게이트콘택홀(62a)과 제1소스/드레인콘택홀(63a)은 설정된 게이트콘택홀 및 소스/드레인콘택홀을 일부 깊이로 형성한 것이다.
도 3c에 도시된 바와 같이, 콘택마스크(61)를 제거한 후, 뜨거운 인산(Hot H3PO4)을 이용한 습식식각(wet etch)을 통해 제1게이트콘택홀(62a) 아래에 노출된 게이트하드마스크질화막(56)을 제거한다. 여기서, 뜨거운 인산은 질화막 물질만 선택적으로 습식식각하는 용액으로서 버퍼폴리실리콘막(60)과 산화막질인 층간절연막(59), 그리고 실리콘산화막스페이서(58a)는 식각하지 않는다.
상기한 뜨거운 인산을 이용한 습식식각으로 게이트하드마스크질화막(56)이 선택적으로 식각되어 제2게이트콘택홀(62b)이 개방되는데, 제2게이트콘택홀(62b)은 습식식각의 특성인 등방성 프로파일을 갖는다.
한편, 인산용액은 30초∼60초동안 적용한다.
도 3d에 도시된 바와 같이, 버퍼폴리실리콘막(60)을 버퍼로 하여 층간절연막(59)을 식각하여 소스/드레인영역(57)의 표면을 노출시키는 제2소스/드레인콘택홀(63b)을 형성한다.
이와 같이, 버퍼폴리실리콘막(60)을 도입하여 제2소스/드레인콘택홀(63b) 형성을 위한 식각공정시 마스크로 이용하는데, 감광막을 이용한 콘택마스크는 습식식각시 손실되고, 손실된 콘택마스크로는 소스/드레인콘택홀을 정확하게 형성하는데 어려움이 있다.
도 3e에 도시된 바와 같이, 버퍼폴리실리콘막(60)을 제거한 후, 제1,2게이트콘택홀(62a, 62b)과 제1,2소스/드레인콘택홀(63a, 63b)에 콘택물질을 매립하여 게이트콘택(64)과 소스/드레인콘택(65)을 각각 형성한다.
제2실시예는 제1실시예에서 게이트하드마스크질화막(36)의 습식식각시 뜨거운 인산이 게이트스페이서(38)로 사용된 실리콘질화막을 추가로 제거하는 문제를 방지하기 위해 게이트스페이서를 실리콘산화막스페이서(58a)와 실리콘질화막스페이서(58b)의 이중 구조로 형성하고 있다.
상술한 제1,2실시예에 따르면, 게이트패턴의 게이트하드마스크질화막을 습식식각을 통해 제거해주므로써 게이트콘택홀의 크기를 확보하고 있다.
한편, 제1,2실시예에서는 게이트하드마스크질화막을 일부 남기고 있으나, 게이트하드마스크질화막을 모두 제거할 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 게이트콘택이 형성될 게이트콘택홀의 크기를 넓혀 게이트의 동작속도를 빠르게 하므로써 tRCD, tRP(Row Precharge time)를 확보할 수 있는 효과가 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 게이트 콘택 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 반도체소자의 콘택 제조 방법을 도시한 공정 단면도,
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 반도체소자의 콘택 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드산화막
33 : 게이트산화막 34 : 폴리실리콘막
35 : 텅스텐실리사이드막 36 : 게이트하드마스크질화막
37 : 소스/드레인영역 38 : 게이트스페이서
39 : 층간절연막 40 : 버퍼폴리실리콘막
41 : 콘택마스크 42 : 게이트콘택홀
43 : 소스/드레인콘택홀

Claims (6)

  1. 반도체 기판 상부에 자신의 최상부층에 질화막계 하드마스크를 구비하는 게이트패턴을 형성하는 단계;
    상기 게이트패턴의 양측벽에 접하는 게이트스페이서를 형성하는 단계;
    상기 게이트스페이서를 포함한 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 버퍼막을 형성하는 단계;
    상기 버퍼막 상에 콘택마스크를 형성하는 단계;
    상기 콘택마스크를 식각마스크로 상기 버퍼막과 상기 층간절연막을 식각하여 상기 게이트패턴의 질화막계 하드마스크 표면을 노출시키는 제1게이트콘택홀을 형성하는 단계;
    상기 콘택마스크를 제거하는 단계;
    상기 게이트패턴의 질화막계 하드마스크를 선택적으로 제거하여 상기 제1게이트콘택홀보다 폭이 큰 제2게이트콘택홀을 형성하는 단계; 및
    상기 제1,2게이트콘택홀에 매립되는 게이트콘택을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 게이트콘택 제조 방법.
  2. 제1항에 있어서,
    상기 게이트스페이서는,
    상기 게이트패턴의 측벽에 접하는 산화막스페이서와 상기 산화막스페이서에 접하는 질화막스페이서로 이루어진 이중 스페이서 구조로 형성하는 것을 특징으로 하는 반도체소자의 게이트콘택 제조 방법.
  3. 제1항에 있어서,
    상기 제2게이트콘택홀을 형성하는 단계는,
    상기 질화막계 하드마스크만을 선택적으로 습식식각하는 용액을 이용하는 것을 특징으로 하는 반도체소자의 게이트콘택 제조 방법.
  4. 제3항에 있어서,
    상기 용액은, 뜨거운 인산용액을 이용하는 것을 특징으로 하는 반도체소자의 게이트콘택 제조 방법.
  5. 제1항에 있어서,
    상기 버퍼막은, 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 게이트콘택 제조 방법.
  6. 제1항에 있어서,
    상기 게이트스페이서는,
    질화막으로 이루어진 단일 스페이서 구조로 형성하는 것을 특징으로 하는 반도체소자의 게이트콘택 제조 방법.
KR1020040029311A 2004-04-28 2004-04-28 반도체소자의 게이트콘택 제조 방법 KR20050104077A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040029311A KR20050104077A (ko) 2004-04-28 2004-04-28 반도체소자의 게이트콘택 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040029311A KR20050104077A (ko) 2004-04-28 2004-04-28 반도체소자의 게이트콘택 제조 방법

Publications (1)

Publication Number Publication Date
KR20050104077A true KR20050104077A (ko) 2005-11-02

Family

ID=37281757

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040029311A KR20050104077A (ko) 2004-04-28 2004-04-28 반도체소자의 게이트콘택 제조 방법

Country Status (1)

Country Link
KR (1) KR20050104077A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100807017B1 (ko) * 2007-01-17 2008-02-25 삼성에스디아이 주식회사 휴대용 전자기기
US20140231932A1 (en) * 2013-02-21 2014-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and Apparatus of Metal Gate Transistors
US20140252496A1 (en) * 2013-03-07 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Gate Contact Structure for FinFET

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100807017B1 (ko) * 2007-01-17 2008-02-25 삼성에스디아이 주식회사 휴대용 전자기기
US7827422B2 (en) 2007-01-17 2010-11-02 Samsung Mobile Display Co., Ltd. Portable electronic device having double-side display powered by corresponding power supply
US20140231932A1 (en) * 2013-02-21 2014-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and Apparatus of Metal Gate Transistors
US9252259B2 (en) * 2013-02-21 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of metal gate transistors
US9508590B2 (en) 2013-02-21 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of metal gate transistors
US20140252496A1 (en) * 2013-03-07 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Gate Contact Structure for FinFET
US9385069B2 (en) * 2013-03-07 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Gate contact structure for FinFET
US9761677B2 (en) 2013-03-07 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gate contact structure of FinFET

Similar Documents

Publication Publication Date Title
KR100414220B1 (ko) 공유 콘택을 가지는 반도체 장치 및 그 제조 방법
KR100378200B1 (ko) 반도체 소자의 콘택 플러그 형성방법
US7785967B2 (en) Method for manufacturing a semiconductor device
JP2000208729A5 (ko)
US6380088B1 (en) Method to form a recessed source drain on a trench side wall with a replacement gate technique
KR100348316B1 (ko) 반도체 소자의 제조방법
KR100889313B1 (ko) 반도체 소자의 제조 방법
JP2003060069A (ja) 二重ゲート酸化膜を有する半導体素子の製造方法
KR20000042460A (ko) 반도체소자의 비트라인 콘택 형성방법
KR20050104077A (ko) 반도체소자의 게이트콘택 제조 방법
JP2002050702A (ja) 半導体装置
KR20010004237A (ko) 자기정렬 콘택 공정을 포함하는 반도체 메모리 소자 제조방법
KR100277905B1 (ko) 반도체 메모리 소자의 제조 방법
KR100691484B1 (ko) 반도체소자의 플러그 제조 방법
KR20080000980A (ko) 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법
US20090298271A1 (en) Method for manufacturing a semiconductor device
KR20000045437A (ko) 반도체소자의 자기정렬적인 콘택 형성방법
KR20080029660A (ko) 반도체 소자 및 그의 제조 방법
KR20050067485A (ko) 삼중 게이트스페이서를 구비한 반도체소자의 제조 방법
KR100629694B1 (ko) 반도체 소자 제조 방법
KR100218735B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100531460B1 (ko) 반도체소자의 제조 방법
KR100339418B1 (ko) 반도체 소자의 제조 방법
KR20040008600A (ko) 반도체 메모리 소자의 콘택홀 형성방법
KR100732274B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination