KR100732274B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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김윤남
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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 1) 반도체 기판상의 활성영역에 폴리실리콘막, 게이트 금속 및 하드마스크층이 순차적으로 증착된 게이트 적층구조를 형성하는 단계; 2) 상기 게이트 적층구조의 측벽에 절연막 스페이서를 형성하는 단계; 3) 활성영역의 장축방향 에지부에 형성된 절연막 스페이서 상부에만 선택적으로 감광막을 도포하는 단계; 및 4) 상기 감광막을 식각방지막으로 상기 절연막 스페이서를 2차 식각하여 상기 활성영역 에지부의 절연막 스페이서를 타부분보다 두껍게 형성하는 단계를 포함하는 반도체 소자의 제조방법에 관한 것이다. 본 발명의 방법에 따르면 활성영역 중심부 및 에지부에 형성된 게이트 스페이서의 두께 차이로 인해 활성영역 에지부를 통해 흐르는 기생 전류를 제거함으로써 서브쓰레스홀드 전류 특성을 개선할 수 있다.
스페이서, 게이트, 서브쓰레스홀드 전류

Description

반도체 소자의 제조방법{Method of Fabricating Semiconductor Device}
도 1a 내지 도 1c는 종래 반도체 소자 제조 과정을 도시한 공정 단면도이다.
도 2a 내지 도 2d는 본 발명의 반도체 소자 제조 과정을 도시한 공정 단면도 및 평면도이다.
<도면의 주요 부분에 대한 부호 설명>
11,110 ; 반도체 기판, 12 ; 소자분리막,
13,130 ; 폴리실리콘막, 14,140 ; 게이트 금속,
15,150 ; 하드마스크층, 16,160 ; 절연막
17,170,170' ; 스페이서, 180 ; 감광막
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 게이트 하부의 활성영역 에지부의 스페이서를 활성영역 중심부보다 두껍게 형성함으로써 활성영역 에지부를 통해 흐르는 기생 전류를 제거하여 서브쓰레스홀드 전류(subthreshold current) 특성을 개선하는 것을 특징으로 하는 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자의 콘택공정은 반도체 기판 상에 게이트를 형성하고 그 측벽에 절연막 스페이서를 형성한 다음, 전체표면 상부에 층간절연막을 형성하고 콘택 공정으로 상기 반도체 기판을 노출시키는 순으로 진행된다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 트랜지스터 형성방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(11)에 활성영역을 정의하는 소자분리막(12)을 형성한 후, 상기 반도체 기판(11)을 포함한 전체표면 상부에 게이트산화막(미도시), 폴리실리콘막(13), 게이트 금속(14) 및 하드마스크층(15)인 질화막을 적층한다. 그 다음, 게이트 마스크(미도시)를 이용한 사진식각공정으로 상기 하드마스크층(15), 게이트 금속(14), 폴리실리콘막(13) 및 게이트산화막(미도시)을 식각하여 게이트를 형성한다.
도 1b 및 도 1c를 참조하면, 상기 게이트를 포함한 전체표면상부에 절연막(16)을 형성하고, 상기 절연막(16)을 이방성 식각하여 상기 게이트 측벽에만 절연막 스페이서(17)를 형성한다. 후속 공정으로 층간절연막을 형성하고 콘택 공정으로 상기 층간절연막을 식각하여 상기 절연막 스페이서(17) 사이의 반도체 기판(11)을 노출시키는 콘택홀(미도시)을 형성한다.
이와 관련하여, 종래 게이트 형성 방법에서는 게이트와 수직하는 방향의 활성영역 에지부에서 서브쓰레스홀드 전류가 많이 흐르는 문제가 있었다. 이러한 문제는 공정 완료 후 테스트를 진행시 스탠바이(standy by) 전류 측정에서부터 IDD 전류를 증가시켜 DC 페일(fail)의 원인으로 작용하게 된다. 이러한 페일로 말미암 아 초기 DC 페일이 증가하여 개발 초기 수율-램프 업(ramp up)이 지연되고, 개발 기간을 증가시키며, 개발이 완료되더라도 수율 저하의 원인이 되었다.
상기와 같은 문제점을 개선하기 위해, 종래에는 게이트 에지와 활성영역 에지 경계부의 게이트 CD (critical dimension)를 증가시켜 오프(off) 특성을 개선시킨 게이트 탭(tap) 방법을 사용하기도 하였지만, 이와 같이 게이트 탭을 사용하게 될 경우에는 게이트 탭 부분을 원하는 모양으로 조절하기 어렵다는 단점이 있었다.
본 발명은 상기와 같은 종래 반도체 소자 제조방법상의 문제점을 해결하기 위해 안출된 것으로서, 활성영역 상의 게이트 중심부 및 에지부에 서로 다른 두께의 스페이서를 형성하여 활성영역 에지부로 흐르는 서브쓰레스홀드 전류를 감소시키는 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은
반도체 기판상의 활성영역에 폴리실리콘막, 게이트 금속 및 하드마스크층이 순차적으로 증착된 게이트 적층구조를 형성하는 단계;
상기 게이트 적층구조의 측벽에 절연막 스페이서를 형성하는 단계;
활성영역의 에지부에 형성된 절연막 스페이서 상부에 선택적으로 감광막을 도포하는 단계; 및
상기 감광막을 식각방지막으로 상기 절연막 스페이서를 2차 식각하여 상기 활성영역 에지부의 절연막 스페이서를 타부분보다 두껍게 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
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이하, 첨부된 도면을 참고하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조방법을 도시하는 공정도로서, 좌측 도면은 평면도이고, 우측 도면은 각각 좌측 도면의 A 및 B 부분을 절단한 단면도를 나타낸다.
도 2a를 참조하면, 반도체 기판(110) 상의 활성영역(100)에 폴리실리콘막(130), 게이트 금속(140) 및 하드마스크층(150)이 순차적으로 증착된 게이트(200) 적층구조를 형성한다. 이때, 상기 게이트 금속(140)으로는 텅스텐 실리사이드(WSi)를 사용하고, 상기 하드마스크층(150)으로는 질화막을 사용하는 것이 바람직하지만, 반드시 이에 한정되는 것은 아니다.
도 2b를 참조하면, 게이트 스페이서(170)를 형성하기 위해 전체 표면 상부에 게이트 스페이서 물질인 절연막을 증착한 후, 상기 절연막을 이방성 식각하여 상기 게이트 적층구조의 측벽에만 소정 두께의 게이트 스페이서(170)를 형성한다. 이때, 상기 게이트 스페이서 물질은 하나 이상의 여러 층으로 분리하여 증착하여도 무방하며, 산화막, 질화막 또는 이들이 혼합되어 사용될 수 있다.
도 2c를 참조하면, 활성영역 에지부(A)에 형성된 게이트 적층구조 상부에만 선택적으로 감광막(180)을 도포한다. 상기 과정은 바람직하게는 전체표면 상부에 감광막(180)을 도포한 후 노광마스크(미도시)를 이용한 선택적인 노광 및 현상 공정을 통해 수행될 수 있다.
도 2d를 참조하면, 상기 감광막(180)을 식각방지막으로 활성영역 중심부(B) 의 절연막 스페이서를 2차 식각한다. 이때, 활성영역 에지부(A)의 스페이서에는 감광막이 도포되어 있어 식각이 되지 않고 활성영역 중심부의 스페이서만 식각되므로, 최종적으로는 활성영역 에지부의 스페이서(170) 두께가 활성영역 중심부의 스페이서(170')보다 두껍게 된다. 따라서, 서브쓰레스홀드 전류가 주로 흐르는 활성영역 모트(moat) 지역의 게이트 경계부의 스페이서를 두껍게 형성하여 스페이서 두께가 얇은 활성영역 중심부보다 상대적으로 Vt를 증가시켜 주는 원리로 활성영역 에지부(A)를 통해 흐르는 기생전류를 제거함으로써 서브쓰레스홀드 전류 특성을 개선시키고, 궁극적으로 IDD 전류 특성을 개선할 수 있다.
아울러, 본 발명의 목적과는 다른 특수한 목적을 위하여, 상기와는 반대로 활성영역 중심부보다 활성영역 에지부의 게이트 스페이서 두께를 더 얇게 형성할 수도 있다.
상기에서 살펴본 바와 같이, 본 발명의 방법에 따르면 활성영역 중심부 및 에지부에 형성된 게이트 스페이서의 두께 차이로 인해 활성영역 에지부를 통해 흐르는 기생 전류를 제거함으로써 서브쓰레스홀드 전류 특성을 개선할 수 있고, 궁극적으로 IDD 전류 특성을 개선할 수 있다.

Claims (5)

  1. 반도체 기판상의 활성영역에 폴리실리콘막, 게이트 금속 및 하드마스크층이 순차적으로 증착된 게이트 적층구조를 형성하는 단계;
    상기 게이트 적층구조의 측벽에 절연막 스페이서를 형성하는 단계;
    활성영역의 에지부에 형성된 절연막 스페이서 상부에 선택적으로 감광막을 도포하는 단계; 및
    상기 감광막을 식각방지막으로 상기 절연막 스페이서를 2차 식각하여 상기 활성영역 에지부의 절연막 스페이서를 타부분보다 두껍게 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 게이트 금속은 텅스텐 실리사이드(WSi)인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 절연막 스페이서는 산화막, 질화막 또는 이들이 혼합되어 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 절연막 스페이서를 형성하는 단계는 이방성 식각으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1항에 있어서,
    상기 절연막 스페이서를 2차 식각하는 단계는 이방성 식각으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
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Citations (3)

* Cited by examiner, † Cited by third party
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KR19990085622A (ko) * 1998-05-20 1999-12-15 윤종용 반도체 장치의 제조 방법
KR100281889B1 (ko) * 1993-08-31 2001-03-02 윤종용 필드 실드 분리영역을 갖는 반도체장치 및 그 제조방법
KR20050012577A (ko) * 2003-07-25 2005-02-02 주식회사 하이닉스반도체 반도체소자의 게이트 버퍼스페이서 형성방법

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