KR100827531B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 피모오스(PMOS) 트랜지스터에 압축 응력(Compressive stress)을 인가하고, 엔모오스(NMOS) 트랜지스터에 상대적으로 작은 압축 응력을 인가토록 STI 공정을 변경하여 트랜지스터를 설계함으로써 소자의 이동성(Mobility) 개선하여 소자의 동작 특성을 향상시킬 수 있는 기술이다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 단면도.
도 2는 본 발명의 다른 실시 예에 따른 반도체 소자의 단면도.
도 3a 내지 3e는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 4a 내지 4c는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 피모오스(PMOS) 트랜지스터에 압축 응력(Compressive stress)을 인가하고, 엔모오스(NMOS) 트랜지스터에 상대적으로 작은 압축 응력을 인가토록 STI 공정을 변경하여 트랜지스터를 설계함으로써 소자의 이동성(Mobility) 개선하여 소자의 동작 특성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 집적회로를 구성하는 트랜지스터와 같은 소자의 속도를 증가시 키기 위해, 집적회로 제조자들은 소자 크기를 감소시켰다. 작은 소자는 더 빠른 속도로 동작할 수 있지만, 소스/드레인 항복 전압의 감소, 접합 용량의 증가 및 임계 전압의 불안정성과 같은 소자의 2차적 성능 요소들이 트랜지스터 성능에 단 채널 효과라고 불리는 부정적인 영향이 미친다.
소자 동작 속도를 증가시키는 기술은 소자 크기를 줄이는 문제에서 캐리어 이동성(Mobility)를 개선하고 단 채널 효과를 경감하는 문제로 변경되었다. 소자의 캐리어 이동성는 반도체 소자들을 스트레인(Straining)시킴으로써 개선될 수 있다. 트랜지스터에 스트레스를 인가 시 엔모오스와 피모오스의 동작 특성이 향상되도록 하려면 채널 방향을 기준으로 각각 장력(Tensile stress)과 압축 응력(Compressive stress)이 인가되어야 한다. 우선 게이트 스페이서 형성 시 스페이서 물질과 증착 조건을 조절하여 트랜지스터의 종류에 따라 다른 스트레스를 인가하여 이동성를 개선하고자 하는 시도가 있었다. 그러나 게이트 물질이 단단(Hard)한 텅스텐 실리사이드에서 무른(Soft) 텅스텐(W)으로 바뀌었기 때문에 게이트 구조물 상부에 인가되는 스트레스에 대해 게이트 물질이 버퍼 역할을 함으로써 의도한 스트레스를 충분히 전달하기 어렵다. 또한, 실리콘 게르마늄 소스/드레인 영역을 이용한 이동성 개선방법과 SOI 기판을 이용한 방법은 많은 비용을 요구하는 단점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 특히 피모오스(PMOS) 트랜지스터 영역에서 소자 분리 구조의 일부를 상대적으로 압축 응력(Compressive stress)이 큰 물질로 형성하도록 설계를 변경하여 게이트 하부의 반도체 기판에 압축 응력을 인가함으로써 소자의 이동성(Mobility)을 개선할 수 있다. 또한, 엔모오스(NMOS) 트랜지스터 영역에서 상대적으로 압축 응력이 큰 물질을 제거토록 설계를 변경하여 게이트 하부의 반도체 기판에 상대적으로 압축 응력을 덜 받게 함으로써 소자의 이동성을 개선할 수 있는 반도체 소자 및 그 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명의 일 실시 예에 따른 반도체 소자는,
반도체 기판 내에 형성되며, 활성 영역을 정의하는 상부 및 하부 소자 분리 구조와, 활성 영역 상부에 위치한 게이트 구조물을 포함하되, 상부 소자 분리 구조는 하부 소자 분리 구조보다 상대적으로 압축 응력(Compressive stress)이 큰 물질로 형성하는 것을 특징으로 한다.
또한, 본 발명의 다른 실시 예에 따른 반도체 소자는,
피모오스(PMOS) 영역과 엔모오스(NMOS) 영역을 포함한 반도체 기판에 형성되며, 활성 영역을 정의하는 상부 및 하부 소자 분리 구조와, 활성 영역 상부에 위치한 게이트 구조물을 포함하되, 피모오스 영역에서 상부 소자 분리 구조는 하부 소자 분리 구조보다 상대적으로 압축 응력이 큰 물질로 형성하며, 피모오스 영역에서 상부 소자 분리 구조는 엔모오스 영역의 상부 소자 분리 구조보다 상대적으로 압축 응력이 큰 물질로 형성하는 것을 특징으로 한다.
그리고 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은
삭제
반도체 기판에 활성 영역을 정의하는 소자 분리 구조를 형성하는 단계와, 소정 두께의 소자 분리 구조를 식각하여 리세스를 형성하는 단계와, 리세스를 포함하는 활성 영역 상부에 게이트 도전층 및 게이트 하드 마스크층을 형성하는 단계와, 게이트 마스크로 게이트 하드 마스크층 및 게이트 도전층을 패터닝하여 반도체 기판 상부에 게이트 구조물을 형성하되, 리세스에 소정 두께의 상기 게이트 도전층을 남기는 단계와, 리세스 상부의 상기 게이트 도전층을 산화시켜 상부 및 하부 소자 분리 구조를 형성하되, 상부 소자 분리 구조는 하부 소자 분리 구조보다 상대적으로 압축 응력(Compressive stress)이 큰 물질로 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
삭제
도 1은 본 발명의 제 1 실시 예에 따른 반도체 소자를 도시한 단면도이다. 하부 소자 분리 구조(115)와 상부 소자 분리 구조(117)의 적층 구조로 이루어진 소자 분리 구조(120)는 반도체 기판(110) 내에 형성되며 활성 영역(110a)을 정의한다. 게이트 구조물(197)은 게이트 전극(193)과 게이트 하드 마스크층 패턴(195)의 적층 구조로 활성 영역(110a) 상부에 위치한다. 또한, 게이트 절연막(160)은 게이트 구조물(197)과 반도체 기판(110) 사이에 위치한다. 본 발명의 일 실시 예에 따르면, 상부 소자 분리 구조(117)는 압축 응력(Compressive stress)이 큰 물질인 폴리 산화막으로 형성되어 게이트 구조물(197) 하부의 반도체 기판(110)에 압축 응력을 인가하여 소자의 이동성(Mobility)를 향상시킬 수 있다. 또한, 반도체 기판(110)은 피모오스(PMOS) 영역에 위치하는 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 하부 소자 분리 구조(115)는 갭-필(Gap-fill) 특성을 향상시키기 위 하여 HDP(High density plasma) 산화막과 SOD(Spin-on-dielectric) 산화막의 적층 구조인 것이 바람직하다.
도 2는 본 발명의 제 2 실시 예에 따른 반도체 소자를 도시한 단면도이다. 이때, 도 2(i)는 피모오스(PMOS) 영역의 반도체 소자를 도시한 단면도이고, 도 2(ii)는 엔모오스(NMOS) 영역의 반도체 소자를 도시한 단면도이다.
도 2를 참조하면, 소자 분리 구조(220)는 피모오스(PMOS) 영역과 엔모오스(NMOS) 영역을 포함한 반도체 기판(210) 내에 형성되며 활성 영역(210a)을 정의한다. 게이트 구조물(297)은 게이트 전극(293)과 게이트 하드 마스크층 패턴(295)의 적층 구조로 활성 영역(210a) 상부에 위치한다. 또한, 게이트 절연막(260)은 게이트 구조물(297)과 반도체 기판(210) 사이에 위치한다. 본 발명의 일 실시 예에 따르면, 피모오스 영역에서 상부 소자 분리 구조(217)는 압축 응력이 큰 물질인 폴리 산화막으로 형성하나, 엔모오스 영역에서 상부 소자 분리 구조인 절연막(219)은 피모오스 영역보다 상대적으로 압축 응력이 작은 물질인 질화막으로 형성하여 피모오스 영역의 게이트 구조물(297) 하부의 반도체 기판(210)에 인가되는 압축 응력을 줄인다. 따라서, 피모오스 영역과 엔모오스 영역에서 소자의 이동성을 동시에 향상시킬 수 있다. 또한, 엔모오스 영역의 상부 소자 분리 구조인 절연막(219)의 두께는 50Å 내지 300Å인 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 하부 소자 분리 구조(215)는 갭-필 특성을 향상시키기 위하여 HDP 산화막과 SOD 산화막의 적층 구조인 것이 바람직하다.
도 3a 내지 3e는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 여기서, 도 3a(i) 내지 3e(i)는 피모오스(PMOS) 영역의 반도체 소자의 제조 방법을 도시한 단면도들이고, 도 3a(ii) 내지 3e(ii)는 엔모오스(NMOS) 영역의 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 3a를 참조하면, 피모오스(PMOS) 영역과 엔모오스(NMOS) 영역을 포함하는 패드 절연막(미도시)이 구비된 반도체 기판(310)에 STI 방법으로 소자 분리용 트렌치(미도시)를 형성한 후, 전체 구조물 상부에 소자 분리용 절연막(미도시)을 형성하여 소자 분리용 트렌치를 매립한다. 다음으로, 패드 절연막을 노출할 때까지 소자 분리용 절연막을 평탄화 식각하여 활성 영역(310a)을 정의하는 소자 분리 구조(320)를 형성한다. 본 발명의 일 실시 예에 따르면, 소자 분리용 절연막은 갭-필(Gap-fill) 특성을 향상시키기 위하여 스핀-필(Spin-fill) 방식의 스핀-온-절연체(Spin-on-Dielectric 이하 "SOD"라 함) 막과 고밀도 플라즈마(High density plasma 이하 "HDP"라 함) 막의 적층구조로 형성하는 것이 바람직하다.
도 3b 및 3c를 참조하면, 소정 두께의 소자 분리 구조(320)를 식각하여 리세스(330)를 형성한 후, 활성 영역(310a)의 상부의 패드 절연막을 제거하여 반도체 기판(310)을 노출한다. 다음으로, 노출된 반도체 기판(310) 상부에 게이트 절연막(360)을 형성한 후, 리세스(330)를 포함한 전체 구조물 상부에 게이트 도전층(365)을 형성한다. 이후, 게이트 도전층(365) 상부에 게이트 하드 마스크층(390)을 형성한다. 본 발명의 일 실시 예에 따르면, 게이트 도전층(365)은 하부 게이트 도전층(370)과 상부 게이트 도전층(380)의 적층 구조로 형성하는 것이 바람직하고, 하부 게이트 도전층(370)은 폴리실리콘층을 포함하는 것이 바람직하며, 상부 게이 트 도전층(380)은 티타늄(Ti)층, 티타늄 질화(TiN)막, 텅스텐(W)층, 알루미늄(Al)층, 구리(Cu)층, 텅스텐 실리사이드(WSix)층 또는 이들의 조합으로 형성하는 것이 바람직하다.
도 3d 및 3e를 참조하면, 게이트 마스크(미도시)로 게이트 하드 마스크층(390)과 게이트 도전층(365)을 패터닝하여 게이트 하드 마스크층 패턴(395)과 게이트 전극(393)의 적층 구조로 이루어진 게이트 구조물(397)을 형성한다. 이때, 게이트 구조물(397) 형성을 위한 패터닝 공정 시 도 3b의 리세스(330) 상부에 남은 게이트 도전층(370)은 게이트 전극(393)과 분리된다. 다음으로, 게이트 구조물(397)의 측벽과 도 3b의 리세스(330) 상부에 남은 게이트 도전층(370)을 산화시켜 상부 소자 분리 구조(317)와 하부 소자 분리 구조(315)의 적층 구조로 이루어진 소자 분리 구조(320)를 형성한다. 본 발명의 일 실시 예에 따르면, 도 3b의 리세스(330) 상부에 남은 게이트 도전층(370)의 식각 선택비를 조절하여 남은 게이트 도전층(370)의 두께를 얇게 만들어 후속 산화 공정 시 활성 영역(310a) 상부로 돌출되지 않게 조절할 수 있다. 또한, 상부 소자 분리 구조(317)는 부피가 증가된 폴리 산화막으로 형성되어 게이트 구조물(397) 하부의 반도체 기판(310)에 압축 응력을 인가한다. 따라서, 피모오스 영역에서 소자의 이동성을 개선하여 트랜지스터의 동작 특성을 개선할 수 있다.
도 3f를 참조하면, 전체 구조물 상부에 감광막(미도시)을 형성한 후, 게이트 마스크(미도시)를 이용하여 소자 분리 구조(320)를 노출하는 감광막 패턴(335)을 형성한다. 다음으로, 노출된 상부 소자 분리 구조(317)를 추가로 산화시킬 수 있다. 본 발명의 일 실시 예에 따르면, 감광막 패턴(335)은 네가티브(Negative) 감광막으로 형성하는 것이 바람직하다.
도 4a 및 4b는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 4a(i) 및 4b(i)는 피모오스(PMOS) 영역의 반도체 소자의 제조 방법을 도시한 단면도들이고, 도 4a(ii) 및 4b(ii)는 엔모오스(NMOS) 영역의 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 4a 및 4b를 참조하면, 도 3f에 형성된 구조물 상부에 감광막(미도시)을 형성한 후, 이를 엔모오스 영역을 정의하는 마스크로 노광 및 현상하여 엔모오스 영역을 노출하는 감광막 패턴(440)을 형성한다. 다음으로, 엔모오스 영역에 노출된 상부 소자 분리 구조를 제거하여 리세스(430)를 형성한 후, 피모오스를 덮는 감광막 패턴(440)과 활성 영역(410a)을 덮는 감광막 패턴(435)을 제거한다. 리세스(430)을 포함한 전체 구조물 상부에 절연막(419)을 형성하여 엔모오스 영역에서 상부 소자 분리 구조인 절연막(419)과 하부 소자 분리 구조(425)의 적층 구조로 이루어진 소자 분리 구조(420)를 형성한다. 본 발명의 일 실시 예에 따르면, 엔모오스 영역의 상부 소자 분리 구조인 절연막(419)은 HDP 막보다 소프트한 물질인 질화막으로 형성하며, 그 두께는 50Å 내지 300Å인 것이 바람직하다. 또한, 엔모오스 영역에서 소자 분리 구조(420)는 HDP 막으로 형성되었을 때보다 게이트 구조물(497) 하부의 반도체 기판(410)에 상대적으로 압축 응력을 덜 인가한다. 따라서, 피모오스 영역과 엔모오스 영역에서 소자의 이동성을 동시에 개선하여 트랜지스터의 동작 특성을 개선할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 제조 방법은 소자 분리 구조를 변경하여 게이트 구조물 하부의 반도체 기판에 스트레스를 인가함으로써 소자의 이동성을 개선할 수 있다. 특히, 피모오스(PMOS) 트랜지스터에 압축 응력(Compressive stress)을 인가하며, 엔모오스(NMOS) 트랜지스터에 상대적으로 작은 압축 응력을 인가토록 하여 소자의 이동성(Mobility) 개선한다. 따라서, 소자의 동작 특성을 향상시킬 수 있다. 또한, 소자 분리 구조 형성 시 발생할 수 있는 보이드(Void)와 심(Seam)을 상부 소자 분리 구조에 대한 후속 산화 공정으로 제거할 수 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (20)

  1. 반도체 기판 내에 형성되며, 활성 영역을 정의하는 상부 및 하부 소자 분리 구조; 및
    상기 활성 영역 상부에 위치한 게이트 구조물을 포함하되,
    상기 상부 소자 분리 구조는 상기 하부 소자 분리 구조보다 상대적으로 압축 응력(Compressive stress)이 큰 물질로 형성하는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 반도체 기판은 피모오스(PMOS) 영역의 반도체기판인 것을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 상부 소자 분리 구조는 폴리 산화막인 것을 특징으로 하는 반도체 소자.
  4. 제 1항에 있어서,
    상기 하부 소자 분리 구조는 HDP 산화막과 SOD 산화막의 적층 구조인 것을 특징으로 하는 반도체 소자.
  5. 피모오스(PMOS) 영역과 엔모오스(NMOS) 영역을 포함한 반도체 기판에 형성되며, 활성 영역을 정의하는 상부 및 하부 소자 분리 구조; 및
    상기 활성 영역 상부에 위치한 게이트 구조물을 포함하되,
    상기 피모오스 영역에서 상기 상부 소자 분리 구조는 상기 하부 소자 분리 구조보다 상대적으로 압축 응력이 큰 물질로 형성하며, 상기 피모오스 영역에서 상기 상부 소자 분리 구조는 엔모오스 영역의 상기 상부 소자 분리 구조보다 상대적으로 압축 응력이 큰 물질로 형성하는 것을 특징으로 하는 반도체 소자.
  6. 제 5항에 있어서,
    상기 엔모오스 영역에서 상기 상부 소자 분리 구조는 질화막인 것을 특징으로 하는 반도체 소자.
  7. 제 5항에 있어서,
    상기 엔모오스 영역에서 상기 상부 소자 분리 구조의 두께는 50Å 내지 300Å인 것을 특징으로 하는 반도체 소자.
  8. 반도체 기판에 활성 영역을 정의하는 소자 분리 구조를 형성하는 단계;
    소정 두께의 상기 소자 분리 구조를 식각하여 리세스를 형성하는 단계;
    상기 리세스를 포함하는 상기 활성 영역 상부에 게이트 도전층 및 게이트 하드 마스크층을 형성하는 단계;
    게이트 마스크로 상기 게이트 하드 마스크층 및 상기 게이트 도전층을 패터닝하여 상기 반도체 기판 상부에 게이트 구조물을 형성하되, 상기 리세스에 소정 두께의 상기 게이트 도전층을 남기는 단계; 및
    상기 리세스 상부의 상기 게이트 도전층을 산화시켜 상부 및 하부 소자 분리 구조를 형성하되, 상기 상부 소자 분리 구조는 상기 하부 소자 분리 구조보다 상대적으로 압축 응력(Compressive stress)이 큰 물질로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 8항에 있어서,
    상기 반도체 기판은 피모오스(PMOS) 영역의 반도체기판인 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 8항에 있어서,
    상기 식각된 소자 분리 구조의 두께는 10Å 내지 2,000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 8항에 있어서,
    상기 게이트 도전층은 하부 게이트 도전층과 상부 게이트 도전층의 적층 구조인 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 11항에 있어서,
    상기 하부 게이트 도전층은 폴리실리콘층을 포함하는 것을 특징으로 하는 반 도체 소자의 제조 방법.
  13. 제 11항에 있어서,
    상기 상부 게이트 도전층은 티타늄(Ti)층, 티타늄 질화(TiN)막, 텅스텐(W)층, 알루미늄(Al)층, 구리(Cu)층, 텅스텐 실리사이드(WSix)층 및 이들의 조합 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 8항에 있어서,
    상기 상부 소자 분리 구조는 폴리 산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 8항에 있어서,
    상기 하부 소자 분리 구조는 HDP 산화막과 SOD 산화막의 적층 구조인 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 8항에 있어서,
    상기 상부 소자 분리 구조를 추가 산화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 8항에 있어서,
    엔모오스(NMOS) 영역의 상기 상부 소자 분리 구조를 제거하는 단계; 및
    전체 구조물 상부에 절연막을 형성하여 상기 엔모오스 영역의 상기 상부 소자 분리 구조를 형성하되, 상기 엔모오스 영역에서 상기 상부 소자 분리 구조는 피모오스 영역의 상기 상부 소자 분리 구조보다 상대적으로 압축 응력이 작은 물질로 형성되는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제 17항에 있어서,
    상기 엔모오스 영역의 상기 상부 소자 분리 구조를 제거하는 단계는
    전체 표면 상부에 감광막을 형성하는 단계;
    상기 피모오스 영역의 상기 소자 분리 구조를 정의하는 마스크로 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각 마스크로 노출된 상기 상부 소자 분리 구조를 제거하는 단계; 및
    상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제 17항에 있어서,
    상기 절연막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제 17항에 있어서,
    상기 엔모오스 영역에서 상기 상부 소자 분리 구조의 두께는 50Å 내지 300Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
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