JP5635680B2 - 半導体装置及びその製造方法 - Google Patents
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Description
本発明の実施の形態1にかかる半導体装置100について説明する。図1は、実施の形態1にかかる半導体装置100の構成を模式的に示す断面図である。半導体装置100は、高抵抗基板1上にモノリシック集積されたロジック回路領域101及びスイッチ回路領域102を有する。ロジック回路領域101には、例えば図1のように、ロジック用MOSFET101aが形成される。スイッチ回路領域102には、スイッチ用MOSFET102a及び102bが形成される。
次に、本発明の実施の形態2にかかる半導体装置200について説明する。図3は、実施の形態2にかかる半導体装置200の構成を模式的に示す断面図である。半導体装置200は、LOCOS酸化膜6bの下部に、界面キャリア抑制層15を有する。すなわち、半導体装置200の基板Sub2は、半導体装置200の基板Sub1に界面キャリア抑制層15を追加した構成を有する。界面キャリア抑制層15は、高抵抗基板1よりも抵抗率が小さい層として構成される。半導体装置200のその他の構成は、半導体装置100と同様であるので説明を省略する。
2 エピタキシャル層
3 埋め込み酸化膜
4 SOI層
5 トレンチ
6a、6b LOCOS酸化膜
7 酸化膜
8 ウェル層
9a、9b ゲート酸化膜
10 ポリシリコン膜
10a、10b ゲート電極
11 サイドウォール
12a、12b 拡散層
13a〜13d シリサイド
14 層間絶縁膜
15 界面キャリア抑制層
21 酸化膜
22 窒化膜
31〜37 フォトレジスト
100、200、300 半導体装置
101 ロジック回路領域
102 スイッチ回路領域
101a ロジック用MOSFET
102a、102b スイッチ用MOSFET
310 第1の領域
312 第2の領域
313 高耐圧トランジスタ
314 シリコン基板
315 電界効果トランジスタ
316 ウェル
318 埋め込み酸化膜
320、326、328 素子分離用LOCOS酸化膜
322、324 オフセット用LOCOS酸化膜
330、332 チャネルストッパ領域
334a、336a、354、356 ソース/ドレイン
334b、336b ソース/ドレインのオフセット
338、358 ゲート酸化膜
340、360 ゲート電極
342、344、362、364 スルーホール
346、348、366、368 アルミ配線
350 層間絶縁膜
352 ボディ領域
Sub1、Sub2 基板
Claims (15)
- 高抵抗基板上に形成された第1のMOSFETと、
前記高抵抗基板上に前記第1のMOSFETとモノリシック集積された第2のMOSFETと、を備え、
前記第1のMOSFETは、
前記高抵抗基板上に形成された第1の半導体層と、
前記第1の半導体層の上部に形成された、当該第1のMOSFETのウェル層である第2の半導体層と、を備え、
前記第2のMOSFETは、
前記高抵抗基板上に形成され、2つのトレンチで挟まれることにより上部がメサ形状を有し、前記メサ形状の上面が前記第1の半導体層と同じ高さである第1の絶縁層と、
前記第1の絶縁層の前記メサ形状の上に形成された第2の絶縁層と、
前記第2の絶縁層上に形成された、当該第2のMOSFETのウェル層である第3の半導体層と、を備える、
半導体装置。 - 前記第1のMOSFETは、
前記第1の半導体層の上部に前記第2の半導体層を挟んで形成された第1及び第2の素子分離と、
前記第2の半導体層の上部に離間して形成された第1及び第2の拡散層と、
前記第1及び第2の拡散層間の前記第2の半導体層上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された第1のゲート電極と、を更に備え、
前記第2のMOSFETは、
前記第3の半導体層の上部に離間して形成された第3及び第4の拡散層と、
前記第3及び第4の拡散層間の前記第3の半導体層上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された第2のゲート電極と、を更に備えることを特徴とする、
請求項1に記載の半導体装置。 - 前記高抵抗基板と前記第1の絶縁層との間に形成された、前記高抵抗基板よりも抵抗率が小さい第4の半導体層を備えることを特徴とする、
請求項1又は2に記載の半導体装置。 - 高抵抗基板上に形成された第1のMOSFETと、
前記高抵抗基板上に前記第1のMOSFETとモノリシック集積された第2のMOSFETと、を備え、
前記第1のMOSFETは、
前記高抵抗基板上に形成された第1の半導体層と、
前記第1の半導体層の上部に形成された、当該第1のMOSFETのウェル層である第2の半導体層と、を備え、
前記第2のMOSFETは、
前記高抵抗基板上に形成された前記第1の半導体層にトレンチが形成され、その後当該トレンチの側面及び底面から酸化処理されることにより上部が2つのトレンチに挟まれたメサ形状を有する第1の絶縁層と、
前記第1の絶縁層の前記メサ形状の上に形成された第2の絶縁層と、
前記第2の絶縁層上に形成された、当該第2のMOSFETのウェル層である第3の半導体層と、を備える、
半導体装置。 - 前記第1のMOSFETは、
前記第1の半導体層の上部に前記第2の半導体層を挟んで形成された第1及び第2の素子分離と、
前記第2の半導体層の上部に離間して形成された第1及び第2の拡散層と、
前記第1及び第2の拡散層間の前記第2の半導体層上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された第1のゲート電極と、を更に備え、
前記第2のMOSFETは、
前記第3の半導体層の上部に離間して形成された第3及び第4の拡散層と、
前記第3及び第4の拡散層間の前記第3の半導体層上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された第2のゲート電極と、を更に備えることを特徴とする、
請求項4に記載の半導体装置。 - 前記高抵抗基板と前記第1の絶縁層との間に形成された、前記高抵抗基板よりも抵抗率が小さい第4の半導体層を備えることを特徴とする、
請求項4又は5に記載の半導体装置。 - 前記第2のMOSFETの前記高抵抗基板上に形成された前記第1の半導体層に、当該第1の半導体層を貫通しないトレンチが形成されることを特徴とする、
請求項4乃至6のいずれか一項に記載の半導体装置。 - 前記第2のMOSFETの前記高抵抗基板上に形成された前記第1の半導体層に、前記高抵抗基板に達するトレンチが形成されることを特徴とする、
請求項4乃至6のいずれか一項に記載の半導体装置。 - 前記第2のMOSFETの前記高抵抗基板上に形成された前記第1の半導体層に、当該第1の半導体層を貫通して前記第4の半導体層に達するトレンチが形成されることを特徴とする、
請求項6に記載の半導体装置。 - 高抵抗基板上に第1の半導体層を形成し、
前記第1の半導体層上に第2の絶縁層を形成し、
前記第2の絶縁層上に、第2のMOSFETのウェル層となる第3の半導体層を形成し、
第1の領域の前記第2の絶縁層及び前記第3の半導体層を除去するとともに、第2の領域の前記第2の絶縁層及び前記第3の半導体層に開口部を形成し、
前記第2の領域の前記第2の絶縁層及び前記第3の半導体層に形成された前記開口部の前記第1の半導体層をエッチングしてトレンチを形成することにより、2つの前記トレンチに挟まれたメサ形状を前記第2の絶縁層及び前記第3の半導体層下方の前記第1の半導体層に形成し、
前記トレンチの側面及び底面から酸化処理を行うことにより、2つのトレンチで挟まれることにより上部がメサ形状を有する第1の絶縁層を形成し、
前記第1の領域の前記第1の半導体層の上部に、第1のMOSFETのウェル層となる第2の半導体層を形成する、
半導体装置の製造方法。
- 前記第2の半導体層の形成に先立ち、前記第1の領域の前記第1の半導体層の上部に第1及び第2の素子分離を離間して形成し、
前記第1及び第2の素子分離の間の前記第1の半導体層にイオン注入を行うことにより、前記第2の半導体層を形成し、
前記第2の半導体層上に第1のゲート絶縁膜を形成するとともに、前記第3の半導体層上に第2のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜上に第1のゲート電極を形成するとともに、前記第2のゲート絶縁膜上に第2のゲート電極を形成し、
前記第1のゲート電極をマスクとして前記第1のゲート絶縁膜をエッチングするとともに、前記第2のゲート電極をマスクとして前記第2のゲート絶縁膜をエッチングし、
前記第1のゲート電極をマスクとして前記第2の半導体層にイオン注入を行うことにより第1及び第2の拡散層を形成するとともに、前記第2のゲート電極をマスクとして前記第3の半導体層にイオン注入を行うことにより第3及び第4の拡散層を形成することを特徴とする、
請求項10に記載の半導体装置の製造方法。 - 前記第1の半導体層を形成した後に、イオン注入により前記高抵抗基板と前記第1の半導体層との間に、前記高抵抗基板よりも抵抗率が小さい第4の半導体層を形成することを特徴とする、
請求項10又は11に記載の半導体装置の製造方法。 - 前記第2の領域の前記第1の半導体層に形成するトレンチを、前記第1の半導体層を貫通せずに形成することを特徴とする、
請求項10乃至12のいずれか一項に記載の半導体装置の製造方法。 - 前記第1の領域の前記第1の半導体層に形成するトレンチを、前記高抵抗基板に達するように形成することを特徴とする、
請求項10乃至12のいずれか一項に記載の半導体装置の製造方法。 - 前記第1の領域の前記第1の半導体層に形成するトレンチを、前記第1の半導体層を貫通して前記第4の半導体層に達するように形成することを特徴とする、
請求項12に記載の半導体装置の製造方法。
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