JP2009231455A - 半導体装置 - Google Patents

Abstract

【課題】従来のＳＯＩ基板を用いたＭＯＳ型トランジスタは、ハンプ特性を抑制するとゲート絶縁膜の絶縁性が低下するという問題があった。
【解決手段】本発明の半導体装置は、ＭＯＳ型トランジスタを構成する活性領域とその周囲の素子分離領域との間に副絶縁膜を設ける。この副絶縁膜は、ＭＯＳ型トランジスタを構成する主絶縁膜の一部と素子分離領域の一部とを覆うように設けている。このような構成とすることで、ゲート絶縁膜の絶縁性を低下させずにハンプ特性を改善することができる。
【選択図】図１

Description

本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いる半導体装置およびその製造方法に関する。

携帯電話等をはじめとする携帯用電子機器の急速な発展に伴い、電池寿命延命、および動作速度向上の要求が近年高まっている。その手法の一つに、携帯用電子機器を構成する半導体集積回路の低消費電力化、および動作速度の高速化が上げられる。

そこで、従来用いられてきたシリコン基板にＭＯＳ型トランジスタを形成する構成に対し、低リーク電流、急峻なサブスレッショルド特性等の多くのメリットを持つ、ＳＯＩ基板にＭＯＳ型トランジスタを構成する半導体装置が注目されている。

ＳＯＩ基板とは、シリコン半導体基板上に埋め込み絶縁膜などと呼ばれる絶縁膜を設け、この埋め込み絶縁膜上に半導体の活性層を設ける構成の基板である。ＭＯＳ型トランジスタなどの素子は、この活性層を島状に区画された活性領域に設けるか、活性層を絶縁膜からなる素子分離膜で活性領域（素子領域）と素子分離領域とに区画された素子領域に設けられる。

活性領域は、埋め込み絶縁膜によりシリコン半導体基板と分離されているため、ＭＯＳ型トランジスタに寄生する寄生容量を低減することが知られている。このため、活性領域に設けるＭＯＳ型トランジスタは、通常のシリコン基板に設けるＭＯＳ型トランジスタにくらべ、動作速度でおおよそ２割〜３割向上し、消費電力はおおよそ３割〜５割低減すると言われている。

しかし、ＳＯＩ基板にＭＯＳ型トランジスタを構成する半導体装置には、ＭＯＳ型トランジスタのＩｄ−Ｖｇ特性に、ハンプ特性と呼ばれる瘤のような特性が発生する問題があった。これは、ＭＯＳ型トランジスタを形成する活性領域（素子領域）と素子分離領域との間の不純物濃度の低下、またはゲート絶縁膜の薄膜化による閾値電圧の低下に起因するものである。このようなハンプ特性の問題を解決するために、多くの提案を見るものである（例えば、特許文献１。）。

特許文献１に示した従来技術は、ＭＯＳ型トランジスタを形成する活性領域（素子領域）に溝を設け、活性領域と素子分離領域との間に、ゲート絶縁膜を埋め込むことで、ゲート絶縁膜の薄膜化を防ぎ、閾値低下を抑制する技術である。次に、図を用いて説明する。

図９は特許文献１に示した従来技術を、その主旨を逸脱しないよう配慮しつつ、説明しやすいように書き直した図である。図９（ａ）はその平面図、図９（ｂ）は図９（ａ）のＢ−Ｂ’断面の様子を模式的に示す断面図である。

図９に示すように、９０１は第１の絶縁膜、９０２は活性領域、９０３は第２の絶縁膜、９０４はゲート電極、９０５はソース領域、９０６はドレイン領域、９０７は活性領域９０２の溝、９０８は活性領域９０２の端部である。
第1の絶縁膜９０１に活性領域９０２を設け、その活性領域９０２にソース領域９０５とドレイン領域９０６を設けている。そしてその上部にゲート電極９０４を備え、ＭＯＳ型トランジスタを構成している。
第２の絶縁膜９０３は、ＭＯＳ型トランジスタを構成するゲート絶縁膜である。溝９０
７は、第１の絶縁膜９０１と活性領域９０２との境界部分である活性領域９０２の端部に設けており、角度を有する溝である。この溝９０７に第２のゲート絶縁膜９０３を埋め込んでいる。

特許文献１に示した従来技術は、溝９０７を第２のゲート絶縁膜９０３で埋め込むことで、ゲート電極９０４の端部における第２のゲート絶縁膜９０３の膜厚が厚くなる。このため、その端部でのいち早いソース領域９０５またはドレイン領域９０６の反転を防止することができる。

特開平６−２８３７１７号公報（第３頁、第１図）

特許文献１に示した従来技術は、ゲート絶縁膜の絶縁耐性が劣化してしまう問題があることがわかった。図９（ｂ）に示すように、活性領域９０２の端部９０８は角度を有しており、この角度部分には電界が集中する。その結果、第２の絶縁膜９０３の絶縁耐性が劣化してしまい、その部分で電流が容易に流れてしまう場合があることがわかった。

本発明は、このような問題を解決するためになされたものであって、半導体装置の絶縁膜の絶縁耐圧を保ちつつ、ハンプ特性を改善するものである。

上記した目的を達するため、本発明の半導体装置は、以下に記した構成を採用するものである。

半導体基板と埋め込み絶縁膜と活性層とを積層してなるＳＯＩ基板にＭＯＳ型トランジスタを構成する半導体装置であって、ＭＯＳ型トランジスタは、活性層を素子分離領域で区分けしてなる活性領域に設け、主活性領域に、ソース領域，ドレイン領域，チャネル領域を有し、チャネル領域の上部にゲート絶縁膜を介してゲート電極を有する半導体装置において、
活性領域と素子分離領域との境界を境界領域とするとき、境界領域に副絶縁膜を設けることを特徴とする。

副絶縁膜は、ゲート絶縁膜の一部と素子分離領域の一部とを覆うように設けることを特徴とする。

副絶縁膜とゲート絶縁膜とは、膜厚または膜質が異なることを特徴とする。

本発明の半導体装置は、ＭＯＳ型トランジスタを形成する活性領域と素子分離領域との境界上に、副絶縁膜を設ける。
活性領域と素子分離領域との境界は、閾値低下を発生させる領域であるから、副絶縁膜を設けることで、その部分の絶縁膜の膜厚が厚くなり、閾値低下を抑制することができるのである。
このような構成とすることによって、ゲート絶縁膜の絶縁耐性を劣化させずにハンプ特性が抑制できるのである。

本発明の半導体装置は、ＭＯＳ型トランジスタを形成する活性領域にチャネル領域、ソース領域、ドレイン領域を有し、活性領域と素子分離領域との境界に副絶縁膜を設けてい
る。そして、ゲート電極は、チャネル領域の上部の形成された主絶縁膜上と副絶縁膜の上部に設ける構成である。
すなわち、閾値低下を抑制するために、閾値低下を発生させる領域の絶縁膜の厚さを厚くしている。以下、その構成について図面を用いて詳述する。

[構造の説明：図１]
以下図面を用いて本発明の半導体装置の実施形態について説明する。図１は本発明の半導体装置を説明するために模式的に示す図であって、図1（ａ）は平面図、図1（ｂ）は図1（ａ）のＡ−Ａ’断面を模式的に示す断面図である。

図１において、１は半導体基板、２は埋め込み絶縁膜、３は活性領域、４は素子分離領域、５は主絶縁膜、６は副絶縁膜、７はゲート電極、８はソース領域、９はドレイン領域、１０はチャネル領域である。

活性領域３は、ソース領域８、ドレイン領域９、チャネル領域１０を有しており、活性領域３の上に主絶縁膜５が設けられている。このチャネル領域１０の上部に主絶縁膜５を介してゲート電極７を有しており、これによりＭＯＳ型トランジスタを構成している。主絶縁膜５は、ＭＯＳ型トランジスタのゲート絶縁膜である。
このＭＯＳ型トランジスタは、チャネル領域１０を介して、ソース領域８とドレイン領域９とが対向する方向に電流が流れる。この方向をゲート電極７のゲート長方向という。また、このゲート長方向に直交する方向をゲート電極７のゲート幅方向という。

図１に示すように、副絶縁膜６は、活性領域３と素子分離領域４との境界に設ける。副絶縁膜６は、活性領域３の周囲を取り囲むように設けており、特に重要なことは、活性領域３と素子分離領域４との境界と、ゲート電極７とが平面的に重なる部分に設けている。そして、主絶縁膜５の一部と素子分離領域４の一部とを覆うように設けている。

このような構成にすることによって、ＭＯＳ型トランジスタを駆動するとき、ゲート電極７から活性領域３へ電界が印加されても、活性領域３と素子分離領域４との境界には、主絶縁膜５と副絶縁膜６とがあるため、その厚い膜厚によって電界が緩和され、閾値低下を抑制することができるのである。

ゲート電極７、ソース領域８、およびドレイン領域９の上部には図示しない層間絶縁膜があり、その上部には図示しない金属配線を設けている。この金属配線は、図示しない層間絶縁膜を開口するコンタクトホールを介してそれぞれ接続されており、電気信号の送受を行っている。

半導体基板１は特に限定しないが、知られている半導体を用いることができ、例えばシリコンを用いることができる。半導体基板１がシリコンで構成しているときは、埋め込み絶縁膜２、主絶縁膜５はシリコン酸化膜で構成することができる。また副絶縁膜６は、シリコン窒化膜を用いることができる。つまり、主絶縁膜５と副絶縁膜６とは、膜質が異なるのである。

図１（ｂ）に示す例では、主絶縁膜５と副絶縁膜６とは、その膜厚にさほど違いがないように記載しているが、もちろんそれは一例であって、双方の膜厚は自由に選択することができる。また、副絶縁膜６は、異なる膜質を有する複数の絶縁膜を積層してなる積層膜構造を有していてもよい。
例えば、知られているＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の不揮発性半導体メモリのメモリ絶縁膜を用いることができる。

ゲート電極７は、金属やその他知られている導電物で構成することができる。金属は特に限定しないが、アルミや銅を用いることができる。導電物は、特に限定しないが、シリコン、シリサイド、サリサイドなどを用いることができる。もちろん単層の膜で構成してもよいし、それらを積層してもよい。

図１に示すＭＯＳ型トランジスタを動作させるとき、ゲート電極７を一方の電極とし、ドレイン領域９を他方の電極として各々電位を与える。このとき、活性領域３と素子分離領域４との境界の絶縁膜は厚い構成となっているため、絶縁性が高く、主絶縁膜５の絶縁耐性を劣化させずに、閾値低下が改善できハンプ特性を抑制できるのである。

［製造方法の説明：図２〜図８］
次に、本発明の半導体装置の製造方法の例を、図２〜図８を用いて各製造工程を説明する。図２〜図８は、図１（ｂ）と同一の方向から見た断面図である。なお、すでに説明している構成には同一の番号を付与している。
まず、図２に示すように、半導体基板１、埋め込み絶縁膜２、活性領域３からなるＳＯＩ基板を準備する。

次に、図３に示すように、活性領域３の上部に主絶縁膜５を形成する。この主絶縁膜５の上部に絶縁膜６０を形成する。この絶縁膜６０は、後の工程で副絶縁膜６となる部分であるとともに、周知の選択酸化法により素子分離領域を形成するためにも用いる。
選択酸化法とは、素子領域に酸化されにくいシリコン窒化膜を選択的に形成し、その後、例えば１０００℃の水蒸気雰囲気中で酸化することにより、素子領域を除く部分に厚いシリコン酸化膜を形成する方法である。

主絶縁膜５は、例えば９００℃の水蒸気雰囲気中で酸化した厚さ２００Å程度のシリコン酸化膜、絶縁膜６０は、ＣＶＤ法により堆積した厚さ１５００Å程度のシリコン窒化膜を用いる。

次に図４に示すように、周知のホトリソ工程により、素子領域を覆うように、ホトレジストによるレジストパタン１０６を形成する。その後、周知のエッチング工程により、絶縁膜６０と主絶縁膜５を除去する。

次に、図５に示すように、活性領域３に選択的に所定の厚さの素子分離領域４を形成する。素子分離領域４は、周知の選択酸化法により形成する。素子分離領域４により絶縁分離された領域が半導体装置の形成領域となる。これにより、活性領域３にいわゆるフィールド絶縁膜である素子分離領域４が形成される。

次に、図６に示すように、絶縁膜６０の上部に、活性領域３と素子分離領域４の境界を覆うように、ホトレジストによるレジストパタン１０８を形成する。

次に、図７に示すように、周知のエッチング工程により、レジストパタン１０８に覆われていない部分の絶縁膜６０を除去する。
絶縁膜６０は、活性領域３と素子分離領域４との境界に残るように加工されることで、副絶縁膜６となる。
この境界部分に注目すると、副絶縁膜６を設けることにより、境界部分に備わる絶縁膜は、主絶縁膜５と副絶縁膜６との２つとなり、その膜厚は双方の膜厚の合計分となるから、主絶縁膜５しか設けない場合に比べて、絶縁耐性が向上するのである。

次に、主絶縁膜５、副絶縁膜６、および素子分離領域４の上部にポリシリコン層を堆積
する。ポリシリコン層は、例えば、反応ガスにモノシランを用いて、温度が約６５０℃の減圧ＣＶＤ法により、約４０００Åの膜厚で堆積する。

図８に示すように、ポリシリコン層を知られているホトリソ技術およびエッチング技術を用いて、所定の形状にエッチングし、ゲート電極７を形成する。その後、図１に示すソース領域８とドレイン領域９とに不純物を添加する。不純物は、例えばヒ素をイオン注入エネルギー４０ｋｅＶ、ドーズ量４×１０１５ａｔｏｍｓ／ｃｍ^２の条件でイオン注入する。

本発明の半導体装置を完成するためには、ゲート電極７、ソース領域８、およびドレイン領域９に金属配線を接続したり、ＭＯＳ型トランジスタの上部に保護膜などを設けるのであるが、その製造工程については省略する。

本発明の半導体装置は、ゲート絶縁膜の絶縁耐性劣化などの障害を発生することなく、ハンプ特性を抑制できる。ハンプ特性による消費電力の増大を抑制できるため、特に、より低消費電力が要求される携帯用電子機器に搭載する半導体装置として好適である。

本発明の半導体装置を説明する平面図および断面図である。 本発明の半導体装置の製造方法の図であり、半導体基板を説明する断面図である。 本発明の半導体装置の製造方法の図であり、主絶縁膜および副絶縁膜の形成を説明する断面図である。 本発明の半導体装置の製造方法の図であり、素子分離を説明する断面図である。 本発明の半導体装置の製造方法の図であり、素子分離領域の形成を説明する断面図である。 本発明の半導体装置の製造方法の図であり、副絶縁膜の加工を説明する断面図である。 本発明の半導体装置の製造方法の図であり、エッチング後の副絶縁膜の形状を説明する断面図である。 本発明の半導体装置の製造方法の図であり、ゲート電極の形状を説明する断面図である。 特許文献１に示した従来技術を説明するための平面図および断面図である。

符号の説明

１ 半導体基板
２ 埋め込み絶縁膜
３ 活性領域
４ 素子分離領域
５ 主絶縁膜
６ 副絶縁膜
７ ゲート電極
８ ソース領域
９ ドレイン領域
１０ チャネル領域

Claims (3)

1. 半導体基板と埋め込み絶縁膜と活性層とを積層してなるＳＯＩ基板にＭＯＳ型トランジスタを構成する半導体装置であって、
   前記ＭＯＳ型トランジスタは、前記活性層を素子分離領域で区分けしてなる活性領域に設け、
   前記主活性領域に、ソース領域，ドレイン領域，チャネル領域を有し、該チャネル領域の上部にゲート絶縁膜を介してゲート電極を有する半導体装置において、
   前記活性領域と前記素子分離領域との境界を境界領域とするとき、
   前記境界領域に副絶縁膜を設けることを特徴とする半導体装置。
2. 前記副絶縁膜は、前記ゲート絶縁膜の一部と前記素子分離領域の一部とを覆うように設けることを特徴とする請求項１に記載の半導体装置。
3. 前記副絶縁膜と前記ゲート絶縁膜とは、膜厚または膜質が異なることを特徴とする請求項１または２に記載の半導体装置。

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