JP5360735B2 - 半導体装置 - Google Patents
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Description
本発明は、例えば、トランジスタなどの半導体素子が形成される半導体装置に関する。
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いて形成される半導体装置には、シリコン基板上に形成される半導体素子（トランジスタ素子）同士を電気的に分離（絶縁）するための素子間分離膜（フィールド酸化膜）が設けられている。
このフィールド酸化膜を形成する手法に、ＬＯＣＯＳ法（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）と呼ばれる方法がある。
ＬＯＣＯＳ法（選択酸化法）は、窒化膜をマスクにしてシリコン層に熱酸化処理を施し、酸化膜を成膜することによりフィールド酸化膜を形成する方法である。
このフィールド酸化膜を形成する手法に、ＬＯＣＯＳ法（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）と呼ばれる方法がある。
ＬＯＣＯＳ法（選択酸化法）は、窒化膜をマスクにしてシリコン層に熱酸化処理を施し、酸化膜を成膜することによりフィールド酸化膜を形成する方法である。
ＬＯＣＯＳ法による分離法（ＬＯＣＯＳ分離法）を用いた場合、フィールド酸化膜の端部、詳しくは、半導体素子の形成領域（アクティブ領域）との境界部にバーズビーク部と呼ばれるフィールド酸化膜が薄く形成される領域が生じる。
このバーズビーク部では、ＳＯＩ基板における活性層の薄膜化が生じ、トランジスタ素子におけるゲート電圧のしきい値電圧の低下が起こる。
このようなしきい値電圧の低下が生じてしまうと、本来あるべきしきい値（設計値）電圧でトランジスタ素子が動作する前に、即ち、ゲート電圧が十分に上昇する前に、バーズビーク部における寄生トランジスタが動作（オン）することによる電流のリーク（リーク電流）が生じてしまう。
このバーズビーク部では、ＳＯＩ基板における活性層の薄膜化が生じ、トランジスタ素子におけるゲート電圧のしきい値電圧の低下が起こる。
このようなしきい値電圧の低下が生じてしまうと、本来あるべきしきい値（設計値）電圧でトランジスタ素子が動作する前に、即ち、ゲート電圧が十分に上昇する前に、バーズビーク部における寄生トランジスタが動作（オン）することによる電流のリーク（リーク電流）が生じてしまう。
従来、このようなバーズビーク部におけるリーク電流を抑制する技術が下記の特許文献に提案されている。
特開２００３−１２４３０３公報
特許文献１には、フィールド酸化膜の端部に形成されたバーズビーク部と、ＳＯＩ基板の絶縁層（ＢＯＸ酸化膜層）との間、即ち、所定のゲート電圧より低い電圧でチャネル（電子の通り道）が形成されてしまう領域に不純物を注入することにより、リーク電流の発生を抑制する技術が提案されている。
特許文献１に記載の技術では、不純物の注入（フィールドドープ）時の条件設定を、通常のチャネル領域に不純物が注入されないように、注入する不純物の濃度や処理温度など多くのファクタ（要素）を考慮して詳細に行う必要があった。
そのため、リーク電流を抑制するための不純物を容易に注入することはできなかった。
そのため、リーク電流を抑制するための不純物を容易に注入することはできなかった。
そこで本発明は、より簡単な方法で、素子間分離膜の端部におけるリーク電流の発生を抑制することを目的とする。
請求項１記載の発明では、絶縁層上にシリコン層が形成されたＳＯＩ基板を用いて形成される半導体装置であって、前記ＳＯＩ基板におけるシリコン層に、不純物拡散層としてのソース領域とドレイン領域がチャネル形成領域を挟んで形成されたトランジスタ素子と、前記ＳＯＩ基板におけるシリコン層にＬＯＣＯＳ法を用いて形成された、前記トランジスタ素子同士を電気的に分離する素子間分離膜と、前記ドレイン領域と接する前記素子間分離膜の端部に接し、且つ、前記トランジスタ素子の前記ドレイン領域におけるチャネル形成領域との境界に接した領域には形成されず、前記ソース領域と接する前記素子間分離膜の端部に接し、且つ、前記トランジスタ素子の前記ソース領域におけるチャネル形成領域との境界に接した領域であって、ゲート電極と重ならない領域に形成され、更に、前記ＳＯＩ基板における絶縁層と、前記素子間分離膜の端部のバーズビーク部との間の領域を埋め、さらに、前記素子間分離膜の端部のバーズビーク部からソース領域の方向にせり出すように形成された、当該ソース領域と逆極性の導電型を有する不純物拡散領域と、を備えたことを特徴とする半導体装置を提供する。
請求項２に記載の発明では、前記トランジスタ素子は、完全空乏型であることを特徴とする請求項１記載の半導体装置を提供する。
請求項３に記載の発明では、前記トランジスタ素子のソース領域及びドレイン領域を形成する不純物拡散層は、該トランジスタ素子のゲート電極と導電型が同じであることを特徴とする請求項２記載の半導体装置を提供する。
なお、請求項３に記載のゲート電極は、例えば、多結晶シリコンにより構成されていることが好ましい。
請求項２に記載の発明では、前記トランジスタ素子は、完全空乏型であることを特徴とする請求項１記載の半導体装置を提供する。
請求項３に記載の発明では、前記トランジスタ素子のソース領域及びドレイン領域を形成する不純物拡散層は、該トランジスタ素子のゲート電極と導電型が同じであることを特徴とする請求項２記載の半導体装置を提供する。
なお、請求項３に記載のゲート電極は、例えば、多結晶シリコンにより構成されていることが好ましい。
本発明によれば、ＬＯＣＯＳ法を用いて形成された素子間分離膜の端部であり、且つ、トランジスタ素子の不純物拡散層におけるチャネル形成領域との境界部に形成された、当該不純物拡散層と逆極性の導電型を有する不純物拡散領域を設けることにより、素子間分離膜の端部に形成された寄生トランジスタが動作しても、電子がトランジスタ素子の不純物拡散層から移動できないため、リーク電流の発生を抑制することができる。
以下、本発明の好適な実施の形態について、図１〜図５を参照して詳細に説明する。
（１）実施形態の概要
埋込酸化膜層の上にシリコン層（活性層）が形成されたＳＯＩ基板を用いて、Ｎ型とＰ型の完全空乏型ＭＯＳトランジスタ素子が形成された半導体装置について説明する。
本実施の形態に係る半導体装置には、ＮＭＯＳトランジスタ素子と、ＰＭＯＳトランジスタ素子とを電気的に分離（絶縁）する素子間分離膜として機能するフィールド酸化膜が形成されている。
このフィールド酸化膜は、ＬＯＣＯＳ法（選択酸化法）と呼ばれる、窒化シリコン膜をマスクとして熱酸化処理を施し、ＳＯＩ基板の活性層（シリコン層）にシリコン酸化膜を成膜することにより形成されている。
このようなＬＯＣＯＳ分離法を用いてフィールド酸化膜を形成した場合、フィールド酸化膜の端部、詳しくは、半導体素子の形成領域（アクティブ領域）との境界部に、バーズビーク部と呼ばれるフィールド酸化膜が薄く形成されることにより、寄生トランジスタが構成される。
（１）実施形態の概要
埋込酸化膜層の上にシリコン層（活性層）が形成されたＳＯＩ基板を用いて、Ｎ型とＰ型の完全空乏型ＭＯＳトランジスタ素子が形成された半導体装置について説明する。
本実施の形態に係る半導体装置には、ＮＭＯＳトランジスタ素子と、ＰＭＯＳトランジスタ素子とを電気的に分離（絶縁）する素子間分離膜として機能するフィールド酸化膜が形成されている。
このフィールド酸化膜は、ＬＯＣＯＳ法（選択酸化法）と呼ばれる、窒化シリコン膜をマスクとして熱酸化処理を施し、ＳＯＩ基板の活性層（シリコン層）にシリコン酸化膜を成膜することにより形成されている。
このようなＬＯＣＯＳ分離法を用いてフィールド酸化膜を形成した場合、フィールド酸化膜の端部、詳しくは、半導体素子の形成領域（アクティブ領域）との境界部に、バーズビーク部と呼ばれるフィールド酸化膜が薄く形成されることにより、寄生トランジスタが構成される。
本実施の形態に係る半導体装置には、この寄生トランジスタの作用で生じるリーク電流を抑制するためのチャネルカット領域が設けられている。
ＮＭＯＳにおけるチャネルカット領域は、フィールド酸化膜の端部（バーズビーク部）であり、且つ、Ｎ＋拡散層（ソース）におけるＰウェル拡散層（チャネル形成領域）との２ヵ所の境界部に設けられた、Ｎ＋拡散層（ソース）と逆極性の導電型を有するＰ＋拡散領域（不純物拡散領域）により構成されている。
同様に、ＰＭＯＳにおけるチャネルカット領域は、フィールド酸化膜の端部（バーズビーク部）であり、且つ、Ｐ＋拡散層（ソース）におけるＮウェル拡散層（チャネル形成領域）との２ヵ所の境界部に設けられた、Ｐ＋拡散層（ソース）と逆極性の導電型を有するＮ＋拡散領域（不純物拡散領域）により構成されている。
ＮＭＯＳにおけるチャネルカット領域は、フィールド酸化膜の端部（バーズビーク部）であり、且つ、Ｎ＋拡散層（ソース）におけるＰウェル拡散層（チャネル形成領域）との２ヵ所の境界部に設けられた、Ｎ＋拡散層（ソース）と逆極性の導電型を有するＰ＋拡散領域（不純物拡散領域）により構成されている。
同様に、ＰＭＯＳにおけるチャネルカット領域は、フィールド酸化膜の端部（バーズビーク部）であり、且つ、Ｐ＋拡散層（ソース）におけるＮウェル拡散層（チャネル形成領域）との２ヵ所の境界部に設けられた、Ｐ＋拡散層（ソース）と逆極性の導電型を有するＮ＋拡散領域（不純物拡散領域）により構成されている。
なお、各トランジスタ素子におけるチャネルカット領域は、フィールド酸化膜のバーズビーク部とＳＯＩ基板の埋込絶縁膜層との間の領域を埋め、さらに、フィールド酸化膜のバーズビーク部からＮＭＯＳのＮ＋拡散層（ソース）方向にせり出すように形成されている。
本実施の形態によれば、チャネルカット領域を設けることにより、ゲートオフ時における寄生トランジスタにおける寄生チャネルによる電流パス、即ち、寄生チャネルを介して、ドレイン拡散層からソース拡散層へ流れるリーク電流を遮断（カット）することができる。
これにより、ＮＭＯＳおよびＰＭＯＳのＶｇ−Ｉｄ（ゲート電圧−ドレイン電流）特性におけるこぶ、即ちハンプの発生を抑制することができる。
本実施の形態によれば、チャネルカット領域を設けることにより、ゲートオフ時における寄生トランジスタにおける寄生チャネルによる電流パス、即ち、寄生チャネルを介して、ドレイン拡散層からソース拡散層へ流れるリーク電流を遮断（カット）することができる。
これにより、ＮＭＯＳおよびＰＭＯＳのＶｇ−Ｉｄ（ゲート電圧−ドレイン電流）特性におけるこぶ、即ちハンプの発生を抑制することができる。
（２）実施形態の詳細
図１（ａ）は、本実施の形態に係る半導体装置の概略構成を示す平面図である。
図１（ｂ）は、図１（ａ）のＡ−Ａ’における断面を示した図である。
図２（ａ）は、図１（ａ）のＢ−Ｂ’における断面を示した図であり、図２（ｂ）は、図１（ａ）のＣ−Ｃ’における断面を示した図である。
本実施の形態では、半導体装置の一例として、Ｎ型とＰ型のＭＯＳトランジスタを組み合わせたＣＭＯＳトランジスタについて説明する。
図１に示されるように、本実施の形態に係る半導体装置（半導体素子）には、Ｎ型のＭＯＳトランジスタ（以下、ＮＭＯＳとする）と、Ｐ型のＭＯＳトランジスタ（以下、ＰＭＯＳとする）と、ＮＭＯＳとＰＭＯＳとの間、即ちトランジスタ素子同士を電気的に分離（絶縁）するフィールド酸化膜４１と、を有している。
なお、このフィールド酸化膜４１は、素子間分離膜として機能する。
図１（ａ）は、本実施の形態に係る半導体装置の概略構成を示す平面図である。
図１（ｂ）は、図１（ａ）のＡ−Ａ’における断面を示した図である。
図２（ａ）は、図１（ａ）のＢ−Ｂ’における断面を示した図であり、図２（ｂ）は、図１（ａ）のＣ−Ｃ’における断面を示した図である。
本実施の形態では、半導体装置の一例として、Ｎ型とＰ型のＭＯＳトランジスタを組み合わせたＣＭＯＳトランジスタについて説明する。
図１に示されるように、本実施の形態に係る半導体装置（半導体素子）には、Ｎ型のＭＯＳトランジスタ（以下、ＮＭＯＳとする）と、Ｐ型のＭＯＳトランジスタ（以下、ＰＭＯＳとする）と、ＮＭＯＳとＰＭＯＳとの間、即ちトランジスタ素子同士を電気的に分離（絶縁）するフィールド酸化膜４１と、を有している。
なお、このフィールド酸化膜４１は、素子間分離膜として機能する。
また、本実施の形態に係る半導体装置は、シリコン基板（活性層）３１、埋込絶縁膜層（埋込酸化膜層）３２、シリコン基板（支持層）３３の３層構造を有するＳＯＩ基板３０を用いて形成されている。
ＳＯＩ基板３０は、中間の埋込絶縁膜層３２によって、シリコン基板３１とシリコン基板３３が、即ちＳＯＩ基板３０の活性層と支持層が絶縁されている。
ＮＭＯＳ、ＰＭＯＳおよびフィールド酸化膜４１は、シリコン基板３１、即ちＳＯＩ基板３０の活性層の領域に形成されている。
ＳＯＩ基板３０は、中間の埋込絶縁膜層３２によって、シリコン基板３１とシリコン基板３３が、即ちＳＯＩ基板３０の活性層と支持層が絶縁されている。
ＮＭＯＳ、ＰＭＯＳおよびフィールド酸化膜４１は、シリコン基板３１、即ちＳＯＩ基板３０の活性層の領域に形成されている。
本実施の形態に係る半導体装置には、ＳＯＩ基板３０を用いて形成された完全空乏型（以下、ＦＤ型とする）のＮＭＯＳおよびＰＭＯＳが形成されている。
ＦＤ型のトランジスタ素子は、低電圧動作に有利なソース・ドレイン周りの低接合容量と急峻なサブスレッシュホールド特性を有している。
なお、本実施の形態では、ＦＤ型のトランジスタ素子を形成するため、ＳＯＩ基板３０における活性層（シリコン基板３１）の膜厚は、例えば、３０〜１００ｎｍの範囲で形成されている。
また、ＳＯＩ基板３０における埋込絶縁膜層３２の膜厚は、例えば、１００〜５００ｎｍの範囲で形成されている。
ＦＤ型のトランジスタ素子は、低電圧動作に有利なソース・ドレイン周りの低接合容量と急峻なサブスレッシュホールド特性を有している。
なお、本実施の形態では、ＦＤ型のトランジスタ素子を形成するため、ＳＯＩ基板３０における活性層（シリコン基板３１）の膜厚は、例えば、３０〜１００ｎｍの範囲で形成されている。
また、ＳＯＩ基板３０における埋込絶縁膜層３２の膜厚は、例えば、１００〜５００ｎｍの範囲で形成されている。
ＮＭＯＳには、その活性領域に高不純物拡散層であるＮ＋拡散層（ソース）１２およびＮ＋拡散層（ドレイン）１３がシングルドレイン構造で形成されている。
そして、Ｎ＋拡散層（ソース）１２とＮ＋拡散層（ドレイン）１３の間の領域には、Ｎ＋ゲート多結晶シリコン１１が、ゲート酸化膜４２を介して設けられている。
Ｎ＋ゲート多結晶シリコン１１には、高融点金属シリサイド１５が積層されている。
このように、ＮＭＯＳのゲート電極は、Ｎ＋ゲート多結晶シリコン１１の上に高融点金属シリサイド１５を堆積した積層ポリサイドゲート構造を採用することにより、ゲート電極の抵抗値を下げることができる。
高融点金属シリサイド１５としては、タングステンシリサイド、モリブデンシリサイド、チタンシリサイド、プラチナシリサイド等が用いられている。
シリコン基板３１（ＳＯＩ基板３０の活性層）における、Ｎ＋ゲート多結晶シリコン１１と埋込絶縁膜層３２との間の領域、即ちＮＭＯＳのボディ領域にＰウェル拡散層１６が形成されている。
Ｐウェル拡散層１６は、ゲート電極に電圧を印加した際に、ソース領域とドレイン領域との間を流れる電子の通る道、即ちチャネルが形成されるチャネル形成領域として機能する。
そして、Ｎ＋拡散層（ソース）１２とＮ＋拡散層（ドレイン）１３の間の領域には、Ｎ＋ゲート多結晶シリコン１１が、ゲート酸化膜４２を介して設けられている。
Ｎ＋ゲート多結晶シリコン１１には、高融点金属シリサイド１５が積層されている。
このように、ＮＭＯＳのゲート電極は、Ｎ＋ゲート多結晶シリコン１１の上に高融点金属シリサイド１５を堆積した積層ポリサイドゲート構造を採用することにより、ゲート電極の抵抗値を下げることができる。
高融点金属シリサイド１５としては、タングステンシリサイド、モリブデンシリサイド、チタンシリサイド、プラチナシリサイド等が用いられている。
シリコン基板３１（ＳＯＩ基板３０の活性層）における、Ｎ＋ゲート多結晶シリコン１１と埋込絶縁膜層３２との間の領域、即ちＮＭＯＳのボディ領域にＰウェル拡散層１６が形成されている。
Ｐウェル拡散層１６は、ゲート電極に電圧を印加した際に、ソース領域とドレイン領域との間を流れる電子の通る道、即ちチャネルが形成されるチャネル形成領域として機能する。
一方、ＰＭＯＳには、その活性領域に高不純物拡散層であるＰ＋拡散層（ソース）２２およびＰ＋拡散層（ドレイン）２３がシングルドレイン構造で形成されている。
そして、Ｐ＋拡散層（ソース）２２とＰ＋拡散層（ドレイン）２３の間の領域には、Ｐ＋ゲート多結晶シリコン２１がゲート酸化膜４２を介して設けられている。
Ｐ＋ゲート多結晶シリコン２１には、高融点金属シリサイド２５が積層されている。
このように、ＰＭＯＳのゲート電極は、Ｐ＋ゲート多結晶シリコン２１の上に高融点金属シリサイド２５を堆積した積層ポリサイドゲート構造を採用することにより、ゲート電極の抵抗値を下げることができる。
高融点金属シリサイド２５としては、タングステンシリサイド、モリブデンシリサイド、チタンシリサイド、プラチナシリサイド等が用いられている。
そして、Ｐ＋拡散層（ソース）２２とＰ＋拡散層（ドレイン）２３の間の領域には、Ｐ＋ゲート多結晶シリコン２１がゲート酸化膜４２を介して設けられている。
Ｐ＋ゲート多結晶シリコン２１には、高融点金属シリサイド２５が積層されている。
このように、ＰＭＯＳのゲート電極は、Ｐ＋ゲート多結晶シリコン２１の上に高融点金属シリサイド２５を堆積した積層ポリサイドゲート構造を採用することにより、ゲート電極の抵抗値を下げることができる。
高融点金属シリサイド２５としては、タングステンシリサイド、モリブデンシリサイド、チタンシリサイド、プラチナシリサイド等が用いられている。
シリコン基板３１（ＳＯＩ基板３０の活性層）における、Ｐ＋ゲート多結晶シリコン２１と埋込絶縁膜層３２との間の領域、即ちＰＭＯＳのボディ領域にＮウェル拡散層２６が形成されている。
Ｎウェル拡散層２６は、ゲート電極に電圧を印加した際に、ソース領域とドレイン領域との間を流れる電子の通る道、即ちチャネルが形成されるチャネル形成領域として機能する。
Ｎウェル拡散層２６は、ゲート電極に電圧を印加した際に、ソース領域とドレイン領域との間を流れる電子の通る道、即ちチャネルが形成されるチャネル形成領域として機能する。
本実施形態に示すようなＦＤＳＯＩデバイスの場合、ゲートオフ時でもボディ領域が空乏化している必要がある。そのため、ＮＭＯＳトランジスタのゲート電極は、Ｎ型導電型となり、一方、ＰＭＯＳトランジスタのゲート電極は、Ｐ型導電型となっている。
詳しくは、上述したように、ＮＭＯＳトランジスタのゲート電極が、Ｎ＋型多結晶シリコンで形成され、一方、ＰＭＯＳトランジスタのゲート電極が、Ｐ＋型多結晶シリコンで形成されている。即ち、これらのトランジスタ素子は、ソース領域およびドレイン領域を形成する不純物拡散層の導電型の極性と、ゲート電極の導電型の極性とが等しい同極ゲート（Ｄｕａｌ Ｇａｔｅ）構造を採用している。
このように、ソースおよびドレイン領域を形成する拡散層の極性、即ち、ＭＯＳの極性と、ゲート電極の極性とを同じにすることにより、ＮＭＯＳトランジスタ・ＰＭＯＳトランジスタともに表面チャネル型となるため、ＮＭＯＳおよびＰＭＯＳにおけるゲートのしきい値電圧を下げることができ、リーク電流を抑えることができる。これにより、トランジスタ素子の動作電圧の低電圧化を適切に図ることができる。
詳しくは、上述したように、ＮＭＯＳトランジスタのゲート電極が、Ｎ＋型多結晶シリコンで形成され、一方、ＰＭＯＳトランジスタのゲート電極が、Ｐ＋型多結晶シリコンで形成されている。即ち、これらのトランジスタ素子は、ソース領域およびドレイン領域を形成する不純物拡散層の導電型の極性と、ゲート電極の導電型の極性とが等しい同極ゲート（Ｄｕａｌ Ｇａｔｅ）構造を採用している。
このように、ソースおよびドレイン領域を形成する拡散層の極性、即ち、ＭＯＳの極性と、ゲート電極の極性とを同じにすることにより、ＮＭＯＳトランジスタ・ＰＭＯＳトランジスタともに表面チャネル型となるため、ＮＭＯＳおよびＰＭＯＳにおけるゲートのしきい値電圧を下げることができ、リーク電流を抑えることができる。これにより、トランジスタ素子の動作電圧の低電圧化を適切に図ることができる。
また、ＮＭＯＳトランジスタ・ＰＭＯＳトランジスタともに、ゲート電極における不純物濃度は、ソース領域およびドレイン領域における不純物濃度よりも高く（濃く）形成されていることがより好ましい。
例えば、ＮＭＯＳトランジスタでは、ゲート電極を、Ｎ＋拡散層（ソース）１２およびＮ＋拡散層（ドレイン）１３領域よりも不純物濃度の高い、高濃度（Ｎ＋＋）ゲート多結晶シリコンで構成されていることが好ましい。同様に、ＰＭＯＳトランジスタでは、ゲート電極を、Ｐ＋拡散層（ソース）２２およびＰ＋拡散層（ドレイン）２３領域よりも不純物濃度の高い、高濃度（Ｐ＋＋）ゲート多結晶シリコンで構成されていることが好ましい。
例えば、ＮＭＯＳトランジスタでは、ゲート電極を、Ｎ＋拡散層（ソース）１２およびＮ＋拡散層（ドレイン）１３領域よりも不純物濃度の高い、高濃度（Ｎ＋＋）ゲート多結晶シリコンで構成されていることが好ましい。同様に、ＰＭＯＳトランジスタでは、ゲート電極を、Ｐ＋拡散層（ソース）２２およびＰ＋拡散層（ドレイン）２３領域よりも不純物濃度の高い、高濃度（Ｐ＋＋）ゲート多結晶シリコンで構成されていることが好ましい。
このように、ゲート電極における不純物濃度を高くすることにより、ゲート電極の遅延が抑制され、トランジスタ素子の高速化を図ることができるだけでなく、ボディ領域における空乏化の精度を向上させることができる。
また、ゲート電極における不純物濃度を高くすることにより、短チャネル効果の抑制が期待できる。短チャネル効果とは、ソース領域とドレイン領域の距離の短縮、即ち、ゲート長及びチャネル長の縮小に伴って、互いが干渉して起こるデバイス特性（電気的特性）の劣化を示し、具体的には、ゲートしきい値電圧の低下、ドレイン電流立ち上がりの低下、スタンバイ漏れ電流の増大などを示す。
なお、ゲート電極へ高濃度の不純物（イオン）を導入する場合には、例えば、ビーム電流量が２〜３０ｍＡの程度の大電流イオン注入装置を用いて行う。
また、ゲート電極における不純物濃度を高くすることにより、短チャネル効果の抑制が期待できる。短チャネル効果とは、ソース領域とドレイン領域の距離の短縮、即ち、ゲート長及びチャネル長の縮小に伴って、互いが干渉して起こるデバイス特性（電気的特性）の劣化を示し、具体的には、ゲートしきい値電圧の低下、ドレイン電流立ち上がりの低下、スタンバイ漏れ電流の増大などを示す。
なお、ゲート電極へ高濃度の不純物（イオン）を導入する場合には、例えば、ビーム電流量が２〜３０ｍＡの程度の大電流イオン注入装置を用いて行う。
また、本実施の形態に係る半導体装置では、ＮＭＯＳおよびＰＭＯＳ同士を電気的に分離するフィールド酸化膜４１が、ＳＯＩ基板３０の活性層であるシリコン基板３１にＬＯＣＯＳ法（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）による酸化処理を施すことにより形成されている。
寄生ＭＯＳの分離を確実に行うためには素子間分離膜、即ちフィールド酸化膜４１を十分に厚く形成する必要がある。しかし単純に厚みを増すだけでは、段差が生じ配線が断線しやすくなる。そこで、表面を限りなく平坦化し、且つ酸化膜を厚く形成して素子間の分離（絶縁）を図る方法がＬＯＣＯＳ法である。
寄生ＭＯＳの分離を確実に行うためには素子間分離膜、即ちフィールド酸化膜４１を十分に厚く形成する必要がある。しかし単純に厚みを増すだけでは、段差が生じ配線が断線しやすくなる。そこで、表面を限りなく平坦化し、且つ酸化膜を厚く形成して素子間の分離（絶縁）を図る方法がＬＯＣＯＳ法である。
ここで、ＬＯＣＯＳ（選択酸化）法によるフィールド酸化膜４１の形成方法について説明する。
図３は、本実施の形態に係る半導体装置におけるＬＯＣＯＳ法を用いたフィールド酸化膜４１の形成手順を示した図である。
本実施の形態に係る半導体装置は、図３（ａ）に示す、シリコン基板（活性層）３１、埋込絶縁膜層３２、シリコン基板（支持層）３３の３層構造を有するＳＯＩ基板３０を用いて形成する。
まず、図３（ｂ）に示すように、シリコン基板３１の表面を保護するためのパッド酸化膜５１を積み、その後、窒化シリコン（ＳｉＮ）膜５２をＣＶＤ法（化学気相成長法）により堆積する。
図３は、本実施の形態に係る半導体装置におけるＬＯＣＯＳ法を用いたフィールド酸化膜４１の形成手順を示した図である。
本実施の形態に係る半導体装置は、図３（ａ）に示す、シリコン基板（活性層）３１、埋込絶縁膜層３２、シリコン基板（支持層）３３の３層構造を有するＳＯＩ基板３０を用いて形成する。
まず、図３（ｂ）に示すように、シリコン基板３１の表面を保護するためのパッド酸化膜５１を積み、その後、窒化シリコン（ＳｉＮ）膜５２をＣＶＤ法（化学気相成長法）により堆積する。
次に、図３（ｃ）に示すように、素子領域、即ちＮＭＯＳおよびＰＭＯＳを作るアクティブ領域の窒化シリコン膜５２を残すように、フォトレジスト５３を形成する。なお、フォトレジスト５３は、フォトリソグラフィ（写真蝕刻）技術を用いて形成する。
そして、フォトレジスト５３によりマスクされていない不要な窒化シリコン膜５２の領域をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ）等のドライエッチングにより取り除く。
さらに、図３（ｄ）に示すように、フォトレジスト５３を除去する。フォトレジスト５３の除去は、例えば、酸素プラズマを用いて酸化させ、ＣＯに分解することにより行う。
そして、フォトレジスト５３によりマスクされていない不要な窒化シリコン膜５２の領域をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ）等のドライエッチングにより取り除く。
さらに、図３（ｄ）に示すように、フォトレジスト５３を除去する。フォトレジスト５３の除去は、例えば、酸素プラズマを用いて酸化させ、ＣＯに分解することにより行う。
続いて、図３（ｅ）に示すように、シリコン基板３１を高い温度で酸化して、厚いフィールド酸化膜４１を成長させる。
窒化シリコン膜５２によりマスキングされた領域を除く領域が酸化される。窒化シリコン膜５２は、耐酸化性が強いため、ＮＭＯＳおよびＰＭＯＳを作るアクティブ領域はほとんど酸化されずフィールド領域のみが酸化される。
シリコン基板３１の酸化処理が終了した後、図３（ｆ）に示すように、パッド酸化膜５１および窒化シリコン膜５２を除去する。
このようなＬＯＣＯＳ法を用いてフィールド酸化膜４１を形成した場合、酸化時にフィールド酸化膜４１が窒化シリコン膜５２の下にもぐり込む（伸長する）ことにより、フィールド酸化膜４１の端部、即ち、アクティブ領域とフィールド領域との境界部に、バーズビーク（鳥のくちばし）状にフィールド酸化膜４１が形成される。この領域をバーズビーク部とする。
窒化シリコン膜５２によりマスキングされた領域を除く領域が酸化される。窒化シリコン膜５２は、耐酸化性が強いため、ＮＭＯＳおよびＰＭＯＳを作るアクティブ領域はほとんど酸化されずフィールド領域のみが酸化される。
シリコン基板３１の酸化処理が終了した後、図３（ｆ）に示すように、パッド酸化膜５１および窒化シリコン膜５２を除去する。
このようなＬＯＣＯＳ法を用いてフィールド酸化膜４１を形成した場合、酸化時にフィールド酸化膜４１が窒化シリコン膜５２の下にもぐり込む（伸長する）ことにより、フィールド酸化膜４１の端部、即ち、アクティブ領域とフィールド領域との境界部に、バーズビーク（鳥のくちばし）状にフィールド酸化膜４１が形成される。この領域をバーズビーク部とする。
ゲート電極が延在する領域におけるこのようなバーズビーク部では、フィールド酸化膜４１の厚みを十分に確保することができないため、寄生トランジスタが構成される。
このような寄生トランジスタは、所望するＮＭＯＳおよびＰＭＯＳが有するゲート電圧のしきい値（設計値）よりも低い電圧で動作して寄生チャネルを形成してしまう。
そこで、本実施の形態に係る半導体装置では、このような寄生トランジスタが動作（オン）した際に、即ち、寄生チャネルが形成された際に生じるリーク電流を抑制（低減）するために、チャネルカット領域として、ＮＭＯＳにＰ＋拡散領域１４、ＰＭＯＳにＮ＋拡散領域２４が形成されている。
このような寄生トランジスタは、所望するＮＭＯＳおよびＰＭＯＳが有するゲート電圧のしきい値（設計値）よりも低い電圧で動作して寄生チャネルを形成してしまう。
そこで、本実施の形態に係る半導体装置では、このような寄生トランジスタが動作（オン）した際に、即ち、寄生チャネルが形成された際に生じるリーク電流を抑制（低減）するために、チャネルカット領域として、ＮＭＯＳにＰ＋拡散領域１４、ＰＭＯＳにＮ＋拡散領域２４が形成されている。
ここで、ＮＭＯＳにおけるチャネルカット領域であるＰ＋拡散領域１４について説明する。なお、ＰＭＯＳにおけるチャネルカット領域であるＮ＋拡散領域２４は、ＮＭＯＳにおけるチャネルカット領域であるＰ＋拡散領域１４と同様の構造を有するため説明を省略する。
ＮＭＯＳにおけるチャネルカット領域であるＰ＋拡散領域１４は、図１（ａ）および図２（ａ）に示すように、フィールド酸化膜４１の端部（バーズビーク部）であり、且つ、Ｎ＋拡散層（ソース）１２におけるＰウェル拡散層１６（チャネル形成領域）との境界（２ヵ所）に設けられた、Ｎ＋拡散層（ソース）１２と逆極性の導電型を有する不純物拡散領域である。
ＮＭＯＳにおけるチャネルカット領域であるＰ＋拡散領域１４は、図１（ａ）および図２（ａ）に示すように、フィールド酸化膜４１の端部（バーズビーク部）であり、且つ、Ｎ＋拡散層（ソース）１２におけるＰウェル拡散層１６（チャネル形成領域）との境界（２ヵ所）に設けられた、Ｎ＋拡散層（ソース）１２と逆極性の導電型を有する不純物拡散領域である。
Ｐ＋拡散領域１４（チャネルカット領域）は、図４に示すように、フィールド酸化膜４１の端部（バーズビーク部）とＳＯＩ基板３０の埋込絶縁膜層３２との間の領域を埋め、さらに、フィールド酸化膜４１の端部（バーズビーク部）からＮＭＯＳのＮ＋拡散層（ソース）１２方向にせり出すように形成されている。
なお、Ｐ＋拡散領域１４における、ＮＭＯＳのＮ＋拡散層（ソース）１２方向へのせり出し長は、図４に示すように、ＮＭＯＳのアクティブ領域（Ｎ＋拡散層１２およびＮ＋拡散層１３）におけるゲート電極の形成方向の長さが、例えば、２μｍ（最小）のトランジスタ素子において、０．５〜０．７μｍ程度になるように形成されている。
なお、Ｐ＋拡散領域１４における、ＮＭＯＳのＮ＋拡散層（ソース）１２方向へのせり出し長は、図４に示すように、ＮＭＯＳのアクティブ領域（Ｎ＋拡散層１２およびＮ＋拡散層１３）におけるゲート電極の形成方向の長さが、例えば、２μｍ（最小）のトランジスタ素子において、０．５〜０．７μｍ程度になるように形成されている。
このように、Ｐ＋拡散領域１４における、ＮＭＯＳのＮ＋拡散層（ソース）１２方向へのせり出し長は、通常のＮＭＯＳの動作時（ゲートオン時）における電子の移動に影響を与えない範囲に設定することが望ましい。
ＮＭＯＳにおけるチャネルカット領域であるＰ＋拡散領域１４は、図４に示すように、基板の表面から不純物（イオン）を注入して形成する。
このように、Ｐ＋拡散領域１４は、フィールド酸化膜４１（フィールド領域）およびトランジスタ素子（ＮＭＯＳ）をＳＯＩ基板３０に形成した後で、容易に形成することができる。
ＮＭＯＳにおけるチャネルカット領域であるＰ＋拡散領域１４は、図４に示すように、基板の表面から不純物（イオン）を注入して形成する。
このように、Ｐ＋拡散領域１４は、フィールド酸化膜４１（フィールド領域）およびトランジスタ素子（ＮＭＯＳ）をＳＯＩ基板３０に形成した後で、容易に形成することができる。
また、本実施の形態に係る半導体装置では、図１（ｂ）、図２（ｂ）に示すように、Ｎ＋ゲート多結晶シリコン１１には、高融点金属シリサイド１５が積層されている。
そのため、Ｐ＋拡散領域１４の形成時に注入される不純物（イオン）がゲート電極の領域にかかってしまっても、高融点金属シリサイド１５によりマスクされているため、不純物（イオン）が、ＮＭＯＳのボディ領域、即ちＰウェル拡散層１６に注入されることを適切に抑制することができる。
そのため、Ｐ＋拡散領域１４の形成時に注入される不純物（イオン）がゲート電極の領域にかかってしまっても、高融点金属シリサイド１５によりマスクされているため、不純物（イオン）が、ＮＭＯＳのボディ領域、即ちＰウェル拡散層１６に注入されることを適切に抑制することができる。
このように、本実施の形態によれば、フィールド酸化膜４１の端部（バーズビーク部）であり、且つ、Ｎ＋拡散層（ソース）１２におけるＰウェル拡散層１６（チャネル形成領域）との境界部に、Ｎ＋拡散層（ソース）１２と逆極性の導電型を有する不純物拡散領域（Ｐ＋拡散領域１４）を設けることにより、ＮＭＯＳのゲートオフ時における寄生チャネルによる電流パス、即ち、寄生チャネルを介して、Ｎ＋拡散層１３からＮ＋拡散層１２へ流れるリーク電流を遮断（カット）または低減させることができる。
これにより、ＮＭＯＳのＶｇ−Ｉｄ（ゲート電圧−ドレイン電流）特性におけるこぶ、即ちハンプの発生を抑制することができる。
これにより、ＮＭＯＳのＶｇ−Ｉｄ（ゲート電圧−ドレイン電流）特性におけるこぶ、即ちハンプの発生を抑制することができる。
同様に、フィールド酸化膜４１の端部（バーズビーク部）であり、且つ、Ｐ＋拡散層（ソース）２２におけるＮウェル拡散層２６（チャネル形成領域）との境界部に、Ｐ＋拡散層（ソース）２２と逆極性の導電型を有する不純物拡散領域（Ｎ＋拡散領域２４）を設けることにより、ＰＭＯＳにおける寄生チャネルによる電流パス、即ち、寄生チャネルを介して、Ｐ＋拡散層２３からＰ＋拡散層２２へ流れるリーク電流を遮断（カット）または低減させることができる。
これにより、ＰＭＯＳのＶｇ−Ｉｄ（ゲート電圧−ドレイン電流）特性におけるこぶ、即ちハンプの発生を抑制することができる。
従って、ＮＭＯＳおよびＰＭＯＳにおけるゲート電圧のしきい値（設定電圧）を上昇させることなく、寄生チャネルを介して流れるリーク電流を遮断（カット）または低減させることができる。
これにより、ＰＭＯＳのＶｇ−Ｉｄ（ゲート電圧−ドレイン電流）特性におけるこぶ、即ちハンプの発生を抑制することができる。
従って、ＮＭＯＳおよびＰＭＯＳにおけるゲート電圧のしきい値（設定電圧）を上昇させることなく、寄生チャネルを介して流れるリーク電流を遮断（カット）または低減させることができる。
また、本実施の形態によれば、チャネルカット領域であるＰ＋拡散領域１４およびＮ＋拡散領域２４は、フィールド酸化膜４１（フィールド領域）およびトランジスタ素子（ＮＭＯＳおよびＰＭＯＳ）をＳＯＩ基板３０に形成した後で、従来のようなフィールドドープの温度条件の算出処理などの煩わしい処理を行うことなく、容易に形成することができる。
本実施の形態によれば、形成するトランジスタ素子（ＮＭＯＳおよびＰＭＯＳ）の構造（レイアウト）を従来のシリコンバルクを用いて形成した場合と同様にできるため、ＳＯＩ基板３０を用いて形成する場合においても、従来の製造ノウハウ（技術）を流用することができる。
本実施の形態によれば、トランジスタ素子（ＮＭＯＳおよびＰＭＯＳ）の構造（レイアウト）を変更することなく、即ち、トランジスタ素子の形成領域を拡大させることなく、寄生チャネルを介して流れるリーク電流を遮断（カット）または低減させることができる。
本実施の形態によれば、形成するトランジスタ素子（ＮＭＯＳおよびＰＭＯＳ）の構造（レイアウト）を従来のシリコンバルクを用いて形成した場合と同様にできるため、ＳＯＩ基板３０を用いて形成する場合においても、従来の製造ノウハウ（技術）を流用することができる。
本実施の形態によれば、トランジスタ素子（ＮＭＯＳおよびＰＭＯＳ）の構造（レイアウト）を変更することなく、即ち、トランジスタ素子の形成領域を拡大させることなく、寄生チャネルを介して流れるリーク電流を遮断（カット）または低減させることができる。
本実施の形態に係るＮＭＯＳおよびＰＭＯＳは、ＦＤ型のトランジスタ素子であるため、ボディ領域の接続（ボディコンタクト）は不要となる。従って、ＮＭＯＳにおけるＰ＋拡散領域１４をＮ＋拡散層（ソース）１２と同電位に保つ必要がないため、Ｐ＋拡散領域１４にコンタクトをとる必要がない。
同様に、ＰＭＯＳにおけるＮ＋拡散領域２４をＰ＋拡散層（ソース）２２と同電位に保つ必要がないため、Ｎ＋拡散領域２４にコンタクトをとる必要がない。
そのため、コンタクト領域が不要となり、トランジスタ素子の形成領域を拡大させることなく、寄生チャネルを介して流れるリーク電流を遮断（カット）または低減させることができる。
ただし、例えば、ソース・ボディタイ構造を採用する場合には、別途コンタクト領域を設けるようにしてもよい。
同様に、ＰＭＯＳにおけるＮ＋拡散領域２４をＰ＋拡散層（ソース）２２と同電位に保つ必要がないため、Ｎ＋拡散領域２４にコンタクトをとる必要がない。
そのため、コンタクト領域が不要となり、トランジスタ素子の形成領域を拡大させることなく、寄生チャネルを介して流れるリーク電流を遮断（カット）または低減させることができる。
ただし、例えば、ソース・ボディタイ構造を採用する場合には、別途コンタクト領域を設けるようにしてもよい。
なお、本実施の形態に係るＮＭＯＳおよびＰＭＯＳでは、基本的なシンプルＭＯＳ構造を採用しているが、トランジスタ素子の構造はこれに限定されるものではない。
例えば、図５に示すように、Ｎ−拡散層（ドレインエクステンション）１７が設けられた（注入された）構造を採用するようにしてもよい。
なお、ドレインエクステンション、即ち、Ｎ−拡散層１７は、ＬＤＤ（軽ドープのソース・ドレイン領域）やマスクレイアウトを用いて形成することができる。
例えば、図５に示すように、Ｎ−拡散層（ドレインエクステンション）１７が設けられた（注入された）構造を採用するようにしてもよい。
なお、ドレインエクステンション、即ち、Ｎ−拡散層１７は、ＬＤＤ（軽ドープのソース・ドレイン領域）やマスクレイアウトを用いて形成することができる。
１１ Ｎ＋ゲート多結晶シリコン
１２ Ｎ＋拡散層（ソース）
１３ Ｎ＋拡散層（ドレイン）
１４ Ｐ＋拡散領域
１５ 高融点金属シリサイド
１６ Ｐウェル拡散層
１７ Ｎ−拡散層（ドレインエクステンション）
２１ Ｐ＋ゲート多結晶シリコン
２２ Ｐ＋拡散層（ソース）
２３ Ｐ＋拡散層（ドレイン）
２４ Ｎ＋拡散領域
２５ 高融点金属シリサイド
２６ Ｎウェル拡散層
３０ ＳＯＩ基板
３１ シリコン基板（活性層）
３２ 埋込絶縁膜層
３３ シリコン基板（支持層）
４１ フィールド酸化膜
４２ ゲート酸化膜
５１ パッド酸化膜
５２ 窒化シリコン膜
５３ フォトレジスト
１２ Ｎ＋拡散層（ソース）
１３ Ｎ＋拡散層（ドレイン）
１４ Ｐ＋拡散領域
１５ 高融点金属シリサイド
１６ Ｐウェル拡散層
１７ Ｎ−拡散層（ドレインエクステンション）
２１ Ｐ＋ゲート多結晶シリコン
２２ Ｐ＋拡散層（ソース）
２３ Ｐ＋拡散層（ドレイン）
２４ Ｎ＋拡散領域
２５ 高融点金属シリサイド
２６ Ｎウェル拡散層
３０ ＳＯＩ基板
３１ シリコン基板（活性層）
３２ 埋込絶縁膜層
３３ シリコン基板（支持層）
４１ フィールド酸化膜
４２ ゲート酸化膜
５１ パッド酸化膜
５２ 窒化シリコン膜
５３ フォトレジスト
Claims (3)
- 絶縁層上にシリコン層が形成されたＳＯＩ基板を用いて形成される半導体装置であって、
前記ＳＯＩ基板におけるシリコン層に、不純物拡散層としてのソース領域とドレイン領域がチャネル形成領域を挟んで形成されたトランジスタ素子と、
前記ＳＯＩ基板におけるシリコン層にＬＯＣＯＳ法を用いて形成された、前記トランジスタ素子同士を電気的に分離する素子間分離膜と、
前記ドレイン領域と接する前記素子間分離膜の端部に接し、且つ、前記トランジスタ素子の前記ドレイン領域におけるチャネル形成領域との境界に接した領域には形成されず、前記ソース領域と接する前記素子間分離膜の端部に接し、且つ、前記トランジスタ素子の前記ソース領域におけるチャネル形成領域との境界に接した領域であって、ゲート電極と重ならない領域に形成され、更に、前記ＳＯＩ基板における絶縁層と、前記素子間分離膜の端部のバーズビーク部との間の領域を埋め、さらに、前記素子間分離膜の端部のバーズビーク部からソース領域の方向にせり出すように形成された、当該ソース領域と逆極性の導電型を有する不純物拡散領域と、
を備えたことを特徴とする半導体装置。 - 前記トランジスタ素子は、完全空乏型であることを特徴とする請求項１記載の半導体装置。
- 前記トランジスタ素子のソース領域及びドレイン領域を形成する不純物拡散層は、該トランジスタ素子のゲート電極と導電型が同じであることを特徴とする請求項２記載の半導体装置。
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| JP2007032907A JP5360735B2 (ja) | 2006-02-20 | 2007-02-14 | 半導体装置 |
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