CN101068031A - 半导体器件 - Google Patents
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Abstract
本发明涉及一种半导体器件。使用LOCOS法在SOI衬底的活性层上形成硅氧化膜，从而形成使NMOS和PMOS电气隔离的场氧化膜。场氧化膜的端部上形成氧化膜变薄的鸟嘴形部，并在该鸟嘴形部构成寄生晶体管。因此，设置用于抑制因寄生晶体管的作用而产生的漏电流的沟道切口区域。详细地，在NMOS上，在作为场氧化膜的端部并且与N+扩散层(源极)的P阱扩散层之间的两处边界部上形成P+扩散区域。通过设置这种沟道切口区域，能够抑制栅极导通时的寄生晶体管中的寄生沟道引起的电流流过(漏电流)。
Description
技术领域
本发明涉及形成了例如晶体管等半导体元件的半导体器件。
背景技术
在使用SOI(Silicon On Insulator绝缘层上覆硅)衬底形成的半导体器件上，为了使形成于硅衬底上的半导体元件(晶体管元件)彼此之间电气隔离(绝缘)，而设置了元件间隔离膜(场氧化膜)。
形成该场氧化膜的方法有称为LOCOS法(Local Oxidation of Silicon：硅的局部氧化)的方法。
LOCOS法(选择氧化法)是通过以氮化膜作为掩膜对硅层实施热氧化处理而形成氧化膜，从而形成场氧化膜的方法。
在使用根据LOCOS法的隔离法(LOCOS隔离法)的情况下，在场氧化膜的端部，具体地，是在与半导体元件的形成区域(活性区)之间的边界部上，产生薄薄地形成被称为鸟嘴形部的场氧化膜的区域。
在该鸟嘴形部上产生SOI衬底中的活性层的薄膜化，引起晶体管元件中的栅极电压的阈值电压降低。
当发生了这种阈值电压的降低时，在晶体管元件在原本应当具有的阈值(设定值)电压下开始动作之前，即，在栅极电压充分上升之前，由于鸟嘴形部中的寄生晶体管动作(导通)而产生了电流的泄漏(漏电流)。
现有技术中，下述专利文献中提出了抑制这种鸟嘴形部中的漏电流的技术。
[专利文献1]特开2003-124303号公报
在专利文献1中，提出了：通过在场氧化膜的端部上形成的鸟嘴形部和SOI衬底的绝缘层(BOX氧化膜层)之间，即通过比预定的栅极电压低的电压而形成了沟道(电子通道)的区域中注入杂质，从而抑制漏电流的发生这一技术。
专利文献1中记载的技术，必须考虑所注入的杂质浓度和处理温度等多种因素(要素)而详细地进行杂质注入(场掺杂)时的条件设定，以便杂质不会注入到通常的沟道区域中。
因此，不能较容易地注入用于抑制漏电流的杂质。
发明内容
本发明的目的是通过简单的方法抑制元件间隔离膜的端部中发生漏电流。
技术方案1记载的发明涉及一种使用在绝缘层上形成了硅层的SOI衬底而形成的半导体器件，其中，包括：晶体管元件，形成在上述SOI衬底中的硅层上；元件隔离膜，在上述SOI衬底中的硅层上使用LOCOS法形成的、且使上述晶体管元件彼此之间电气隔离；以及杂质扩散区域，作为上述元件间隔离膜的端部并且形成在与上述晶体管元件中杂质扩散层的沟道形成区域之间的边界部上、具有与该杂质扩散层相反极性的导电类型，从而实现上述目的。
根据技术方案2记载的发明，在技术方案1记载的半导体器件中，其特征在于，上述杂质扩散区域形成在与上述晶体管元件中源极区域的沟道形成区域之间的边界部上。
根据技术方案3记载的发明，在技术方案1或技术方案2记载的半导体器件中，其特征在于，上述杂质扩散区域形成在SOI衬底中的绝缘层和上述元件间隔离膜端部的鸟嘴形部之间。
根据技术方案4记载的发明，在技术方案1、技术方案2或技术方案3记载的半导体器件中，其特征在于，上述晶体管元件为完全耗尽型。
根据技术方案5记载的发明，在技术方案4记载的半导体器件中，其特征在于，形成上述晶体管元件的源极区域以及漏极区域的杂质扩散层与上述晶体管元件的栅极电极的导电类型相同。
此外，技术方案5记载的栅极电极优选由例如多晶硅构成。
根据本发明，通过设置杂质扩散区域，即使形成在元件间隔离膜端部的寄生晶体管开始动作，电子也不能从晶体管元件的杂质扩散层移动，所以能够抑制漏电流的发生，其中，该杂质扩散区域作为使用LOCOS法形成的元件间隔离膜的端部，并且在与晶体管元件的杂质扩散层中的沟道形成区域之间的边界部上形成、具有与该杂质扩散层相反极性的导电类型。
附图说明
图1(a)为示出了本实施方式的半导体器件的概略构成的平面图，(b)为示出(a)中A-A′截面的图。
图2(a)为示出了图1(a)中B-B′截面的图，(b)为图1(a)中C-C′截面的图。
图3为示出了本实施方式的半导体器件中使用了LOCOS法而形成场氧化膜的步骤的图。
图4为示出了图1(a)中B-B′截面的图。
图5为示出了具有漏极延伸的一例构造的图。
具体实施方式
下面，参考图1-5对本发明的优选实施方式进行详细说明。
(1)实施方式的概要
对使用SOI衬底形成了N型和P型的完全耗尽型MOS晶体管元件的半导体器件进行说明，其中该SOI衬底是在掩埋式氧化膜层上形成有硅层(活性层)的SOI衬底。
在本实施方式的半导体器件中形成了场氧化膜，该场氧化膜用作使NMOS晶体管元件和PMOS晶体管元件电气隔离(绝缘)的元件间隔离膜。
该场氧化膜是通过所谓的LOCOS法(选择氧化法)以氮化硅膜为掩膜实施热氧化处理，并在SOI衬底的活性层(硅层)上形成硅氧化膜而形成的。
在使用这种LOCOS隔离法形成了场氧化膜的情况下，在场氧化膜的端部，具体地，在与半导体元件的形成区域(活性区域)之间的边界部上薄薄地形成称作鸟嘴形部的场氧化膜，由此构成寄生晶体管。
在本实施方式的半导体器件中，设置了用于抑制因该寄生晶体管的作用而产生漏电流的沟道切口区域。
NMOS中的沟道切口区域是由P+扩散区域(杂质扩散区域)构成的，该P+扩散区域作为场氧化膜的端部(鸟嘴形部)且设置在与N+扩散层(源极)的P阱扩散层(沟道形成区域)之间的两处边界部上、具有与N+扩散层(源极)相反极性的导电类型。
同样地，PMOS中的沟道切口区域是由N+扩散区域(杂质扩散区域)构成的，该N+扩散区域作为场氧化膜的端部(鸟嘴形部)且设置在与P+扩散层(源极)的N阱扩散层(沟道形成区域)之间的两处边界部上、具有与P+扩散层(源极)极性相反的导电类型。
此外，各晶体管元件中的沟道切口区域掩埋场氧化膜的鸟嘴形部和SOI衬底的掩埋式绝缘膜层之间的区域，而且形成为从场氧化膜的鸟嘴形部向NMOS的N+扩散层(源极)方向突出。
根据本实施方式，通过设置沟道切口区域，能够遮断(切断)栅极截止时寄生晶体管中的寄生沟道引起的电流通过，即通过寄生沟道从漏极扩散层流向源极扩散层的漏电流。
因此，能够抑制NMOS和PMOS的Vg-Id(栅极电压一漏极电流)特性中产生凸起，即峰。
(2)实施方式的详述
图1(a)为示出了本实施方式的半导体器件的概略构成的平面图。
图1(b)为示出了图1(a)中A-A′截面的图。
图2(a)为示出了图1(a)中B-B′截面的图，图2(b)为图1(a)中C-C′截面的图。
在本实施方式中，作为半导体器件的一个例子，对组合了N型和P型MOS晶体管的CMOS晶体管进行说明。
如图1中所示，本实施方式的半导体器件(半导体元件)中，具有N型MOS晶体管(以下称为NMOS)和P型MOS晶体管(以下称为PMOS)、以及使NMOS和PMOS彼此之间电气隔离(绝缘)的场氧化膜41。
此外，该场氧化膜41用作元件间隔离膜。
另外，本实施方式的半导体器件是使用具有硅衬底(活性层)31、掩埋式绝缘膜层(掩埋式氧化膜层)32、硅衬底(支撑层)33的三层结构的SOI衬底30而形成的。
SOI衬底30通过中间掩埋式绝缘膜层32使硅衬底31和硅衬底33，即SOI衬底30的活性层和支撑层绝缘。
NMOS、PMOS以及场氧化膜41形成在硅衬底31，即SOI衬底30的活性层区域上。
在本实施方式的半导体器件中，形成了使用SOI衬底30而形成的完全耗尽型(以下称为FD型)的NMOS和PMOS。
FD型晶体管元件具有有利于低电压动作的源极、漏极周围的低耦合电容和陡峭的子阈值特性。
此外，在本实施方式中，因为形成了FD型晶体管元件，所以SOI衬底30中活性层(硅衬底31)的膜厚形成在例如30～100nm的范围。
另外，SOI衬底30中掩埋式绝缘膜层32的膜厚形成在例如100～500nm的范围内。
在NMOS中，作为高杂质扩散层的N+扩散层(源极)12以及N+扩散层(漏极)13由单漏极构造形成在该活性区域中。
而且，在N+扩散层(源极)12和N+扩散层(漏极)13之间的区域中通过栅极氧化膜42设置了N+栅极多晶硅11。
在N+栅极多晶硅11上层叠了高熔点金属硅化物15。
这样，NMOS的栅极电极采用在N+栅极多晶硅11上堆积了高熔点金属硅化物15这种层叠多晶硅栅(polycidegate)构造，从而能够降低栅极电极的电阻值。
作为高熔点金属硅化物15，可以使用硅化钨、硅化钼、硅化钛、铂化硅等。
在硅衬底31(SOI衬底30的活性层)中，在N+栅极多晶硅11和掩埋式绝缘膜层32之间的区域，即NMOS的体区域中形成P阱扩散层16。
在对栅极电极施加电压时，P阱扩散层16用作电子流过源极区域和漏极区域之间的通道，即形成沟道的沟道形成区域。
另一方面，在PMOS中，其活性区域中作为高杂质扩散层的P+扩散层(源极)22以及P+扩散层(漏极)23由单漏极构造而形成。
而且，在P+扩散层(源极)22和P+扩散层(漏极)23之间的区域中通过栅极氧化膜42而设置了P+栅极多晶硅21。
在P+栅极多晶硅21上层叠了高熔点金属硅化物25。
由此，PMOS的栅极电极采用在P+栅极晶硅21上堆积了高熔点金属硅化物25这种层叠多晶硅栅构造，从而能够降低栅极电极的电阻值。
作为高熔点金属硅化物25，可以使用硅化钨、硅化钼、硅化钛、铂化硅等。
在硅衬底31(SOI衬底30的活性层)中，在P+栅极多晶硅21和掩埋式绝缘膜层32之间的区域，即PMOS的体区域中形成了N阱扩散层26。
在对栅极电极施加电压时，N阱扩散层26用作源极区域和漏极区域之间电子流动的通道，即形成沟道的沟道形成区域。
在如本实施方式示出的FDSOI器件的情况下，即使栅极截止时体区域也需要耗尽化。因此，NMOS晶体管的栅极电极为N型导电类型，另一方面，PMOS晶体管的栅极电极为P型导电类型。
详细地，如上所述，NMOS晶体管的栅极电极由N+型多晶硅形成，另一方面，PMOS晶体管的栅极电极由P+型多晶硅形成。即，这些晶体管元件采用了形成源极区域和漏极区域的杂质扩散层的导电类型的极性与栅极电极的导电类型的极性相同的同极栅极(双栅极)构造。
由此，使形成源极和漏极区域的扩散层的极性，即，使MOS的极性和栅极电极的极性相同，由此，使得NMOS晶体管和PMOS晶体管都成为表面沟道型，所以能够降低NMOS以及PMOS中栅极的阈值电压，抑制漏电流。由此，能够适当地谋求晶体管元件的动作电压的低电压化。
另外，NMOS晶体管和PMOS晶体管都优选栅极电极中的杂质浓度形成为比源极区域和漏极区域中的杂质浓度高(浓)。
例如，在NMOS晶体管中，栅极电极优选由杂质浓度比N+扩散层(源极)12以及N+扩散层(漏极)13区域高的高浓度(N++)栅极多晶硅构成。同样地，在PMOS晶体管中，栅极电极优选由杂质浓度比P+扩散层(源极)22以及P+扩散层(漏极)23区域高的高浓度(P++)栅极多晶硅构成。
由此，通过提高栅极电极中的杂质浓度，不仅能够抑制栅极电极的延迟，谋求晶体管元件的高速化，而且能够提高体区域中的耗尽化精度。
另外，通过提高栅极电极中的杂质浓度，能够期望抑制短沟道效应。所谓短沟道效应，就是随着源极区域和漏极区域距离的缩短，即栅极长度以及沟道长度缩小，显示出相互干扰引起的器件特性(电气特性)恶化，具体地，显示出栅极阈值电压降低，漏极电流上升沿(立ち上ガリ)的降低、待机漏电流的增大等。
此外，在向栅极电极导入高浓度杂质(离子)的情况下，例如，使用束电流量在2～30mA左右的大电流离子注入装置来进行。
另外，在本实施方式中的半导体器件中，使NMOS以及PMOS彼此之间电气隔离的场氧化膜41是通过LOCOS法(硅的局部氧化)对作为SOI衬底30中活性层的硅衬底31实施氧化处理而形成的。
为了确实地进行寄生MOS的隔离，有必要形成足够厚的元件间隔离膜，即场氧化膜41。但是仅仅简单地增加厚度，产生台阶差的布线容易断线。因此，LOCOS法就是谋求无限制地使表面平坦化，而且厚厚地形成氧化膜来实现元件间隔离的方法。
在此，对通过LOCOS(选择氧化)法形成场氧化膜41的方法进行说明。
图3为示出了本实施方式的半导体器件中使用LOCOS法而形成场氧化膜41的步骤的图。
如图3(a)所示，本实施方式的半导体器件是通过使用具有硅衬底(活性层)31、掩埋式绝缘膜层32、硅衬底(支撑层)33的三层结构的SOI衬底30而形成的。
首先，如图3(b)所示，堆积用于保护硅衬底31表面的衬垫氧化膜51，然后，通过CVD法(化学汽相淀积法)堆积氮化硅(Si3N4)膜52。
接着，如图3(c)所示，形成光刻胶53，使得元件区域，即残留制作出NMOS以及PMOS的活性区域的氮化硅膜52。此外，光刻胶53是使用光刻(照相平版法)技术而形成的。
而且，通过RIE(Reactive Ion Etch：反应离子蚀刻)等干法蚀刻来除去未通过光刻胶53掩蔽的不需要的氮化硅52的区域。
进一步，如图3(d)中所示，除去光刻胶53。例如，通过使用氧气等离子使其氧化，并在CO2中进行分解，从而除去光刻胶53。
接着，如图3(e)中所示，在高温下对硅衬底31进行氧化，生成厚厚的场氧化膜41。
对除了被氮化硅膜52掩蔽的区域之外的区域进行氧化。因为氮化硅膜52耐氧化性强，故制作NMOS以及PMOS的活性区域中大部分未被氧化，而仅仅氧化场区域。
在硅衬底31的氧化处理结束后，如图3(f)中所示，除去衬垫氧化膜51和氮化硅膜52。
在使用这种LOCOS法形成场氧化膜41的情况下，因为氧化时场氧化膜41进入(伸长)到氮化硅膜52的下面，所以在场氧化膜41的端部，即活性区域和场区域之间的边界部上形成鸟嘴形状的场氧化膜41。该区域为鸟嘴形部。
在栅极电极延伸区域中的上述鸟嘴形部上，因为不能够充分确保场氧化膜41的厚度，所以构成寄生晶体管。
这种寄生晶体管，在比希望的NMOS和PMOS所具有的栅极电压阈值(设计值)低的电压下开始动作并形成了寄生沟道。
因此，在本实施方式的半导体器件中，为了抑制(减少)这种寄生晶体管动作(导通)时，即形成寄生沟道时产生的漏电流，在NMOS中形成P+扩散区域14、在PMOS中形成N+扩散区域24作为沟道切口区域。
在此，对作为NMOS的沟道区域的P+扩散区域14进行说明。而且，由于作为PMOS的沟道区域的N+扩散区域24与作为NMOS的沟道区域的P+扩散区域14具有同样的构造，因此省略说明。
如图1(a)以及图2(a)所示，作为NMOS的沟道切口区域的P+扩散区域14是如下杂质扩散区域，该杂质扩散区域是场氧化膜41的端部(鸟嘴形部)，并且设置在与N+扩散层(源极)12的P阱扩散层16(沟道形成区域)之间的边界(2处)上、具有与N+扩散层(源极)12相反极性的导电类型。
如图4中所示，P+扩散区域14(沟道切口区域)掩埋场氧化膜41的端部(鸟嘴形部)和SOI衬底30的掩埋式绝缘膜层32之间的区域，进一步地，形成为从场氧化膜41的端部(鸟嘴形部)向NMOS的N+扩散层(源极)12方向突出。
此外，如图4中所示，P+扩散区域14中的向NMOS的N+扩散层(源极)12方向突出的长度形成为：在NMOS的活性区域(N+扩散层12以及N+扩散层13)中的栅极电极形成方向的长度例如为2μm(最小)的晶体管元件中，为0.5～0.7μm左右。
由此，P+扩散区域14中的向NMOS的N+扩散层(源极)12方向突出的长度优选设定在对通常NMOS动作时(栅极导通时)电子的移动不造成影响的范围。
如图4中所示，作为NMOS的沟道切口区域的P+扩散区域14是通过从衬底的表面注入杂质(离子)而形成的。
由此，在SOI衬底30上形成场氧化膜41(场区域)以及晶体管元件(NMOS)之后，能够容易地形成P+扩散区域14。
另外，在本实施方式的半导体器件中，如图1(b)、图2(b)中所示，在N+栅极多晶硅11上层叠了高熔点金属硅化物15。
因此，即使形成P+扩散区域14时所注入的杂质(离子)落在栅极电极的区域中，因为被高熔点金属硅化物15掩蔽，所以也能够适当地抑制杂质(离子)注入到NMOS的体区域，即P阱扩散层16中。
这样，根据本实施方式，通过设置杂质扩散区域(P+扩散区域14)，能够遮断(切断)或者降低由NMOS的栅极导通时的寄生沟道引起的电流通过，即通过寄生沟道从N+扩散层13流向N+扩散层12的漏电流，其中，该杂质扩散区域是场氧化膜41的端部(鸟嘴形部)，并且设置在与N+扩散层(源极)12的P阱扩散层16(沟道形成区域)之间的边界上，具有与N+扩散层(源极)12极性相反的导电类型。
由此，能够抑制NMOS的Vg-Id(栅极电压-漏极电流)特性中出现凸起，即峰。
同样地，通过设置杂质扩散区域(N+扩散区域24)，能够遮断(切断)或者降低由PMOS中的寄生沟道引起的电流通过，即通过寄生沟道从P+扩散层23流向P+扩散层22的漏电流，其中，该杂质扩散区域是场氧化膜41的端部(鸟嘴形部)，并且设置在与P+扩散层(源极)22的N阱扩散层26(沟道形成区域)之间的边界上、具有与P+扩散层(源极)22相反极性的导电类型。
由此，能够抑制PMOS的Vg-Id(栅极电压-漏极电流)特性中出现凸起，即峰。
因此，能够不使NMOS以及PMOS的栅极电压阈值(设定电压)上升，即可遮断或者降低通过寄生沟道流动的漏电流。
另外，根据本实施方式，作为沟道切口区域的P+扩散区域14以及N+扩散区域24能够在SOI衬底30上形成场氧化膜41(场区域)和晶体管元件(NMOS以及PMOS)之后，不需要象现有技术那样进行场掺杂温度条件的计算处理等繁琐处理，即可较容易地形成。
根据本实施方式，因为所形成的晶体管元件(NMOS和PMOS)的构造(布局)与使用现有硅衬底(silicon bulk)形成的情况相同，所以即使在使用SOI衬底30形成的情况下，也可以流用现有的制造经验(技术)。
根据本实施方式，没有改变晶体管元件(NMOS和PMOS)的构造(布局)，即，没有扩大晶体管元件的形成区域，即可遮断(切断)或者降低通过寄生沟道流动的漏电流。
因为本实施方式的NMOS和PMOS是FD型晶体管元件，所以不需要体区域的接触(体接触)。因此，NMOS中的P+扩散区域14没有必要与N+扩散层(源极)12保持同样的电位，所以不需要与P+扩散区域14接触。
同样地，因为PMOS中的N+扩散区域24没有必要与P+扩散层(源极)22保持同样的电位，所以不需要与N+扩散区域24接触。
因此，不需要接触区域，无需扩大晶体管元件的形成区域，即可遮断(切断)或者降低通过寄生沟道流动的漏电流。
但是，例如在采用源极、体型构造的情况下，可以另外设置接触区域。
而且，本实施方式的NMOS以及PMOS虽然采用了基本的单个MOS构造，但是晶体管元件的构造并不局限于此。
例如，如图5中所示，可以采用设置(注入了)N-扩散层(漏极延伸)17的构造。
而且，漏极延伸，即，可以通过使用LDD(轻掺杂的源极、漏极区域)和掩膜布局来形成N-扩散层17。
Claims (5)
1.一种半导体器件，使用在绝缘层上形成了硅层的SOI衬底而形成，其特征在于，包括：
晶体管元件，形成在所述SOI衬底的硅层上；
元件间隔离膜，在所述SOI衬底的硅层上使用LOCOS法形成、且使所述晶体管元件彼此之间电气隔离；以及
杂质扩散区域，作为所述元件间隔离膜的端部、并且形成在与所述晶体管元件的杂质扩散层中的沟道形成区域之间的边界部、具有与该杂质扩散层的极性相反的导电类型。
2.根据权利要求1记载的半导体器件，其特征在于，所述杂质扩散区域形成在与所述晶体管元件的源极区域中的沟道形成区域之间的边界部上。
3.根据权利要求1记载的半导体器件，其特征在于，所述杂质扩散区域形成在SOI衬底中的绝缘层和所述元件间隔离膜端部的鸟嘴形部之间。
4.根据权利要求1记载的半导体器件，其特征在于，所述晶体管元件为完全耗尽型。
5.根据权利要求4记载的半导体器件，其特征在于，形成所述晶体管元件的源极区域以及漏极区域的杂质扩散层与所述晶体管元件的栅极电极的导电类型相同。
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