JP3302187B2 - 薄膜トランジスタ、これを用いた半導体装置、液晶表示装置 - Google Patents
薄膜トランジスタ、これを用いた半導体装置、液晶表示装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
-
- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Description
【０００１】
【産業上の利用分野】本発明は、高集積回路等に用いら
れる薄膜のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）トランジスタ（Ｔｈｉｎ Ｆｉｌ
ｍ Ｔｒａｎｓｉｓｔｏｒ，以下「ＴＦＴ」と記す）及
び該ＴＦＴを用いてなる半導体装置、液晶表示装置に関
する。
れる薄膜のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）トランジスタ（Ｔｈｉｎ Ｆｉｌ
ｍ Ｔｒａｎｓｉｓｔｏｒ，以下「ＴＦＴ」と記す）及
び該ＴＦＴを用いてなる半導体装置、液晶表示装置に関
する。
【０００２】
【従来の技術】ＴＦＴの製造プロセスにおいて、素子分
離を行なう方法としては主にメサ分離とロコス分離の２
つの方法があり、メサ分離とは絶縁性基板全面に成膜し
た半導体層の不要な領域をエッチングにより取り去る方
法、ロコス分離とは半導体層を選択的に酸化することに
より絶縁分離する方法である。図７はメサ分離により作
製された従来のＴＦＴを示す。図７（ａ）はその平面
図、（ｂ）は（ａ）におけるＤ−Ｄ’断面図である。１
は絶縁性基板、２は半導体領域、３はゲート絶縁膜、４
はゲート電極、５はソース領域、６はドレイン領域であ
る。
離を行なう方法としては主にメサ分離とロコス分離の２
つの方法があり、メサ分離とは絶縁性基板全面に成膜し
た半導体層の不要な領域をエッチングにより取り去る方
法、ロコス分離とは半導体層を選択的に酸化することに
より絶縁分離する方法である。図７はメサ分離により作
製された従来のＴＦＴを示す。図７（ａ）はその平面
図、（ｂ）は（ａ）におけるＤ−Ｄ’断面図である。１
は絶縁性基板、２は半導体領域、３はゲート絶縁膜、４
はゲート電極、５はソース領域、６はドレイン領域であ
る。
【０００３】
【発明が解決しようとする課題】上記した従来のＴＦＴ
には以下のような問題があった。
には以下のような問題があった。
【０００４】即ち、従来のＴＦＴにおいて、半導体領域
２の側壁部（外周部）がゲート電極３と絶縁膜を介して
接する領域７６では、絶縁層を介して上下に積層される
領域よりも、形状の影響によりしきい値が低くなる。ま
た、半導体領域２の側壁部では、素子分離を行なった際
に発生する界面の影響によりリーク電流が発生し易くな
ったり、不純物の偏析等の影響で不純物濃度が変化し、
しきい値が低くなるるという現象が起こる。図７はメサ
分離によって素子分離を行なった例であるが、ロコス分
離を行なった場合にも同様な問題が生じる。
２の側壁部（外周部）がゲート電極３と絶縁膜を介して
接する領域７６では、絶縁層を介して上下に積層される
領域よりも、形状の影響によりしきい値が低くなる。ま
た、半導体領域２の側壁部では、素子分離を行なった際
に発生する界面の影響によりリーク電流が発生し易くな
ったり、不純物の偏析等の影響で不純物濃度が変化し、
しきい値が低くなるるという現象が起こる。図７はメサ
分離によって素子分離を行なった例であるが、ロコス分
離を行なった場合にも同様な問題が生じる。
【０００５】このようなＴＦＴ基板上のトランジスタの
リークを防止するために、図８に示すトランジスタ構造
が提唱されている（米国特許第４，８０９，０５６
号）。図中、図７と同じ部位には同じ符号を付した。本
図に示されるトランジスタは、濃いｎ領域で形成したソ
ース領域５、ドレイン領域６の幅Ｗ1が半導体領域２の
幅Ｗ2よりも狭くなっている。８１はウェルの電位を固
定させるために設けられたウェルよりも濃いｐ領域であ
り、配線によって電位が固定される。
リークを防止するために、図８に示すトランジスタ構造
が提唱されている（米国特許第４，８０９，０５６
号）。図中、図７と同じ部位には同じ符号を付した。本
図に示されるトランジスタは、濃いｎ領域で形成したソ
ース領域５、ドレイン領域６の幅Ｗ1が半導体領域２の
幅Ｗ2よりも狭くなっている。８１はウェルの電位を固
定させるために設けられたウェルよりも濃いｐ領域であ
り、配線によって電位が固定される。
【０００６】しかしながら図８の構造では、ウェル電位
を固定することによりリークの発生を起こりにくくする
ことができるものの、依然として８２に示すようなリー
クパスが残っており、多数のトランジスタによって構成
される半導体装置を歩留良く製造することは困難であ
る。また、ウェル電位固定のためのコンタクトを設ける
ことは、著しく集積度を低下させるものである。
を固定することによりリークの発生を起こりにくくする
ことができるものの、依然として８２に示すようなリー
クパスが残っており、多数のトランジスタによって構成
される半導体装置を歩留良く製造することは困難であ
る。また、ウェル電位固定のためのコンタクトを設ける
ことは、著しく集積度を低下させるものである。
【０００７】本発明の目的は、このような問題に鑑み、
リークがなく高集積可能なＴＦＴを提供することにあ
り、具体的には大幅な設計変更や集積度を低下せしめる
ような構造を付与することなくリークを防止したトラン
ジスタを提供することにある。
リークがなく高集積可能なＴＦＴを提供することにあ
り、具体的には大幅な設計変更や集積度を低下せしめる
ような構造を付与することなくリークを防止したトラン
ジスタを提供することにある。
【０００８】
【課題を解決するための手段】請求項１の発明は、ＴＦ
Ｔであり、半導体領域に形成された第１の導電形を有す
るソース及びドレイン領域と、該ソース領域と該ドレイ
ン領域との間に形成された第１の半導体領域と、該第１
の導電形とは逆の第２の導電形を有し、該ソース領域、
ドレイン領域及び第１の半導体領域の外周を囲むように
配置された第２の半導体領域と、さらに該第２の半導体
領域の不純物濃度よりも高濃度の第２の導電形を有し、
該第２の半導体領域の外周を囲むように配置された第３
の半導体領域からなり、且つ該第３の半導体領域が電気
的にフローティングになっていることを特徴とする。
Ｔであり、半導体領域に形成された第１の導電形を有す
るソース及びドレイン領域と、該ソース領域と該ドレイ
ン領域との間に形成された第１の半導体領域と、該第１
の導電形とは逆の第２の導電形を有し、該ソース領域、
ドレイン領域及び第１の半導体領域の外周を囲むように
配置された第２の半導体領域と、さらに該第２の半導体
領域の不純物濃度よりも高濃度の第２の導電形を有し、
該第２の半導体領域の外周を囲むように配置された第３
の半導体領域からなり、且つ該第３の半導体領域が電気
的にフローティングになっていることを特徴とする。
【０００９】 請求項２及び３の発明は、それぞれ上記
ＴＦＴを用いたことを特徴とする、半導体装置、及び液
晶表示装置である。
ＴＦＴを用いたことを特徴とする、半導体装置、及び液
晶表示装置である。
【００１０】
【実施例及び作用】以下実施例により本発明を詳細に説
明する。
明する。
【００１１】 ［参考実施例１］ 本発明第１の参考実施例を図１に示す。図１（ａ）は平
面図、（ｂ）はそのＡ−Ａ’断面図である。本実施例は
ｐ形のＴＦＴで、図中１は絶縁性基板、２は半導体領
域、３はゲート絶縁膜、４はゲート電極である。
面図、（ｂ）はそのＡ−Ａ’断面図である。本実施例は
ｐ形のＴＦＴで、図中１は絶縁性基板、２は半導体領
域、３はゲート絶縁膜、４はゲート電極である。
【００１２】本実施例において、半導体領域２は例えば
ＳＩＭＯＸ基板や貼り合わせＳＯＩ基板を利用して単結
晶Ｓｉとすることも可能であり、また、石英基板上にＣ
ＶＤ法により多結晶Ｓｉを成膜したものを利用すること
もできる。あるいは、Ｓｉ等の半導体基板上に熱酸化等
により絶縁膜をつけその上に多結晶Ｓｉを成膜したもの
も可能である。ゲート絶縁膜３は半導体領域２の表面を
酸化することにより形成することができる。
ＳＩＭＯＸ基板や貼り合わせＳＯＩ基板を利用して単結
晶Ｓｉとすることも可能であり、また、石英基板上にＣ
ＶＤ法により多結晶Ｓｉを成膜したものを利用すること
もできる。あるいは、Ｓｉ等の半導体基板上に熱酸化等
により絶縁膜をつけその上に多結晶Ｓｉを成膜したもの
も可能である。ゲート絶縁膜３は半導体領域２の表面を
酸化することにより形成することができる。
【００１３】半導体領域２内には、ソース領域となる濃
いｐ領域５、ドレイン領域となる濃いｐ領域６、電界緩
和をすることによってドレイン耐圧を向上させるための
低濃度のｐ領域７、リークを抑制するために設けられた
濃いｎ領域８が設けられている。ｎ領域７はゲート電極
４形成後にゲートセルフアラインでイオン注入して形成
することが可能であり、ｎ領域８はゲート電極４を形成
後にイオン注入によって不純物を導入し、その後、熱を
加えて活性化させる際の拡散によってゲート電極４と半
導体領域２の側壁部が交差する領域の一部に回り込んで
いる。ｎ領域８とｐ領域５〜７の間に間隙が設けられて
いるのは、電界の集中によりドレイン耐圧が劣化するの
を防止するためである。
いｐ領域５、ドレイン領域となる濃いｐ領域６、電界緩
和をすることによってドレイン耐圧を向上させるための
低濃度のｐ領域７、リークを抑制するために設けられた
濃いｎ領域８が設けられている。ｎ領域７はゲート電極
４形成後にゲートセルフアラインでイオン注入して形成
することが可能であり、ｎ領域８はゲート電極４を形成
後にイオン注入によって不純物を導入し、その後、熱を
加えて活性化させる際の拡散によってゲート電極４と半
導体領域２の側壁部が交差する領域の一部に回り込んで
いる。ｎ領域８とｐ領域５〜７の間に間隙が設けられて
いるのは、電界の集中によりドレイン耐圧が劣化するの
を防止するためである。
【００１４】本図においては、ソース、ドレイン、ゲー
ト電極と接続されるコンタクト、配線は省略されてい
る。
ト電極と接続されるコンタクト、配線は省略されてい
る。
【００１５】本実施例においては、ｎ領域８を設けたこ
とにより、リークパスが遮断され、オフ特性が改善され
る。
とにより、リークパスが遮断され、オフ特性が改善され
る。
【００１６】なお、この例では、ｐ形のＭＯＳについて
説明したが、ｎ形のＭＯＳについても、それぞれの不純
物の導電形を逆にすることで、同様な効果が得られるこ
とは言うまでもない。
説明したが、ｎ形のＭＯＳについても、それぞれの不純
物の導電形を逆にすることで、同様な効果が得られるこ
とは言うまでもない。
【００１７】 ［参考実施例２］参考 実施例１において、ｎ領域８のイオン注入をゲート
電極４形成前に行ない、ゲート電極４と半導体領域２の
側壁部の交差する領域全体に濃いｎ領域８を形成するこ
とも可能である。
電極４形成前に行ない、ゲート電極４と半導体領域２の
側壁部の交差する領域全体に濃いｎ領域８を形成するこ
とも可能である。
【００１８】 本実施例を図２に示す。図２（ａ）は平
面図、（ｂ）はそのＢ−Ｂ’断面図である。本実施例で
は、参考実施例１に比べてより広い領域に濃いｎ領域を
形成しているため、リーク防止効果がより効果的に得ら
れる。また、マスクの位置合わせマージンを考慮した場
合、本実施例では、ゲート電極４に対しｎ領域８が横に
マスクずれを起こした場合にも、図２に点線で示すよう
に、ゲート電極４下にｎ領域８を形成することができ、
ＴＦＴのサイズをより小さくすることが可能である。
面図、（ｂ）はそのＢ−Ｂ’断面図である。本実施例で
は、参考実施例１に比べてより広い領域に濃いｎ領域を
形成しているため、リーク防止効果がより効果的に得ら
れる。また、マスクの位置合わせマージンを考慮した場
合、本実施例では、ゲート電極４に対しｎ領域８が横に
マスクずれを起こした場合にも、図２に点線で示すよう
に、ゲート電極４下にｎ領域８を形成することができ、
ＴＦＴのサイズをより小さくすることが可能である。
【００１９】 ［実施例１］ 本発明第１の実施例を図３に示す。本実施例もｐ形のＴ
ＦＴで、（ａ）は平面図、（ｂ）はそのＣ−Ｃ’断面図
である。
ＦＴで、（ａ）は平面図、（ｂ）はそのＣ−Ｃ’断面図
である。
【００２０】 本実施例では、半導体領域２の側壁部全
周に濃いｎ領域８が設けられている。この構造ではドレ
イン領域６の周りに形成されるｐｎ接合によって発生す
る空乏層は、半導体領域２の側壁部に接触することがな
く、参考実施例１、参考実施例２の効果に加えて、半導
体領域２の側壁部の界面準位によるリークも抑制するこ
とができる。
周に濃いｎ領域８が設けられている。この構造ではドレ
イン領域６の周りに形成されるｐｎ接合によって発生す
る空乏層は、半導体領域２の側壁部に接触することがな
く、参考実施例１、参考実施例２の効果に加えて、半導
体領域２の側壁部の界面準位によるリークも抑制するこ
とができる。
【００２１】例えば、ＴＦＴの実使用条件において、ド
レイン領域６と半導体領域２中の低濃度の領域とのｐｎ
接合に１０Ｖの負のバイアスが印加される場合について
考えてみる。ドレイン領域６の不純物濃度１×１０20 、
半導体領域２中のウェル濃度を１×１０16とすると、発
生する空乏層の幅はおよそ１．２μｍである。空乏層が
半導体領域２の側壁部に接触しないようにするにはマー
ジンを持たせてドレイン領域６と半導体領域２の側壁部
の間を１．５〜２μｍ以上あけなければならない。本実
施例では半導体領域２の側壁部に濃いｎ領域８が存在す
るために、空乏層の広がりを抑えることができる。例え
ば、耐圧をもたせるためにドレイン領域６と濃いｎ領域
８の間隔を０．５μｍあけ、ｎ領域を０．５μｍの幅で
設けた場合、ドレイン領域６と半導体領域２の側壁部の
距離は１μｍとなり、濃いｎ領域がない場合に比べて１
μｍ程度サイズを縮小することができる。
レイン領域６と半導体領域２中の低濃度の領域とのｐｎ
接合に１０Ｖの負のバイアスが印加される場合について
考えてみる。ドレイン領域６の不純物濃度１×１０20 、
半導体領域２中のウェル濃度を１×１０16とすると、発
生する空乏層の幅はおよそ１．２μｍである。空乏層が
半導体領域２の側壁部に接触しないようにするにはマー
ジンを持たせてドレイン領域６と半導体領域２の側壁部
の間を１．５〜２μｍ以上あけなければならない。本実
施例では半導体領域２の側壁部に濃いｎ領域８が存在す
るために、空乏層の広がりを抑えることができる。例え
ば、耐圧をもたせるためにドレイン領域６と濃いｎ領域
８の間隔を０．５μｍあけ、ｎ領域を０．５μｍの幅で
設けた場合、ドレイン領域６と半導体領域２の側壁部の
距離は１μｍとなり、濃いｎ領域がない場合に比べて１
μｍ程度サイズを縮小することができる。
【００２２】以上の構造により、本実施例のＴＦＴでは
集積度を損なうことなくリークパスを遮断することがで
き、オフ特性が改善される。
集積度を損なうことなくリークパスを遮断することがで
き、オフ特性が改善される。
【００２３】 ［参考実施例３］ 更に、ＴＦＴのリー
ク電流量を減少させ、また歩留を向上させるためには、
図４に示すようなＴＦＴの構造をとることも可能であ
る。
ク電流量を減少させ、また歩留を向上させるためには、
図４に示すようなＴＦＴの構造をとることも可能であ
る。
【００２４】本実施例のＴＦＴでは、ゲート電極４が枝
分れしており、２つのトランジスタを直列に接続した構
造となっている。低濃度のｐ領域７はゲートセルフアラ
インで注入を行ない、濃いｎ領域８は直列接続された２
つのトランジスタに共通したレイアウトとすることがで
き、また、２つのトランジスタの片側のソース領域５、
ドレイン領域６を共有していることから、トランジスタ
を２つにすることでさほどサイズを増大しなくてもす
む。この構造をとることにより、ＴＦＴのリーク頻度を
激減することができる。
分れしており、２つのトランジスタを直列に接続した構
造となっている。低濃度のｐ領域７はゲートセルフアラ
インで注入を行ない、濃いｎ領域８は直列接続された２
つのトランジスタに共通したレイアウトとすることがで
き、また、２つのトランジスタの片側のソース領域５、
ドレイン領域６を共有していることから、トランジスタ
を２つにすることでさほどサイズを増大しなくてもす
む。この構造をとることにより、ＴＦＴのリーク頻度を
激減することができる。
【００２５】 実施例１、参考実施例１〜３のＴＦＴを
用いて回路を構成した場合、生産上の歩留が向上するだ
けではなく、基本的な性能を向上させることが可能であ
る。例えば、Ｄ−ＲＡＭメモリの選択トランジスタに応
用すると、リークレベルが減少することから各セルの電
荷保持容量を小さくすることが可能となり、同じチップ
サイズでより大きなメモリ容量を持つメモリが可能とな
る。
用いて回路を構成した場合、生産上の歩留が向上するだ
けではなく、基本的な性能を向上させることが可能であ
る。例えば、Ｄ−ＲＡＭメモリの選択トランジスタに応
用すると、リークレベルが減少することから各セルの電
荷保持容量を小さくすることが可能となり、同じチップ
サイズでより大きなメモリ容量を持つメモリが可能とな
る。
【００２６】更に、本発明のＴＦＴは、ウェルの電位を
固定するためのコンタクトを必要としないことから、Ｔ
ＦＴのサイズ自体も縮小することができる。従来では１
個のＴＦＴに対してソース、ドレイン、ウェルコンタク
トの３つのコンタクトが必要であるのに対して、本発明
のＴＦＴでは２つのコンタクトで済む。チャネルの面積
とコンタクト周りの面積が同程度とすれば、本発明のＴ
ＦＴはサイズを従来の３／４程度にすることができる。
また、ウェル電位を与える配線も必要がなくなり、高集
積化が可能となる。
固定するためのコンタクトを必要としないことから、Ｔ
ＦＴのサイズ自体も縮小することができる。従来では１
個のＴＦＴに対してソース、ドレイン、ウェルコンタク
トの３つのコンタクトが必要であるのに対して、本発明
のＴＦＴでは２つのコンタクトで済む。チャネルの面積
とコンタクト周りの面積が同程度とすれば、本発明のＴ
ＦＴはサイズを従来の３／４程度にすることができる。
また、ウェル電位を与える配線も必要がなくなり、高集
積化が可能となる。
【００２７】 ［実施例２］ 本実施例は、液晶表示装置の実施例である。
【００２８】先ず一般的なアクティブマトリクス型液晶
表示装置の回路の概略を図５に示す。表示装置は水平シ
フトレジスタ５１、垂直シフトレジスタ５２によって駆
動される。水平シフトレジスタ５１にはクロックパルス
５３、スタートパルス５４、ビデオ信号５５が入力され
る。カラー表示の場合にはビデオ信号は色毎に別々に入
力される場合もある。
表示装置の回路の概略を図５に示す。表示装置は水平シ
フトレジスタ５１、垂直シフトレジスタ５２によって駆
動される。水平シフトレジスタ５１にはクロックパルス
５３、スタートパルス５４、ビデオ信号５５が入力され
る。カラー表示の場合にはビデオ信号は色毎に別々に入
力される場合もある。
【００２９】水平シフトレジスタ５１の動作によって表
示部の信号線５６に画素を書き込むための信号が書き込
まれる。一方、垂直シフトレジスタ５２にはクロックパ
ルス５７、スタートパルス５８が入力され、表示部のゲ
ート線５９に順次、トランジスタがオンする電圧が書き
込まれる。この時に信号線に書き込まれた信号が各画素
トランジスタ６０を介して各画素の液晶６１に印加され
る。
示部の信号線５６に画素を書き込むための信号が書き込
まれる。一方、垂直シフトレジスタ５２にはクロックパ
ルス５７、スタートパルス５８が入力され、表示部のゲ
ート線５９に順次、トランジスタがオンする電圧が書き
込まれる。この時に信号線に書き込まれた信号が各画素
トランジスタ６０を介して各画素の液晶６１に印加され
る。
【００３０】図５には省略してあるが、画素トランジス
タのリーク、液晶によるリーク、ふられ等による画素電
位変動を防止するために、液晶６２と並列に保持容量を
形成することもある。しかしながら、トランジスタのリ
ークによる画質の劣化を保持容量を大きくするという手
段で解決しようとすると、開口率が減少する、書込み時
間が長くなり高速で駆動できなくなる等の問題を生じ
る。この問題は、パネルの大型化や、高精細化を図る際
に特に重要な問題となる。このため、保持容量を形成し
た場合でも画素トランジスタのリークを抑えることが重
要である。
タのリーク、液晶によるリーク、ふられ等による画素電
位変動を防止するために、液晶６２と並列に保持容量を
形成することもある。しかしながら、トランジスタのリ
ークによる画質の劣化を保持容量を大きくするという手
段で解決しようとすると、開口率が減少する、書込み時
間が長くなり高速で駆動できなくなる等の問題を生じ
る。この問題は、パネルの大型化や、高精細化を図る際
に特に重要な問題となる。このため、保持容量を形成し
た場合でも画素トランジスタのリークを抑えることが重
要である。
【００３１】駆動回路である、水平、垂直シフトレジス
タを構成するトランジスタについても、リークを抑える
ことは重要である。シフトレジスタはクロックパルスに
合わせて、信号が一段ずつ後方に転送されていくもので
あるが、次のクロックが入って来るまで信号を保持する
必要がある。この時、シフトレジスタの各段の電位をリ
セットするリセットスイッチにリークがあれば、その電
位は時間と共にリセット電位方向に変化する。このこと
によって信号は次の段に転送されずに、シフトレジスタ
が止まってしまうという回路不良の原因となる。このこ
とから周辺回路のトランジスタのリークも抑える必要が
ある。
タを構成するトランジスタについても、リークを抑える
ことは重要である。シフトレジスタはクロックパルスに
合わせて、信号が一段ずつ後方に転送されていくもので
あるが、次のクロックが入って来るまで信号を保持する
必要がある。この時、シフトレジスタの各段の電位をリ
セットするリセットスイッチにリークがあれば、その電
位は時間と共にリセット電位方向に変化する。このこと
によって信号は次の段に転送されずに、シフトレジスタ
が止まってしまうという回路不良の原因となる。このこ
とから周辺回路のトランジスタのリークも抑える必要が
ある。
【００３２】次に本実施例について説明する。図６は本
実施例の液晶表示装置の表示部の断面図であり、透過型
カラー表示装置の例である。図中１は透明絶縁性基板、
２は画素トランジスタを構成する素子分離された半導体
領域、５は半導体領域２中のソース領域、６はドレイン
領域である。ドレイン領域６はコンタクト及び金属配線
６５を介して透明画素電極６６に接続されている。一
方、ソース領域５はコンタクトを介して信号配線６７に
接続されている。
実施例の液晶表示装置の表示部の断面図であり、透過型
カラー表示装置の例である。図中１は透明絶縁性基板、
２は画素トランジスタを構成する素子分離された半導体
領域、５は半導体領域２中のソース領域、６はドレイン
領域である。ドレイン領域６はコンタクト及び金属配線
６５を介して透明画素電極６６に接続されている。一
方、ソース領域５はコンタクトを介して信号配線６７に
接続されている。
【００３３】トランジスタのオン・オフはゲート絶縁膜
３の上に形成されたゲート電極４によって制御される。
６８は遮光膜であり、トランジスタの遮光及び画素電極
６６によって液晶の配向を制御しきれない領域の遮光を
行なう。
３の上に形成されたゲート電極４によって制御される。
６８は遮光膜であり、トランジスタの遮光及び画素電極
６６によって液晶の配向を制御しきれない領域の遮光を
行なう。
【００３４】液晶層６９は配向膜７０、７１によって挟
み込まれている。配向膜７０、７１はポリイミドをラビ
ング処理したものである。７２は対向基板、７２はカラ
ーフィルター、７３は混色を防止するブラックストライ
プであり、７４は共通透明電極である。
み込まれている。配向膜７０、７１はポリイミドをラビ
ング処理したものである。７２は対向基板、７２はカラ
ーフィルター、７３は混色を防止するブラックストライ
プであり、７４は共通透明電極である。
【００３５】 各画素に対応する液晶は共通電極７４と
画素電極６６の間に印加される電界によって制御され
る。この図では画素電極６６の電位を保持するための容
量は省略されている。画素トランジスタには本発明のＴ
ＦＴを用いる。この図では実施例１に挙げたＴＦＴが用
いられており、８は濃いｎ領域である。
画素電極６６の間に印加される電界によって制御され
る。この図では画素電極６６の電位を保持するための容
量は省略されている。画素トランジスタには本発明のＴ
ＦＴを用いる。この図では実施例１に挙げたＴＦＴが用
いられており、８は濃いｎ領域である。
【００３６】本実施例では、ＴＦＴのリークが抑えられ
たことにより、保持時間内において画素電極の電位の変
動が小さく、高階調の表示装置を構成することができ
る。
たことにより、保持時間内において画素電極の電位の変
動が小さく、高階調の表示装置を構成することができ
る。
【００３７】また、本発明の液晶表示装置では、ＴＦＴ
の歩留が飛躍的に向上することから、画素トランジスタ
のリークによる点欠陥の発生率を低下させることがで
き、画素数の多いパネルを実現することができる。
の歩留が飛躍的に向上することから、画素トランジスタ
のリークによる点欠陥の発生率を低下させることがで
き、画素数の多いパネルを実現することができる。
【００３８】また、本発明の液晶表示装置においては、
ＴＦＴが従来のＴＦＴからさほどサイズを大きくするこ
となく設計することができるため、開口率を損なうこと
がない。
ＴＦＴが従来のＴＦＴからさほどサイズを大きくするこ
となく設計することができるため、開口率を損なうこと
がない。
【００３９】よって、本発明の液晶表示装置は、高輝
度、高階調、高精細な画像表示を行なうことができるの
である。
度、高階調、高精細な画像表示を行なうことができるの
である。
【００４０】
【発明の効果】以上、本発明によれば、ＴＦＴのサイズ
を増大することなくリークを防止したＴＦＴを得ること
ができる。また、本発明のＴＦＴを用いた本発明の液晶
表示装置では、高輝度、高階調、高精細なパネルを歩留
良く製造することができる。
を増大することなくリークを防止したＴＦＴを得ること
ができる。また、本発明のＴＦＴを用いた本発明の液晶
表示装置では、高輝度、高階調、高精細なパネルを歩留
良く製造することができる。
【図１】 本発明第１の参考実施例のＴＦＴを示す図で
ある。
ある。
【図２】 本発明第２の参考実施例のＴＦＴを示す図で
ある。
ある。
【図３】 本発明第１の実施例のＴＦＴを示す図であ
る。
る。
【図４】 本発明第３の参考実施例のＴＦＴを示す図で
ある。
ある。
【図５】一般的なアクティブマトリクス型液晶表示装置
を示す図である。
を示す図である。
【図６】 本発明第２の実施例の液晶表示装置の表示パ
ネルの断面図である。
ネルの断面図である。
【図７】従来のＴＦＴの一例を示す図である。
【図８】従来のＴＦＴの他の例を示す図である。
１ 絶縁性基板 ２ 半導体領域 ３ ゲート絶縁膜 ４ ゲート電極 ５ ソース領域 ６ ドレイン領域 ７ ｐ領域 ８，８’ ｎ領域 ５１ 水平シフトレジスタ ５２ 垂直シフトレジスタ ５３ クロックパルス ５４ スタートパルス ５５ ビデオ信号 ５６ 信号線 ５７ クロックパルス ５８ スタートパルス ５９ ゲート線 ６０ 画素トランジスタ ６１ 液晶 ６５ 金属配線 ６６ 透明画素電極 ６７ 信号配線 ６８ 遮光膜 ６９ 液晶層 ７０，７１ 配向膜 ７２ 対向基板 ７３ カラーフィルター ７４ ブラックストライプ ７５ 共通電極 ８１ ｐ領域 ８２ リークパス
Claims (3)
- 【請求項１】 絶縁層上に半導体領域と、該半導体領域
のチャネル上にゲート絶縁膜を介して位置するゲート電
極とを有する薄膜トランジスタであって、該薄膜トラン
ジスタは、半導体領域に形成された第１の導電形を有す
るソース及びドレイン領域と、該ソース領域と該ドレイ
ン領域との間に形成された第１の半導体領域と、該第１
の導電形とは逆の第２の導電形を有し、該ソース領域、
ドレイン領域及び第１の半導体領域の外周を囲むように
配置された第２の半導体領域と、さらに該第２の半導体
領域の不純物濃度よりも高濃度の第２の導電形を有し、
該第２の半導体領域の外周を囲むように配置された第３
の半導体領域からなり、且つ該第３の半導体領域が電気
的にフローティングになっていることを特徴とする薄膜
トランジスタ。 - 【請求項２】 請求項１の薄膜トランジスタを複数個集
積してなることを特徴とする半導体装置。 - 【請求項３】 請求項１の薄膜トランジスタを、画素毎
のスイッチング素子として用いて液晶素子のアクティブ
マトリクス基板を構成したことを特徴とする液晶表示装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21522594A JP3302187B2 (ja) | 1994-08-18 | 1994-08-18 | 薄膜トランジスタ、これを用いた半導体装置、液晶表示装置 |
| US08/515,838 US5898204A (en) | 1994-08-18 | 1995-08-16 | Thin-film transistor, and its semiconductor device, active matrix board, and LCD device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21522594A JP3302187B2 (ja) | 1994-08-18 | 1994-08-18 | 薄膜トランジスタ、これを用いた半導体装置、液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0864833A JPH0864833A (ja) | 1996-03-08 |
| JP3302187B2 true JP3302187B2 (ja) | 2002-07-15 |
Family
ID=16668786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21522594A Expired - Fee Related JP3302187B2 (ja) | 1994-08-18 | 1994-08-18 | 薄膜トランジスタ、これを用いた半導体装置、液晶表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5898204A (ja) |
| JP (1) | JP3302187B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101064348A (zh) * | 2006-04-28 | 2007-10-31 | 株式会社半导体能源研究所 | 半导体器件及半导体器件的制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288764B1 (en) * | 1996-06-25 | 2001-09-11 | Semiconductor Energy Laboratory Co., Ltd. | Display device or electronic device having liquid crystal display panel |
| TW548686B (en) * | 1996-07-11 | 2003-08-21 | Semiconductor Energy Lab | CMOS semiconductor device and apparatus using the same |
| US8603870B2 (en) | 1996-07-11 | 2013-12-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| KR100477133B1 (ko) * | 1996-07-25 | 2005-06-08 | 삼성전자주식회사 | 누설전류를줄이기위한액정표시장치 |
| US6424010B2 (en) | 1996-11-15 | 2002-07-23 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having reduced power consumption without a reduction in the source/drain breakdown voltage |
| JP3319975B2 (ja) * | 1997-05-08 | 2002-09-03 | 株式会社日立製作所 | 半導体素子及びそれを用いた液晶表示装置 |
| JP3573056B2 (ja) * | 1999-07-16 | 2004-10-06 | セイコーエプソン株式会社 | 半導体装置、半導体ゲートアレイおよび電気光学装置および電子機器 |
| KR100462862B1 (ko) * | 2002-01-18 | 2004-12-17 | 삼성에스디아이 주식회사 | 티에프티용 다결정 실리콘 박막 및 이를 이용한디스플레이 디바이스 |
| JP4916101B2 (ja) * | 2004-09-01 | 2012-04-11 | キヤノン株式会社 | 光電変換装置、固体撮像装置及び固体撮像システム |
| JP5360735B2 (ja) * | 2006-02-20 | 2013-12-04 | セイコーインスツル株式会社 | 半導体装置 |
| JP5285235B2 (ja) * | 2006-04-28 | 2013-09-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US20100213545A1 (en) * | 2007-05-29 | 2010-08-26 | X-Fab Semiconductor Foundries Ag | Mos transistor with a p-field implant overlying each end of a gate thereof |
| JP5295529B2 (ja) * | 2007-08-13 | 2013-09-18 | 株式会社ジャパンディスプレイ | 半導体装置 |
| GB2459667A (en) * | 2008-04-29 | 2009-11-04 | Sharp Kk | Thin film transistor and active matrix display |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4054895A (en) * | 1976-12-27 | 1977-10-18 | Rca Corporation | Silicon-on-sapphire mesa transistor having doped edges |
| US4272880A (en) * | 1979-04-20 | 1981-06-16 | Intel Corporation | MOS/SOS Process |
| US4755481A (en) * | 1986-05-15 | 1988-07-05 | General Electric Company | Method of making a silicon-on-insulator transistor |
| US4864380A (en) * | 1987-05-12 | 1989-09-05 | General Electric Company | Edgeless CMOS device |
| US4974051A (en) * | 1988-02-01 | 1990-11-27 | Texas Instruments Incorporated | MOS transistor with improved radiation hardness |
| FR2641645B1 (fr) * | 1988-12-27 | 1991-04-26 | Paris Chambre Commerce Ind | Procede de realisation d'un composant mim et application a la realisation d'un ecran plat ou d'une ram |
-
1994
- 1994-08-18 JP JP21522594A patent/JP3302187B2/ja not_active Expired - Fee Related
-
1995
- 1995-08-16 US US08/515,838 patent/US5898204A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101064348A (zh) * | 2006-04-28 | 2007-10-31 | 株式会社半导体能源研究所 | 半导体器件及半导体器件的制造方法 |
| US8896049B2 (en) | 2006-04-28 | 2014-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5898204A (en) | 1999-04-27 |
| JPH0864833A (ja) | 1996-03-08 |
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