JP4916101B2 - 光電変換装置、固体撮像装置及び固体撮像システム - Google Patents
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Description
本発明は光電変換装置、およびそれを用いた固体撮像装置、システムに関するものでありディジタルカメラ、ビデオカメラ、複写機、ファクシミリなどの撮像装置およびシステムに関する。
フォトダイオード等の光電変換素子を１次元あるいは２次元に配列した固体撮像装置はディジタルカメラ、ビデオカメラ、複写機、ファクシミリなどに数多く搭載されている。固体撮像装置には例えばＣＣＤ撮像装置やＣＭＯＳプロセスによって周辺回路も一体的に形成したＣＭＯＳセンサに代表される増幅型固体撮像装置がある。
これらの固体撮像装置は多画素化の傾向に有り、１画素の面積の縮小にともないフォトダイオード面積もまた減少していく傾向にある。したがってより小さな信号電荷量を扱う必要が生じ、ノイズ成分となる暗電流をより小さくしていく必要性、あるいは実効的にフォトダイオード面積を大きくする必要性が生じてきている。そのための一手段として特許文献１に開示されたように画素ごとに形成されたフローティングディフュージョン領域（浮遊拡散領域）を導電体により接続して、共通の増幅用ＭＯＳトランジスタにて増幅して読み出すことによって、単位画素あたりのトランジスタ数を削減しフォトダイオード面積を大きく保つ方法がある。
また、固体撮像装置の面積が大きくなると特許文献２あるいは特許文献３に開示されたようにフォトダイオードやトランジスタの基板電位を強固にとりシェーディングを抑制するためにウエルコンタクトを取る必要がある。
さらに、撮像素子内、あるいは周辺回路部分では使用するMOSトランジスタの微細化は不可欠になるため、いわゆるLDD（Lightly-Doped-Drain）構造を有するトランジスタ構造が広く用いられている。
特開２０００−２３２２１６号公報（図４）
特開２００１−３３２７１４号公報（図７、図１０）
特開２００１−２３０４００号公報（図１、図１６）
ところで、上記撮像素子においてウエルコンタクトをフォトダイオード間に形成するときに、ウエルコンタクトとフォトダイオード間の素子分離を図るために素子分離領域を配置するが、その上にポリシリコン等の導電層が形成され、その導電層にLDD（Lightly-Doped-Drain）構造を有するトランジスタ作成に伴うサイドウォールが形成される場合がある。
本発明者は上記サイドウォールの配置によっては、フォトダイオードの暗電流が増大する問題が生じることを見出した。
本発明の第１の側面に係る光電変換装置は、第１導電型の第１の半導体領域と、前記第１の半導体領域内に形成された第２導電型の第２の半導体領域を有する光電変換素子と、前記第１の半導体領域内に形成され、前記第１の半導体領域に電気的に接続された第１導電型の第３の半導体領域と、前記第３の半導体領域と前記第２の半導体領域との間に設けられた素子分離領域と、前記素子分離領域の上に設けられた導電層と、前記素子分離領域下に設けられていて前記第３の半導体領域と接している第１導電型の第４の半導体領域と、前記導電層の側面に配されたサイドウォールとを有し、
前記素子分離領域の幅をｃ、前記サイドウォールの幅をｂ、前記第３の半導体領域側の前記素子分離領域の端部と前記第３の半導体領域側の前記導電層の端部との距離をａとしたときに、ｃ＞ａ≧ｂの関係にあることを特徴とする。
前記素子分離領域の幅をｃ、前記サイドウォールの幅をｂ、前記第３の半導体領域側の前記素子分離領域の端部と前記第３の半導体領域側の前記導電層の端部との距離をａとしたときに、ｃ＞ａ≧ｂの関係にあることを特徴とする。
本発明の第２の側面に係る光電変換装置は、第１導電型の第１の半導体領域と、前記第１の半導体領域内に形成された第２導電型の第２の半導体領域を有する光電変換素子と、前記第１の半導体領域内に形成され、前記第１の半導体領域に電気的に接続された第１導電型の第３の半導体領域と、前記第３の半導体領域と前記第２の半導体領域との間に設けられた素子分離領域と、前記素子分離領域の上に設けられた導電層と、前記素子分離領域下に設けられていて前記第３の半導体領域と接している第１導電型の第４の半導体領域と、前記導電層の側面に配されたサイドウォールとを有し、前記サイドウォールが前記素子分離領域上にあって且つ前記サイドウォールの外側端部が前記素子分離領域の端部を超えないように配されていることを特徴とする。
本発明の固体撮像装置は上記本発明の光電変換装置を用いたものである。
本発明の固体撮像システムは上記本発明の固体撮像装置を用いたものである。
本発明によれば、暗電流の発生が少ないサイドウォールの配置を行うことで、高速読み出しをした際にも高感度でかつ低暗電流な光電変換装置及び固体撮像装置を提供することができる。
以下、本発明の実施の形態について図面を用いて詳細に説明する。
図１は本発明による光電変換装置の実施形態を示す断面図である。図２は本発明に関連する比較例を示す断面図である。
図１において、301は例えばN型のウエハ基板（半導体基板）、302はP型のウエル（半導体領域）、101a，101bはN型の拡散層（半導体領域）で、ウエル302との間で接合部を形成しフォトダイオードを構成している。303b，303aは素子分離領域、たとえばLOCOS（local oxidation of Silicon）膜である。素子分離領域303b,303aの下にはチャネルストップ層となるP+型半導体領域からなる307b，307aがそれぞれ形成されている。304は素子分離領域303b上に設けられた導電層で、例えばポリシリコンにより形成されている。308は導電層の側面に形成されるシリコン酸化膜等からなるいわゆるサイドウォールである。ウエルコンタクトはP++の拡散層306を介してP型のウエル302の電位を規定している。
なお、コンタクトはウエルコンタクトとしているが、ウエハに直接Ｎ型の拡散層101a，101bを設ける場合には基板コンタクトとなる。
図２において、ｎ型の基板1101上にｐ型のウエル1102が形成され、その中にフォトダイオード（Ｎ型拡散層）1001と1002、またそれらの間に高濃度のｐ++型のウエルコンタクトの拡散層（P++層）1003が素子分離領域1103、1104に挟さまれる形で形成されている。各々の素子分離領域の下にはそれぞれチャネルストップ層となるp+型半導体領域1105,1106がそれぞれ形成されている。また、素子分離領域1103上のポリシリコン配線1004の両側にはサイドウォール層1107,1108が形成されている。
比較例を示す図２と本発明に係わる実施形態を示す図１との対比から明らかなように、図２ではウエルコンタクトの拡散層（P++層）1003とチャネルストップ層1105とが離れているのに対して、図１ではウエルコンタクトの拡散層306とチャネルストップ層307bが接続されている。
そして、図２に示すように、高濃度のP++層1003とチャネルストップ層1105、を介してＮ型のフォトダイオード領域1001に至る間にＰの薄いウエル層が介在しているので、図２のX-X´間のポテンシャルの概念図に示すように、この部分では少数キャリアである電子が他の領域に比べ高濃度に存在する為、その一部がポテンシャルの低いフォトダイオード内に取り込まれ暗電流の増大をもたらしてしまう。
一方、図１に示すように、高濃度のP++層306からチャネルストップ層307ｂを介してＮ型のフォトダイオード領域101ｂに至るまで高濃度のＰ+層が形成されていることにより、図１のX-X´間のポテンシャルの概念図に示すように、少数キャリアである電子の濃度は低く抑えられており、暗電流の低減化が可能となる。
図２のようなポテンシャルのポケットを生じないようにする為には、図１に示すように、素子分離領域303bのP++層306側の端部とポリシリコンの導電層304のP++層306側の端部間の距離aをサイドウォール308の幅ｂと同じか又は幅ｂよりも大きくとるようにすればよい。なぜならばポテンシャルのポケットが発生する原因は図２のウエル内に拡散層（P++層）1003を形成する過程で、先に形成されたサイドウォールによりポテンシャルポケットの部分へのＰ++層のイオン注入がなされなかったからである。また、素子分離幅をｃとするとその上に導電層304を形成する為には距離aは素子分離幅ｃよりも小さくすることが求められる。以上の点から、ａ，ｂ，ｃの関係は ｃ＞ａ≧ｂとすればよい。この構成は、サイドウォールが素子分離領域上にあって且つサイドウォールの外側端部が素子分離領域の端部を超えないように配される構成でもある。
一方、図２では距離aは素子分離幅ｃより小さく、素子分離領域上に形成されているものの、サイドウォールの幅ｂよりも小さくなってしまう為ポテンシャルポケットが発生し暗電流の増大を招く。
本発明の実施形態は複数画素が一次元状又は２次元状に配された固体撮像装置の場合、特に効果的である。なぜならば、複数画素に対し１つのウエルコンタクトが存在する為に暗電流が増大した画素とそうでない画素が周期的（２画素共通ならば一行おき、４画素共通ならば３行おき）に発生してしまい著しく画質を劣化させてしまうからである。
上述したようにｃ＞ａ≧ｂとなるようにすることにより暗電流の少ない高Ｓ／Ｎな固体撮像装置を提供することができる。
本発明の実施形態は複数画素が一次元状又は２次元状に配された固体撮像装置の場合、特に効果的である。なぜならば、複数画素に対し１つのウエルコンタクトが存在する為に暗電流が増大した画素とそうでない画素が周期的（２画素共通ならば一行おき、４画素共通ならば３行おき）に発生してしまい著しく画質を劣化させてしまうからである。
上述したようにｃ＞ａ≧ｂとなるようにすることにより暗電流の少ない高Ｓ／Ｎな固体撮像装置を提供することができる。
なお、図１では素子分離領域303b上のみに導電層304を設けた形態を説明したが、素子分離領域303bの他に素子分離領域303a上にも導電層を設けた場合にも、本発明を適用でき、ｃ＞ａ≧ｂ、言い換えればサイドウォールが素子分離領域上にあって且つサイドウォールの外側端部が素子分離領域の端部を超えないように配される構成とすることができる。
図３に示すように、画素のフォトダイオードを構成する拡散層101a，101bを２次元状に配し、２画素を１つのグループとして（101aと101b、101a′と101b′をそれぞれ１つのグループとする。）、ウエルコンタクトを２画素について（グループごとに）画素間（グループ内）に１つ配置した固体撮像装置においては、図２に示すような構成とすると、ウエルコンタクトから第１行及び第３行の画素のフォトダイオード101a，101a′へ流入する少数キャリアＩａの量よりも、ウエルコンタクトから第２行及び第４行の画素のフォトダイオード101b，101b′へ流入する少数キャリアＩｂの量が多くなる。そして、上記のように少数キャリアの拡散に差がでると、少数キャリアＩａの量と少数キャリアＩｂの量が異なり、奇数行と偶数行とで暗電流のムラが生ずることになる。このような差が生じると一行おきに縞状のノイズが発生することになり画質が劣化する。特にこの現象は長秒の蓄積を行なった時にはより顕著となる。本実施形態の構成によれば、ポテンシャルポケットの発生を抑え、暗電流差を少なくすることができる。
図３では２画素を１つのグループとする例を示しているが、３画素以上をひとつのグループとしてもよい。この場合、ウエルコンタクトはグループを構成する画素数に合わせてグレープ内に複数設けても良い。
図３では２画素を１つのグループとする例を示しているが、３画素以上をひとつのグループとしてもよい。この場合、ウエルコンタクトはグループを構成する画素数に合わせてグレープ内に複数設けても良い。
本発明の実施形態の構成は、複数のフォトダイオードからの信号電荷を、各光電変換素子ごとに独立に形成されたフローティングディフュージョンを介して、共通の増幅用ＭＯＳトランジスタにて増幅して読み出しを行なう固体撮像装置の場合に好適に適用できる。
例えば特許文献１に見られるように、２画素で増幅用ＭＯＳトランジスタを共通化したレイアウトを考えたときに、ウエルコンタクトを取っていない場合、読み出し時の駆動速度を上げようとすると基板の電位が安定するのに長い時間が必要になり、高速読み出しが難しくなる。
また、画素ごとにウエルコンタクトを取るとその分だけフォトダイオードの面積が小さくなる為にせっかくの画素共通の効果が低減してしまう。
そこで、ウエルコンタクトを複数画素あたり１つ取る一方、そのウエルコンタクトのレイアウトによって、画素行（フォトダイオードの行）間で暗電流に差が生じるという課題に対して本実施形態の構成をとることで対処することができる。
また、図８に示すように増幅用ＭＯＳトランジスタを共通とする画素101a，と101bを第１のグループ、増幅用ＭＯＳトランジスタを共通とする画素101a′と101b′第２のグループとしたとき、ウエルコンタクトは、第１のグループの画素と、その画素に隣接する第２のグループの画素との間の、すなわち、第１のグループ内の第２の半導体領域と、前記第１のグループとは異なる第２のグループ内に配された、前記第１のグループ内の第２の半導体領域と隣接する第２の半導体領域との間の、第１の半導体領域（ウエル領域）内に形成されるようにしてもよい。特に図４に示すように、増幅用ＭＯＳトランジスタを複数の画素で共通とする構成の場合に、隣接するグループ間の画素101ｂ、101a´の間に形成するのが、レイアウトが容易で好ましい。図４では、増幅用ＭＯＳトランジスタを２画素で共通とし、その２画素を１つのグループとする例を示しているが、増幅用ＭＯＳトランジスタを３画素以上で共通とし、３画素以上をひとつのグループとしてもよい。その場合、グループ間のみならずグループ内の画素間にウエルコンタクトを設けてもよい。
上述したように、本発明は隣接する光電変換素子における暗電流差を低減又はなくすものであり、二つの光電変換素子間にウエルコンタクト又は基板コンタクトを設ける光電変換装置に適用されるが、より具体的には光電変換素子を１次元状に配列するラインセンサや２次元状に配列するエリアセンサである固体撮像装置に適用される。
以下、本発明の実施例について説明する。
図４に本発明の第１の実施例の平面図を示す。図４において、ＰＤはフォトダイオード（拡散層）、ＡＣＴは活性領域、ＰＯＬはポリシリコン層、ＣＮＴはコンタクトホール、ＡＬ１はアルミニウム等の第１金属層、ＴＨはスルーホールを示している。
図４において、101a,101ｂ及び101a′は光電変換をするためのフォトダイオードのキャリア蓄積層となるＮ型拡散層、102aおよび102bはフォトダイオード（Ｎ型拡散層）101aおよび101ｂから信号電荷を読み出すための転送用MOSトランジスタのゲート電極、103aおよび103bは転送用MOSトランジスタのドレイン領域（フローティングディフュージョン（FD）領域となる）、104はフォトダイオード（Ｎ型拡散層）およびフローティングディフュージョン（FD）領域をリセットするためのリセット用MOSトランジスタのゲート電極、106は読み出した電荷を電圧変換するためのソースフォロアアンプとなる増幅用MOSトランジスタのゲート電極であり、増幅用ＭＯＳトランジスタのゲート電極とFD領域103aおよび103bとは配線105で接続されている。また、107は行選択用MOSトランジスタのゲート電極であり、ソースフォロアアンプとなる増幅用ＭＯＳトランジスタの出力を信号線108に選択的に出力する。109は画素領域のウエルコンタクトであり電源配線110を介して固定電位例えばグランド電位に固定されている（固定電圧源に接続されている（接地の場合を含む））。図４において、一点鎖線で囲まれた領域は、二つのフォトダイオード（Ｎ型拡散層）、二つの転送用ＭＯＳトランジスタ、二つのフローティングディフュージョン、一つの増幅用ＭＯＳトランジスタ、一つのリセット用ＭＯＳトランジスタ、一つの選択用ＭＯＳトランジスタで構成される画素ユニットである。ここでは、二つのフォトダイオードは１グループを構成し、列方向に配列されたフォトダイオードが２ｍ個（ｍは１以上の自然数）の場合は、ｍ個のグループが構成される。四つのフォトダイオードで１グループを構成したときは、列方向に配列されたフォトダイオードが２ｍ個（ｍは２以上の自然数）の場合は、ｍ／２個のグループが構成される。そして転送用ＭＯＳトランジスタはフォトダイオードごとに設けられ、またフォトダイオードのグループごとに、リセット用ＭＯＳトランジスタ、選択用ＭＯＳトランジスタが設けられて画素ユニットが構成される。一つの画素ユニットには複数のフォトダイオード（Ｎ型拡散層）が設けられ、一つの画素ユニットは複数の画素を構成する。
図５は図４の点線で囲まれた画素ユニットの等価回路図を示したものである。図５では、101a,101bは拡散層ではなくフォトダイオードそのものを示し、102a,102b,104,106,107はゲート電極ではなく、それぞれ転送用ＭＯＳトランジスタ、リセット用ＭＯＳトランジスタ、増幅用ＭＯＳトランジスタ、選択用ＭＯＳトランジスタそのものを示している。フォトダイオード101a,101bはそれぞれ転送用MOSトランジスタ102a,102bを介してFD領域103に接続されている。全てのトランジスタのバックゲート電位、およびフォトダイオードのアノード電極はウエルコンタクト109を介して固定電位例えばグランド電位に固定されている。また、リセットトランジスタ104のドレイン端およびソースフォロアアンプのドレイン端はビアホールを介して電源電圧に固定されている。
図１は図４のＡ−Ａ´の部分の断面図に相当する。図４のＡ−Ａ´の部分の断面は、既に説明した第１実施形態の断面構成と同じなので、図１を用いて説明する。図１において、301は例えばN型のウエハ基板、302はP型のウエル、101a，101b 及び101a´は隣接するＮ型拡散層で、ウエル302との間で接合部を形成しフォトダイオードを構成している。303bおよび303aは素子分離領域、たとえばLOCOS（local oxidation of Silicon）膜である。素子分離領域303b,303aの下にはP+のチャネルストップ層307b,307aがそれぞれ形成されている。304は転送用トランジスタ102bのゲート電極で例えばポリシリコンにより形成されている。308はゲート電極304の側面に形成されるいわゆるサイドウォールである。ここでは導電層として転送用トランジスタ102bのゲート電極の場合を挙げたが、導電層としては選択用ＭＯＳトランジスタのゲート電極107、リセット用ＭＯＳトランジスタのゲート電極104、増幅用ＭＯＳトランジスタのゲート電極等が配置される場合もある。
サイドウォール308はその形成工程からMOSトランジスタのソースドレインを形成するような高濃度の拡散層（N++もしくはP++）のイオン注入を行なう前に形成されている。ウエルコンタクト109はP++の拡散層306を介してP型のウエル302の電位をとっている。
既に本発明の実施形態に説明したように、図２に示すように、高濃度のP++層1003とチャネルストップ層1105、を介してＮ型のフォトダイオード領域1001に至る間にＰの薄いウエル層が介在していると、図２のX-X´間のポテンシャルの概念図に示すように、この部分では少数キャリアである電子が他の領域に比べ高濃度に存在する為、その一部がポテンシャルの低いフォトダイオード内に取り込まれ暗電流の増大をもたらしてしまう。
一方、本実施例では、図１に示すように、ウエルコンタクトの拡散層306とチャネルストップ層307bが接続され、高濃度のP++層306からチャネルストップ層307ｂ、を介してＮ型のフォトダイオード領域101ｂに至るまで高濃度のＰ+層で形成されていることにより、少数キャリアである電子の濃度は低く抑えられており、暗電流の低減化が可能となる。
図２のようなポテンシャルのポケットを生じないようにする為には、既に説明したように、素子分離領域303bのP++層306側の端部とポリシリコンの導電層304のP++層306側の端部間の距離aをサイドウォール308の幅ｂと同じか又は幅ｂよりも大きくとるようにすればよく、また、距離aは素子分離幅ｃよりも小さくすればよい。従って、本実施例においてa,b,cの関係は c>a≧bとなるように設定される。この構成は、サイドウォールが素子分離領域上にあって且つサイドウォールの外側端部が素子分離領域の端部を超えないように配される構成でもある。
ここで図６に図２の比較例に対応する固体撮像装置の平面図を示す。図２は図６のＡ−Ａ′断面に相当する。図６において、2つのフォトダイオード1001と1002の間にウエルのコンタクト層1003が配設されている。また1001と1003の間にはポリシリコン配線1004が設けられている。
断面構造としては図２に示すように、ｎ型の基板1101上にｐ型のウエル1102が形成され、その中にフォトダイオード（拡散層）1001と1002、またそれらの間に高濃度のｐ++型のウエルコンタクト領域1003が素子分離領域1103、1104を挟む形で形成されている。各々の素子分離領域1103、1104の下にはそれぞれp+型のチャネルストップ層1105,1106がそれぞれ形成されている。
また、ポリシリコン配線1004の両側にはサイドウォール層1107,1108が形成されている。
このサイドウォール層は固体撮像装置内のMOSトランジスタを形成する際に副次的に形成される。
このサイドウォール層は固体撮像装置内のMOSトランジスタを形成する際に副次的に形成される。
フォトダイオード（Ｎ型拡散層）、転送用ＭＯＳトランジスタ、増幅用ＭＯＳトランジスタ、リセット用ＭＯＳトランジスタ、選択用ＭＯＳトランジスタを有する画素（ここでは、複数のフォトダイオード、複数の転送用ＭＯＳトランジスタに対して共通の増幅用ＭＯＳトランジスタを用いた構成となっている）を有する構成であるが、本発明において、各トランジスタはＭＯＳトランジスタに限定されず、ＶＭＩＳ(Threshold Voltage Modulation Image Sensor)、ＢＣＡＳＴ(Buried Charge Accumulator and Sensing Transistor array)、ＬＢＣＡＳＴ(Lateral Buried Charge Accumulator and Sensing Transistor array)等も適用可能である。とくにＢＣＡＳＴやＬＢＣＡＳＴに対しては増幅用ＭＯＳトランジスタをＪＦＥＴトランジスタに置き換えることで、本質的な変更を伴わずに実現できる。また、光電変換部に蓄積された信号電荷を画素に備わったトランジスタの制御電極に導き、増幅された信号を主電極から出力するタイプのセンサが本実施形態の画素に用いることできる。増幅用トランジスタとしてSITを使ったSIT型イメージセンサ（A．Yusa、J．Nishizawa et al., “SIT image sensor: Design consideration and characteristics,” IEEE trans. Vol. ED-33, pp.735-742, June 1986.）、バイポーラトランジスタを使ったBASIS (N.Tanaka et al., “A 310K pixel bipolar imager (BASIS),” IEEE Trans. Electron Devices, vol.35, pp. 646-652, may 1990)、制御電極が空乏化するJFETを使ったCMD (中村ほか“ゲート蓄積型MOSフォトトランジスタイメージセンサ”,テレビ学会誌,41,11,pp.1075-1082 Nov．，1987)などがある。
また本実施例では、増幅用ＭＯＳトランジスタを複数の画素で共通とし、選択用ＭＯＳトランジスタ、リセット用ＭＯＳトランジスタも複数の画素で共通とする構成を示しているが、各画素ごとに増幅用ＭＯＳトランジスタ、選択用ＭＯＳトランジスタ、リセット用ＭＯＳトランジスタを設ける場合にも同様に本発明を用いることができ、素子分離領域303bのP++層306側の端部とポリシリコンの導電層304のP++層306側の端部間の距離aをサイドウォール308の幅ｂと同じか又は幅ｂよりも大きくとるようし、また、距離aは素子分離幅ｃよりも小さくする（c>a≧b）。この構成は、サイドウォールが素子分離領域上にあって且つサイドウォールの外側端部が素子分離領域の端部を超えないように配される構成でもある。導電層としては、同様に、転送用トランジスタ102bのゲート電極102a、選択用ＭＯＳトランジスタのゲート電極107、リセット用ＭＯＳトランジスタのゲート電極104、増幅用ＭＯＳトランジスタのゲート電極106等を用いることができる。
図７は、本発明の撮像装置として、前述した実施形態の光電変換装置を用いた固体撮像装置又は上記実施例１の固体撮像装置を用いた撮像システムの構成図である。撮像システムは、レンズのプロテクトとメインスイッチを兼ねるバリア２００１、被写体の光学像を固体撮像素子２００４に結像させるレンズ２００２、レンズ２００２を通った光量を可変するための絞り２００３、レンズ２００２で結像された被写体を画像信号として取り込むための固体撮像素子２００４（上記の実施形態で説明した光電変換装置を含む固体撮像装置又は実施例１の固体撮像装置に相当する）、固体撮像素子２００４から出力される画像信号に各種の補正、クランプ等の処理を行う撮像信号処理回路２００５、固体撮像素子２００４より出力される画像信号のアナログ−ディジタル変換を行うＡ／Ｄ変換器２００６、Ａ／Ｄ変換器２００６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部２００７、固体撮像素子２００４及び撮像信号処理回路２００５及びＡ／Ｄ変換器２００６及び信号処理部２００７に各種タイミング信号を出力するタイミング発生部２００８で構成される。なお、２００５〜２００８の各回路は固体撮像素子２００４と同一チップ上に形成しても良い。また、各種演算とスチルビデオカメラ全体を制御する全体制御・演算部２００９、画像データを一時的に記憶するためのメモリ部２０１０、記録媒体に記録又は読み出しを行うための記録媒体制御インターフェース部２０１１、画像データの記録又は読み出しを行うための半導体メモリ等の着脱可能な記録媒体２０１２、外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部２０１３で固体撮像システムは構成される。
次に、図７の動作について説明する。バリア２００１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、さらに、Ａ／Ｄ変換器２００６などの撮像系回路の電源がオンされる。それから、露光量を制御するために、全体制御・演算部２００９は絞り２００３を開放にし、固体撮像素子２００４から出力された信号は、撮像信号処理回路２００５をスルーしてＡ／Ｄ変換器２００６へ出力される。Ａ／Ｄ変換器２００６は、その信号をＡ／Ｄ変換して、信号処理部２００７に出力する。信号処理部２００７は、そのデータを基に露出の演算を全体制御・演算部２００９で行う。
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部２００９は絞りを制御する。次に、固体撮像素子２００４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部２００９で行う。その後、レンズ２００２を駆動して合焦か否かを判断し、合焦していないと判断したときは、再びレンズ２００２を駆動し測距を行う。
そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像素子２００４から出力された画像信号は、撮像信号処理回路２００５において補正等がされ、さらにＡ／Ｄ変換器２００６でＡ／Ｄ変換され、信号処理部２００７を通り全体制御・演算２００９によりメモリ部２０１０に蓄積される。その後、メモリ部２０１０に蓄積されたデータは、全体制御・演算部２００９の制御により記録媒体制御Ｉ／Ｆ部２０１１を通り半導体メモリ等の着脱可能な記録媒体２０１２に記録される。また外部Ｉ／Ｆ部２０１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
本発明は固体撮像装置、およびそれを用いたディジタルカメラ、ビデオカメラ、複写機、ファクシミリなどの固体撮像システムに用いることができる。
101a,101b フォトダイオード
102a,102b 転送トランジスタのゲート電極
103a,103b 転送トランジスタのドレイン電極
104 リセットトランジスタ
105フローティングディフュージョン（ＦＤ）領域
106 ソースフォロアアンプ
107 行選択トランジスタ
108信号線
109 ウエルコンタクト
110 電源配線
301 シリコンＮ基板
302 Ｐウエル
303b、303a´ 素子分離層
304 転送トランジスタのゲート電極
305 リセットトランジスタのゲート電極
306 P＋拡散層
307 チャネルストップ層
308 サイドウォール
1001,1002 フォトダイオード
1003 ウエルコンタクト
1004 ポリシリコン配線
1101 ｎ型基板
1102 ｐ型ウエル
1103,1104素子分離領域
1105,1106 ｐ型チャネルストップ層
1107,1108 サイドウォール
２００１ バリア
２００２ レンズ
２００３ 絞り
２００４ 固体撮像素子
２００５ 撮像信号処理回路
２００６ Ａ／Ｄ変換器
２００７ 信号処理部
２００８ タイミング発生部
２００９ 全体制御・演算部
２０１０ メモリ部
２０１１ 記録媒体制御インターフェース（Ｉ／Ｆ）部
２０１２ 記録媒体
２０１３ 外部インターフェース（Ｉ／Ｆ）部
102a,102b 転送トランジスタのゲート電極
103a,103b 転送トランジスタのドレイン電極
104 リセットトランジスタ
105フローティングディフュージョン（ＦＤ）領域
106 ソースフォロアアンプ
107 行選択トランジスタ
108信号線
109 ウエルコンタクト
110 電源配線
301 シリコンＮ基板
302 Ｐウエル
303b、303a´ 素子分離層
304 転送トランジスタのゲート電極
305 リセットトランジスタのゲート電極
306 P＋拡散層
307 チャネルストップ層
308 サイドウォール
1001,1002 フォトダイオード
1003 ウエルコンタクト
1004 ポリシリコン配線
1101 ｎ型基板
1102 ｐ型ウエル
1103,1104素子分離領域
1105,1106 ｐ型チャネルストップ層
1107,1108 サイドウォール
２００１ バリア
２００２ レンズ
２００３ 絞り
２００４ 固体撮像素子
２００５ 撮像信号処理回路
２００６ Ａ／Ｄ変換器
２００７ 信号処理部
２００８ タイミング発生部
２００９ 全体制御・演算部
２０１０ メモリ部
２０１１ 記録媒体制御インターフェース（Ｉ／Ｆ）部
２０１２ 記録媒体
２０１３ 外部インターフェース（Ｉ／Ｆ）部
Claims (10)
- 第１導電型の第１の半導体領域と、前記第１の半導体領域内に形成された第２導電型の第２の半導体領域を有する光電変換素子と、前記第１の半導体領域内に形成され、前記第１の半導体領域に電気的に接続された第１導電型の第３の半導体領域と、前記第３の半導体領域と前記第２の半導体領域との間に設けられた素子分離領域と、前記素子分離領域の上に設けられた導電層と、前記素子分離領域下に設けられていて前記第３の半導体領域と接している第１導電型の第４の半導体領域と、前記導電層の側面に配されたサイドウォールとを有し、
前記素子分離領域の幅をｃ、前記サイドウォールの幅をｂ、前記第３の半導体領域側の前記素子分離領域の端部と前記第３の半導体領域側の前記導電層の端部との距離をａとしたときに、ｃ＞ａ≧ｂの関係にあることを特徴とする光電変換装置。 - 第１導電型の第１の半導体領域と、前記第１の半導体領域内に形成された第２導電型の第２の半導体領域を有する光電変換素子と、前記第１の半導体領域内に形成され、前記第１の半導体領域に電気的に接続された第１導電型の第３の半導体領域と、前記第３の半導体領域と前記第２の半導体領域との間に設けられた素子分離領域と、前記素子分離領域の上に設けられた導電層と、前記素子分離領域下に設けられていて前記第３の半導体領域と接している第１導電型の第４の半導体領域と、前記導電層の側面に配されたサイドウォールとを有し、
前記サイドウォールが前記素子分離領域上にあって且つ前記サイドウォールの外側端部が前記素子分離領域の端部を超えないように配されていることを特徴とする光電変換装置。 - 請求項１又は２に記載の光電変換装置において、前記第２の半導体領域に蓄積されたキャリアを転送するための転送用トランジスタを有し、前記導電層は、前記転送用トランジスタのゲート電極の一部をなしていることを特徴とする光電変換装置。
- 請求項１又は２に記載の光電変換装置において、更に、浮遊拡散領域と、前記第２の半導体領域毎に設けられ、前記第２の半導体領域に蓄積されたキャリアを前記浮遊拡散領域に転送する転送用トランジスタと、前記浮遊拡散領域とゲート電極が接続される増幅用トランジスタと、前記増幅用トランジスタに接続される選択用トランジスタと、少なくとも前記浮遊拡散領域をリセットするリセット用トランジスタとを有し、
前記導電層は、前記転送用トランジスタのゲート電極、前記増幅用トランジスタのゲート電極、前記選択用トランジスタのゲート電極、前記リセット用トランジスタのゲート電極のいずれかの一部をなしていることを特徴とする光電変換装置。 - 請求項１又は２に記載の光電変換装置を用いた固体撮像装置であって、
前記第２の半導体領域は前記第１の半導体領域内に１次元状又は２次元状に配され、一方向に配列された複数の第２の半導体領域は所定数毎にグループを構成し、各グループ毎に前記第３の半導体領域を有し、
前記第３の半導体領域は、前記グループ内の少なくとも一カ所の隣接する前記第２の半導体領域間の前記第１の半導体領域内に形成されており、
前記素子分離領域は前記第３の半導体領域と前記隣接する第２半導体領域の間にそれぞれ設けられ、前記第４の半導体領域は各素子分離領域下に設けられ、前記導電層は少なくとも一方の前記素子分離領域の上に設けられていることを特徴とする固体撮像装置。 - 請求項１又は２に記載の光電変換装置を用いた固体撮像装置であって、
前記第２の半導体領域は前記第１の半導体領域内に１次元状又は２次元状に配され、一方向に配列された複数の第２の半導体領域は所定数毎にグループを構成し、
前記第３の半導体領域は、第１のグループ内の第２の半導体領域と、前記第１のグループ内の前記第２の半導体領域と隣接する、前記第１のグループとは異なる第２のグループ内に配された第２の半導体領域との間の、前記第１の半導体領域内に形成されており、
前記素子分離領域は、前記第３の半導体領域と、前記第３の半導体領域に隣接する第１及び第２のグループの第２半導体領域との間にそれぞれ設けられ、前記第４の半導体領域は各素子分離領域下に設けられ、前記導電層は少なくとも一方の前記素子分離領域の上に設けられていることを特徴とする固体撮像装置。 - 請求項５又は６に記載の固体撮像装置において、前記第２の半導体領域に蓄積されたキャリアを転送するための転送用トランジスタを有し、前記導電層は、前記転送用トランジスタのゲート電極の一部をなしていることを特徴とする固体撮像装置。
- 請求項５又は６に記載の固体撮像装置において、更に、前記光電変換素子ごとに設けられた浮遊拡散領域と、前記第２の半導体領域毎に設けられ、前記第２の半導体領域に蓄積されたキャリアを前記浮遊拡散領域に転送する転送用トランジスタと、前記浮遊拡散領域とゲート電極が接続される増幅用トランジスタと、前記増幅用トランジスタに接続される選択用トランジスタと、少なくとも前記浮遊拡散領域をリセットするリセット用トランジスタを有し、
前記導電層は、前記転送用トランジスタのゲート電極、前記増幅用トランジスタのゲート電極、前記選択用トランジスタのゲート電極、前記リセット用トランジスタのゲート電極のいずれかの一部をなしていることを特徴とする固体撮像装置。 - 請求項８に記載の固体撮像装置において、前記増幅用トランジスタは、グループごとに共通して設けられていることを特徴とする固体撮像装置。
- 請求項５から９のいずれか１項に記載の固体撮像装置と、
前記固体撮像装置へ光を結像する光学系と、
前記固体撮像装置からの出力信号を処理する信号処理回路とを有することを特徴とする固体撮像システム。
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