JP6529221B2 - 光電変換装置及びその製造方法 - Google Patents
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Description
本発明は、光電変換装置及びその製造方法に関する。
光電変換装置は、デジタルスチルカメラ、ビデオカムコーダーを中心とする撮像装置として需要が広がっている。特に近年では、デジタルスチルカメラで用いられる光電変換装置は、ＡＰＳ−Ｃサイズから３５ｍｍフィルムサイズと大きなサイズが広く用いられるようになっている。これらの光電変換装置としてＣＣＤやＭＯＳ型光電変換装置が用いられている。このような光電変換装置は、多数の画素を大領域に渡ってアレイ状に配置しており、画素回路部の中心部と周辺回路部における基準電位を安定化させるために各画素内にウェルコンタクトを配置している。
この画素内の共通ウェルに基準電圧を供給するウェルコンタクトを形成する方法が特許文献１に開示されている。特許文献１によれば、画素内の共通ウェルはＰ型不純物領域として形成され、さらに画素内のウェルコンタクトには、コンタクト層間膜を形成する前に共通ウェルよりもＰ型不純物濃度が高濃度のＰ型不純物領域を形成する。また、コンタクトホールの開口後にはコンタクトホールの開口部に高濃度なＰ型不純物をさらにイオン注入することで、Ｐ型不純物導入領域よりもＰ型不純物濃度が高濃度のウェルコンタクトを形成する。
このようにしてウェルコンタクトを形成した場合、コンタクトエッチングやイオン注入により、結晶欠陥が誘起されたり、重金属などの不純物原子が混入されたりする可能性がある。ウェルコンタクト領域に結晶欠陥や重金属などの不純物原子の混入が起こった場合には、センサ特性を低下し、特には白点キズの発生、暗電流などのノイズ特性を低下させたりしてしまう。
特許文献１では言及されていないが、画素回路部のソース領域、ドレイン領域、ゲート電極、フローティング・ディフュージョン領域などのＮ型不純物領域へのコンタクトホールに対しても安定した電位をとる必要がある。したがって、画素回路部のコンタクトホールを開口後、コンタクトホール開口部にＰ型不純物濃度よりも高濃度となるＮ型不純物をイオン注入しなければならない。この場合、Ｐ型不純物領域となるべきウェルコンタクト領域にも、Ｎ型不純物がイオン注入されてしまうため、実効的なＰ型不純物濃度（ネットのＰ型不純物濃度）分布が変化してしまい、白点キズの発生や暗電流特性の低下が懸念される。このため、ウェルコンタクト領域においては、コンタクトホールの開口前に形成されるＰ型不純物濃度分布のみならず、イオン注入されるＮ型不純物の濃度分布を含めた不純物プロファイルの制御を行い、実効的なＰ型不純物濃度分布を制御することが必須となる。
本発明は、センサ特性の優れた光電変換装置を提供することを目的とする。
本発明の１つの側面は、画素回路部と周辺回路部とを備える光電変換装置に係り、前記画素回路部は、第１導電型の第１半導体領域と、前記第１半導体領域に接するように前記第１半導体領域の上に配置された前記第１導電型の第２半導体領域と、前記第２半導体領域に接するように前記第２半導体領域の上に配置された前記第１導電型の第３半導体領域と、前記第３半導体領域の上に配置されたコンタクトプラグと、前記第１半導体領域に接するように配置された前記第１導電型とは異なる第２導電型の第４半導体領域と、を含み、前記第４半導体領域は光電変換で生じた電荷を蓄積する蓄積領域を有し、前記第１導電型の不純物の濃度から前記第２導電型の不純物の濃度を差し引いた前記第１導電型の不純物のネットの濃度が、前記第２半導体領域において前記第１半導体領域および前記第３半導体領域よりも高く、かつ、前記第２半導体領域および前記第３半導体領域において、前記第２導電型の不純物の最大濃度位置と前記コンタクトプラグとの距離が、前記第１導電型の不純物の最大濃度位置と前記コンタクトプラグとの距離以下である。
本発明によれば、センサ特性の優れた光電変換装置を提供することができる。
本発明の実施の形態について説明する。図１に光電変換装置の平面配置図の一例を示す。以下、本発明の実施の形態について実施例を挙げ、図面を用いて詳細に説明する。本発明は本実施形態に限定されるものではなく、発明の趣旨を超えない範囲で、組み合わせ、変更が可能である。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。光電変換装置１は、画素回路２０１が配された画素回路部１０１と周辺回路（２０２〜２０４）が配された周辺回路部１０２とを含む。これら画素回路部１０１と周辺回路部１０２は単一の半導体基板１００の上に設けられている。
図１（ｂ）に画素回路部１０１の４つの画素回路２０１に関する平面配置図の一例を示す。画素回路２０１は、光電変換素子ＰＤと光電変換素子ＰＤから信号を読み出す読み出し回路とからなる一つの単位である。このような画素回路２０１が複数配置されている領域が画素回路部１０１である。画素は、フォトダイオードなどの光電変換素子ＰＤ及びこの光電変換素子ＰＤから出力線へ画像信号を読み出すための素子の集合の最小単位である。画素回路２０１は、光電変換素子ＰＤで生じた電荷の量に基づく信号を生成する増幅素子ＳＦを有する。このような光電変換装置１は、画素増幅型の撮像装置を構成できる。この素子集合に含まれるのは、例えば、転送素子ＴＸ、容量素子ＦＤ、増幅素子ＳＦ、リセット素子ＲＳである。本例では、さらに、選択素子ＳＬも素子集合に含まれる。隣接する光電変換素子ＰＤにおいて、上記素子を共有することも可能であるが、この場合にも光電変換素子ＰＤの信号を読み出すための素子集合の最小単位により画素を定義づけることができる。なお、位相差検出方式の焦点検出を実現するために、１つの画素に複数の光電変換素子ＰＤを設け、画素からの信号を、複数の光電変換素子ＰＤからの信号を合算したものとして扱うこともできる。
図１（ａ）に示すように、周辺回路部１０２には信号処理回路２０２、垂直シフトレジスタ２０３、水平シフトレジスタ２０４が含まれる。信号処理回路２０２は、画素回路２０１から読み出された信号の増幅や画素のノイズをＣＤＳ処理により除去する回路である。また２次元に配置された画素から行単位で複数並列に読み出された信号を、外部に出力するためにシリアルな信号に変換するための回路であっても良い。垂直シフトレジスタ２０３は画素回路部１０１に配された画素回路２０１を行単位で選択して、駆動するための駆動回路である。水平シフトレジスタ２０４は信号処理回路２０２を駆動して信号処理回路２０２から信号を外部に転送するための回路である。光電変換装置１においてＡＤ変換を行なう場合には、ＡＤ変換回路が周辺回路に含まれても良い。
まず、本発明に係る光電変換装置１について図２により説明する。図２は、光電変換装置１の図１（ｂ）のＡ−Ｂ線における模式的断面図である。本実施形態においては、画素回路部１０１に配されるＭＯＳトランジスタ（第１のＭＯＳトランジスタ）としてリセットＭＯＳトランジスタを例に説明する。図２において、画素回路部１０１のうち、光電変換素子、転送ＭＯＳトランジスタ、画素ＭＯＳトランジスタの断面構造を示している。ここでは、一例として画素ＭＯＳトランジスタをリセットＭＯＳトランジスタとして示すが、ソースフォロアーＭＯＳトランジスタ、セレクトＭＯＳトランジスタとしてもよい。周辺回路部１０２に示されているＭＯＳトランジスタ（第２のＭＯＳトランジスタ）は、上述したいずれかの回路を構成するものを示している。
画素回路部１０１において、活性領域は、シリコンなどの半導体基板１００にＳＴＩまたは選択酸化法（ＬＯＣＯＳ）などにより形成された素子分離領域１０３によって分離されている。画素回路部１０１には、転送ＭＯＳトランジスタのゲート電極１１１、リセットＭＯＳトランジスタのゲート電極１１２が形成されている。第２導電型の不純物領域１１３は、光電変換素子を構成する。第２導電型は、光電変換素子が信号として取り扱う光電荷（信号電荷）の導電型と同一の導電型であり、信号電荷として電子を用いる場合にはｎ型となる。半導体基板１００の表面と第２導電型の不純物領域１１３との間には光電変換素子を埋め込み構造とするための第１導電型（Ｐ型）不純物領域１１８が形成されている。第２導電型の不純物領域１１４は、フローティング・ディフュージョン（以下、ＦＤと略記する）を形成する。第２導電型の不純物領域１１５は、リセット用もしくは画素選択用の基準電圧が与えられ、リセットＭＯＳトランジスタのドレインとして機能する。
反射防止膜１３１ａは、例えば窒化シリコン層を含む膜であって、光電変換素子表面での反射を低減する。反射防止膜１３１ａは、酸化シリコン層と窒化シリコン層の積層膜でもよい。保護膜１３２は、画素回路部１０１を覆う酸化シリコン膜などの絶縁膜であり、周辺回路部１０２において電極を形成する際に金属化合物、例えばコバルトシリサイドを使用する際に、金属汚染から画素回路部１０１を保護する役割を果たす。導電体１４１ａは、コンタクトプラグ等である。反射防止膜１３１a、保護膜１３２は、窒化シリコン層、酸化シリコン層の組み合わせに限らない。また、反射防止膜１３１ａとして機能する窒化シリコン層は低圧ＣＶＤ法により形成されうる。また、周辺回路部１０２のコンタクトエッチングストッパ膜として機能する絶縁膜１３５ｂに含まれる窒化シリコン層はプラズマＣＶＤ法によって形成されうる。
転送ＭＯＳトランジスタのソースは光電変換素子を構成する不純物領域１１３と共通化されている。また、転送ＭＯＳトランジスタのドレインとリセットＭＯＳトランジスタのドレインとＦＤは共通の半導体領域により構成されている。浮遊拡散領域（ＦＤ）として機能する不純物領域１１４は、増幅ＭＯＳトランジスタのゲート電極に不図示の電極を通して接続されており、不純物領域１１５も不図示のリセット用基準電圧配線に電極を通して接続されている。
次に、本発明に関わるウェルコンタクト領域（第２半導体領域）について説明する。ウェルコンタクト領域１１６は、ウェル（第１半導体領域）１１７の電位を規定するための領域であって、光電変換素子の不純物領域１１３がＮ型の半導体領域であり信号として取り扱う電荷が電子の場合、Ｐ型の半導体領域となる。一方で、光電変換領域のソース、ドレイン、ＦＤ、ゲート電極などの第２導電型となるＮ型半導体領域に対しても安定した電位をとる必要がある。そのため、画素回路部１０１のコンタクトホール１４２ａを開口後に第２導電型であるＮ型不純物を表面領域１１９ａに注入する。また、画素回路部１０１の全面に渡るコンタクトホール１４２ａに対して注入されるため、Ｐ型半導体領域となるウェルコンタクトホール（第３半導体領域）１１９ｂにもＮ型不純物が注入されることになる。
図３（ａ）は、ウェルコンタクト領域の断面概略図を示す。図３（ｂ）、図３（ｃ）は、コンタクトプラグが存在する領域をＡ−Ａ’の深さ方向の切断した切断面の不純物濃度分布を示す。図３（ｂ）では、注入されるＮ型不純物の最大濃度位置を、コンタクトホールを形成する前にマスクの開口を介して導入されたＰ型不純物の最大濃度位置よりも深く形成している。そうすると、ウェルコンタクト領域１１６にはＰ型不純物の濃度からＮ型不純物の濃度を差し引いた（減算した）Ｐ型不純物のネット濃度が周囲より薄いＰ型半導体領域が形成されてしまう。しかし、図３（ｃ）に示す本発明の場合では、注入されるＮ型不純物の最大濃度位置を、先に導入されたＰ型不純物濃度の最大濃度位置と同じまたは浅く形成する。つまり、ウェルコンタクト領域１１６において、Ｎ型不純物の最大濃度位置とコンタクトプラグとの距離を、Ｐ型の不純物の最大濃度位置とコンタクトプラグとの距離以下とする。そうすることにより、本発明では、ウェルコンタクト領域１１６には周囲より高濃度なＰ型半導体領域を形成することが可能となる。ウェルコンタクト領域１１６には、コンタクトエッチングや多量なイオン注入のため誘起された結晶欠陥が存在すると考えられる。本発明によれば、ノイズの発生源となるこのような結晶欠陥から発生した電子を高濃度なＰ型半導体領域で取り囲むことでき、電荷蓄積層までに至る拡散を抑制することができる。そのため、白点キズや暗電流などのノイズを低減することが可能となる。図４には、本発明を適用した固体撮像素子の白点キズ特性の一例を示す。本発明の不純物分布構造を適用することにより白点キズが約半減していることが分かる。このことからも本発明による不純物分布構造によりノイズ特性を低減することが可能であることが分かる。
図２の周辺回路部１０２には、第２導電型のＭＯＳトランジスタのゲート電極１２１、第１導電型のＭＯＳトランジスタのゲート電極１２２、ソース又はドレインとなる高不純物濃度の第２導電型の半導体領域１２３が形成されている。低不純物濃度の第２導電型の半導体領域１２４は、ＬＤＤ構造を提供する。第２導電型の半導体領域１２４は、半導体領域１２３よりも不純物濃度が低い。高不純物濃度の第１導電型の半導体領域１２５は、ソース又はドレインとなる。低不純物濃度の第１導電型の半導体領域１２６は、ＬＤＤ構造を提供する。第１導電型の半導体領域１２６は、半導体領域１２５よりも不純物濃度が低い。サイドスペーサ１３１ｂがゲート電極１２１、ゲート電極１２２の側面上に設けられている。サイドスペーサ１３１ｂは、酸化シリコン層と窒化シリコン層の積層体でもよい。周辺回路部１０２における電極１３４は、たとえばコバルトシリサイド等の金属化合物で形成される。酸化シリコン層および窒化シリコン層の積層膜である絶縁膜１３５は、コンタクトプラグ形成時のエッチングストッパ膜として機能する。導電体１４１ｂはコンタクトプラグ等である。
画素回路部１０１の反射防止膜１３１ａと、周辺回路部１０２のサイドスペーサ１３１ｂを同一膜から形成された同一の層構成とした場合には、製造コストを低く抑えることができる。また、画素回路部１０１の反射防止膜１３１ａはコンタクトを開口する異方性ドライエッチングの際のエッチングストッパとして用いてもよい。これによりコンタクトが位置合わせずれにより素子分離領域上へ乗り上げた場合でも、コンタクトが素子分離領域や側面のウェル１１７と接触することが無い。このため低不純物濃度の不純物領域１１４、１１５とウェル１１７間のリーク電流を抑制できる。したがってコンタクトと素子分離領域との距離を短くすることができ、素子の微細化が可能となる。
図５（ａ）〜図１０（ｐ）を用いて、本実施形態の光電変換装置の製造方法に関して説明する。なお、説明のため図５（ａ）〜図１０（ｐ）では画素回路部１０１と周辺回路部１０２とを隣接させて描いている。まず、図５（ａ）では、シリコンなどの半導体基板１００にＳＴＩまたは選択酸化法（ＬＯＣＯＳ）などにより形成された素子分離領域１０３を形成する。素子分離領域１０３は、画素回路部１０１および周辺回路部１０２における活性領域を分離する。また、半導体基板１００に素子を形成するための第２導電型（Ｎ型）のウェル１２８、第１導電型（Ｐ型）のウェル１１７およびウェル１２７を形成する。画素を形成する画素回路部１０１には、光電変換素子の蓄積領域として第２導電型（Ｎ型）の不純物領域１１３を形成する。光電変換素子を埋め込み構造とするために、光電変換素子の表面にＰ型の不純物領域１１８を形成する。画素回路部１０１に、フローティング・ディフュージョン（ＦＤ）１１４、光電変換領域のシングルドレイン構造となる第２導電型（Ｎ型）の低不純物濃度の不純物領域１１５を形成する。また、半導体基板１００の上に、第２導電型（Ｎ型）のゲート電極１１１、１１２、１２１、第１導電型（Ｐ型）のゲート電極１２２を形成する。ＬＤＤ構造となる領域に不純物を注入して、第２導電型（Ｎ型）の低不純物濃度の半導体領域１２４、第１導電型（Ｐ型）の低不純物濃度の半導体領域１２６を形成する。
次に図５（ｂ）に示すように、ウェル１１７の電位を規定するためのウェルコンタクト領域１１６を形成するために、マスクの開口を介して第１導電型（Ｐ型）の不純物をイオン注入する。例えば、イオン種にボロンを用いたイオン注入法によれば注入強度を１０〜５０ＫｅＶの範囲と設定すればよい。また２０〜２５ＫｅＶの範囲に設定すれば更によい。また、マスクの開口によりイオン注入される領域は、後で形成されるコンタクトホール径よりも大きい。次に図５（ｃ）に示すように、誘電体膜１３１を形成する。ここで、誘電体膜１３１は、酸化シリコン層と窒化シリコン層の積層膜でもよい。本例の誘電体膜１３１は低圧ＣＶＤ法によって形成された窒化シリコン層を含む。
次に図６（ｄ）に示すように、画素回路部１０１上にレジスト１５０を形成し、誘電体膜１３１をエッチバックする。こうして周辺回路部１０２のゲート電極１２１、１２２の側壁に誘電体膜からサイドスペーサ１３１ｂを形成する。誘電体膜１３１の内、レジスト１５０で覆われたた部分が反射防止膜１３１aとして残る。誘電体膜１３１が、酸化シリコン層と窒化シリコン層との積層膜の場合、反射防止膜１３１aおよびサイドスペーサ１３１ｂは、積層構造となる。次に図６（ｅ）に示すように、レジスト１５０及び、周辺回路部１０２の第２導電型（Ｎ型）のＭＯＳトランジスタのゲート電極１２１とサイドスペーサ１３１ｂをイオン注入用のマスクにしてＮ型不純物を導入する。これによりサイドスペーサ側面に自己整合したソース、ドレインを構成する高不純物濃度の半導体領域１２３を形成する。同様に図６（ｆ）に示すように、周辺回路部１０２の第１導電型（Ｐ型）のＭＯＳトランジスタについても、レジスト１５０及びゲート電極１２２とサイドスペーサ１３１ｂをイオン注入用のマスクにしてＰ型不純物を導入する。そうすると、高不純物濃度の半導体領域１２５が形成され、図７（ｇ）に示すような構造が得られる。
次に図７（ｈ）に示すように、保護膜１３２、周辺回路部１０２におけるコバルトシリサイド等の電極１３４、絶縁膜１３５を形成する。保護膜１３２は、コバルトシリサイド等の金属汚染から画素回路部１０１を保護する。絶縁膜１３５は、コンタクトプラグ形成時のエッチングストッパとして機能する。ここで、絶縁膜１３５は酸化シリコン層と窒化シリコン層の積層膜でもよい。次に図７（ｉ）に示すように、周辺回路部にレジスト１５０を形成し、絶縁膜１３５をエッチングする。そして、ＢＰＳＧなどのケイ酸塩ガラス膜や酸化シリコン膜などの層間絶縁膜１３３を形成する。こうして図８（ｊ）に示すように、周辺回路部にエッチングストッパとしての絶縁膜１３５ｂを残すことができる。
次に図８（ｋ）に示すように、画素回路部１０１の反射防止膜１３１ａとして機能する誘電体膜をエッチングストッパに用いて、コンタクトホール１４２aを異方性ドライエッチングにより開口する（第１コンタクトホール形成工程）。そして画素回路部１０１のコンタクト底部が接触する部分が半導体基板上に自己整合したコンタクトホール１４２aを形成する。
次に図８（ｌ）に示すように、第２導電型であるＮ型の不純物領域１１４や不純物領域１１５に対して安定電位をとるために、コンタクトプラグ底部に接触する部分は金属配線による電気的な接続が可能な不純物濃度を確保する必要がある。そのため、画素回路部１０１のコンタクトホールを開口した後にＮ型不純物を注入してＰ型不純物とＮ型不純物の双方を含む表面領域１１９ａが形成される。またウェルコンタクト領域に対してもＮ型不純物が注入されるためＰ型不純物とＮ型不純物の双方を含む表面領域１１９ｂが形成される。ここで注入されるＮ型不純物の濃度ピークは、先に導入されたＰ型不純物の濃度ピーク以下と浅く形成する必要がある。そのため、例えば、イオン種にリンを用いたイオン注入法によれば、注入強度を３０ＫｅＶ以下と設定すればよい。また、先述したウェルコンタクト領域１１６にＰ型不純物となるボロンを２０〜２５ＫｅＶでマスクを介してイオン注入し、ここで示すＮ型不純物となるリンを３０ＫｅＶ以下でコンタクトイオン注入する。そうすると、ウェルコンタクト表面からのＮ型不純物濃度のピーク位置がＰ型不純物濃度のピーク位置に対して（１／１．５）以下と浅くなり更によい。
次に図９（ｍ）〜図１０（ｏ）に示すように、画素回路部１０１のコンタクトホール１４２ａに導電体を充填して電極（コンタクトプラグ）１４１ａを形成する。そして、その後、図９（ｎ）に示すように、周辺回路部１０２の窒化シリコン層を含む絶縁膜１３５ｂをエッチングストッパに用いて、コンタクトホール１４２ｂを異方性ドライエッチングにより開口する（第２コンタクトホール形成工程）。すなわち、第２コンタクトホール形成工程は第１コンタクトホール形成工程と別々に行われる。続いてコンタクトホール１４２ａ、１４２ｂの中に導電体を充填して電極を形成する。こうして図１０（ｏ）に示すような構造が得られる。次に、ＡＬ配線やＣｕ配線などを用いて配線層１６０を形成した後、プラズマＣＶＤ法などによりパッシベーション膜１６１を形成し、３５０℃程度以上の水素雰囲気下においてアニール処理を行い、図１０（ｐ）に示すような構造が得られる。
以上のような製造方法により、ウェルコンタクト領域に導入される第１導電型及び第２導電型の不純物プロファイルを制御することができる。そのため、センサ特性、特には白点キズや暗電流特性であるノイズの低減を実現した固体撮像装置及びその製造方法を提供することができる。
１００：半導体基板。１０１：画素回路部。１０２：周辺回路部。１１６：ウェルコンタクト領域。１１７：ウェル。１１９ｂ：表面領域。１４１ａ：コンタクトプラグ。１４２ａ：コンタクトホール。
Claims (17)
- 画素回路部と周辺回路部とを備える光電変換装置であって、
前記画素回路部は、第１導電型の第１半導体領域と、前記第１半導体領域に接するように前記第１半導体領域の上に配置された前記第１導電型の第２半導体領域と、前記第２半導体領域に接するように前記第２半導体領域の上に配置された前記第１導電型の第３半導体領域と、前記第３半導体領域の上に配置されたコンタクトプラグと、前記第１半導体領域に接するように配置された前記第１導電型とは異なる第２導電型の第４半導体領域と、を含み、
前記第４半導体領域は光電変換で生じた電荷を蓄積する蓄積領域を有し、
前記第１導電型の不純物の濃度から前記第２導電型の不純物の濃度を差し引いた前記第１導電型の不純物のネットの濃度が、前記第２半導体領域において前記第１半導体領域および前記第３半導体領域よりも高く、かつ、前記第２半導体領域および前記第３半導体領域において、前記第２導電型の不純物の最大濃度位置と前記コンタクトプラグとの距離が、前記第１導電型の不純物の最大濃度位置と前記コンタクトプラグとの距離以下である、
ことを特徴とする光電変換装置。 - 前記第１導電型はＰ型であり、前記第２導電型はＮ型であり、
前記Ｐ型の不純物はボロンであり、前記Ｎ型の不純物はリンであることを特徴とする請求項１に記載の光電変換装置。 - 前記画素回路部は、第１のＭＯＳトランジスタを含み、前記周辺回路部は、第２のＭＯＳトランジスタを含み、
前記第１のＭＯＳトランジスタの前記第２導電型のドレインに導入された不純物の濃度は、前記第２のＭＯＳトランジスタの前記第２導電型のドレインに導入された不純物の濃度よりも低いことを特徴とする請求項１または２に記載の光電変換装置。 - 前記コンタクトプラグ、前記第３半導体領域および前記第２半導体領域を介して前記第１半導体領域に基準電圧が供給される、
ことを特徴とする請求項１ないし３のいずれか１項に記載の光電変換装置。 - 画素回路部と周辺回路部とを備える光電変換装置の製造方法であって、
ボロンを半導体基板に注入して前記画素回路部のための、Ｐ型の第１半導体領域を形成する工程と、
前記半導体基板の中にＮ型の不純物領域を形成する工程と、
ボロンを前記第１半導体領域にさらに注入して前記第１半導体領域の中にＰ型の第２半導体領域を形成する工程と、
コンタクトホールを有する層間絶縁膜を前記半導体基板の上に形成する工程と、
前記コンタクトホールからリンを前記第２半導体領域に注入して、前記第２半導体領域の中に、リンが注入されたＰ型の第３半導体領域を形成する工程と、
前記コンタクトホールに導電体を充填して前記第３半導体領域の上にコンタクトプラグを形成する工程と、
を含み、
前記第１半導体領域の少なくとも一部と前記不純物領域はフォトダイオードを構成し、
前記第１半導体領域を形成する工程および前記第２半導体領域を形成する工程で、ボロンは１０〜５０ＫｅＶの注入強度で注入され、前記第３半導体領域を形成する工程で、リンは３０ＫｅＶ以下の注入強度で注入されることを特徴とする製造方法。 - 画素回路部と周辺回路部とを備える光電変換装置の製造方法であって、
Ｐ型不純物を半導体基板に注入して前記画素回路部のための、Ｐ型の第１半導体領域を形成する工程と、
前記半導体基板の中にＮ型の不純物領域を形成する工程と、
前記Ｐ型不純物を前記第１半導体領域にさらに注入して前記第１半導体領域の中にＰ型の第２半導体領域を形成する工程と、
コンタクトホールを有する層間絶縁膜を前記半導体基板の上に形成する工程と、
前記コンタクトホールからＮ型不純物を前記第２半導体領域に注入して、前記第２半導体領域の中に、Ｎ型不純物が注入されたＰ型の第３半導体領域を形成する工程と、
前記コンタクトホールに導電体を充填して前記第３半導体領域の上にコンタクトプラグを形成する工程と、
を含み、
前記第１半導体領域の少なくとも一部と前記不純物領域はフォトダイオードを構成し、
前記第３半導体領域において、前記Ｎ型不純物の最大濃度位置が、前記Ｐ型不純物の最大濃度位置よりも前記コンタクトプラグの側にある、または、前記Ｐ型不純物の前記最大濃度位置と同じであることを特徴とする製造方法。 - 前記コンタクトホールを形成した後で、前記第２半導体領域にＰ型不純物を注入しないことを特徴とする請求項５または６に記載の製造方法。
- 前記コンタクトホールを前記画素回路部に形成する第１コンタクトホール形成工程と、コンタクトホールを前記周辺回路部に形成する第２コンタクトホール形成工程とを含み、
前記第１コンタクトホール形成工程と前記第２コンタクトホール形成工程とは別々に行われることを特徴とする請求項５ないし７のいずれか１項に記載の製造方法。 - 前記第２コンタクトホール形成工程は、前記第３半導体領域を形成する工程の後で行われることを特徴とする請求項８に記載の製造方法。
- 第１部分および第２部分を有する前記第１半導体領域の前記第１部分に、前記画素回路部のＭＯＳトランジスタのドレインを形成する工程を有し、
前記第２半導体領域を形成する工程では、前記第２部分に前記第２半導体領域が形成されることを特徴とする請求項５ないし９のいずれか１項に記載の製造方法。 - 前記第２半導体領域を形成する工程の前に、前記ドレインを形成する工程を有することを特徴とする請求項１０に記載の製造方法。
- 前記層間絶縁膜は前記ドレインの上に他のコンタクトホールを有し、
前記第３半導体領域を形成する工程では、前記他のコンタクトホールからＮ型不純物が前記ドレインに注入されることを特徴とする請求項１０または１１に記載の製造方法。 - 前記第２半導体領域を形成する工程の前に、前記画素回路部のＭＯＳトランジスタのゲート電極を形成する工程を有することを特徴とする請求項５ないし１２のいずれか１項に記載の製造方法。
- 前記第２半導体領域を形成する工程と前記第３半導体領域を形成する工程との間に、前記第２半導体領域へはＮ型不純物が注入されないことを特徴とする請求項５ないし１３のいずれか１項に記載の製造方法。
- 前記第２半導体領域を形成する工程の後に、前記周辺回路部のＭＯＳトランジスタのサイドスペーサを形成する工程を有することを特徴とする請求項５ないし１４のいずれか１項に記載の製造方法。
- 前記半導体基板の上に前記第２半導体領域を覆う様に誘電体膜を形成する工程を有し、
前記誘電体膜は前記コンタクトホールを形成する際に、エッチングストッパとして用いられることを特徴とする請求項５ないし１５のいずれか１項に記載の製造方法。 - 前記コンタクトプラグ、前記第３半導体領域および前記第２半導体領域を介して前記第１半導体領域に基準電圧が供給される、
ことを特徴とする請求項５ないし１６のいずれか１項に記載の製造方法。
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