KR101476035B1 - 고체 촬상 장치의 제조 방법 및 고체 촬상 장치 - Google Patents

고체 촬상 장치의 제조 방법 및 고체 촬상 장치 Download PDF

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Abstract

본 발명은, 촬상 화상 중의 백색 흠집 및 잔상을 억제하는 것이 가능한 고체 촬상 장치의 제조 방법 및 고체 촬상 장치를 제공하는 것이다.
실시 형태에 따른 고체 촬상 장치의 제조 방법에서는, 전송 게이트 전극을 제1 도전형의 반도체 영역 상면의 소정 위치에 게이트 절연막을 개재하여 형성한다. 제1 도전형의 반도체 영역에서의 전송 게이트 전극과 인접하는 영역에, 광전 변환 소자에 의해 광전 변환된 전하를 축적하는 제2 도전형의 전하 축적 영역을 형성한다. 전송 게이트 전극의 측면에 측벽을 형성한다. 측벽에 있어서의 전하 축적 영역측의 외주면으로부터 전하 축적 영역의 상방의 일부를 피복하는 위치까지 연장되는 절연막을 형성한다. 절연막에 의해 상방의 일부가 피복된 전하 축적 영역에, 상방으로부터 제1 도전형의 불순물을 주입하여 전하 축적 영역의 상면 부분에 제1 도전형의 전하 축적층을 형성한다.

Description

고체 촬상 장치의 제조 방법 및 고체 촬상 장치{MANUFACTURING METHOD OF SOLID-STATE IMAGE PICKUP DEVICE AND SOLID-STATE IMAGE PICKUP DEVICE}
본 발명의 실시 형태는, 고체 촬상 장치의 제조 방법 및 고체 촬상 장치에 관한 것이다.
종래, 고체 촬상 장치에서는, 포토 다이오드의 수광면에 있어서의 결정 결함이나 메탈 오염(contamination)에 기인하여 입사광과는 무관하게 여기되는 전자가 암전류가 되어 판독되는 경우가 있다. 이러한 암전류는, 촬상 화상 중에 나타나는 백색 흠집의 원인이 된다.
이로 인해, 고체 촬상 장치를 제조하는 공정에서는, 포토 다이오드의 수광면 부분에, 이온 주입을 행함으로써 정공을 축적시켜, 입사광과 무관하게 여기되는 전자와 정공을 재결합시킴으로써 암전류를 저감시키는 방법이 사용되는 경우가 있다.
그러나, 포토 다이오드의 수광면 부분에 축적시키는 정공의 양을 증대시킨 경우, 포토 다이오드로부터 광전 변환된 전자를 판독하는 것이 곤란해지며, 일부 판독되지 않고 포토 다이오드 내에 잔존하는 전자가 소위 잔상의 원인이 된다는 문제가 발생한다.
본 발명이 해결하고자 하는 과제는, 촬상 화상 중의 백색 흠집 및 잔상을 억제하는 것이 가능한 고체 촬상 장치의 제조 방법 및 고체 촬상 장치를 제공하는 것이다.
실시 형태의 고체 촬상 장치의 제조 방법은, 광전 변환 소자에 의해 광전 변환된 전하를 전송하는 전송 게이트 전극을 제1 도전형의 반도체 영역의 상면의 소정 위치에 게이트 절연막을 개재하여 형성하는 공정과, 광전 변환 소자에 의해 광전 변환된 상기 전하를 축적하는 제2 도전형의 전하 축적 영역을 형성하는 공정과, 상기 전송 게이트 전극의 측면에 측벽을 형성하는 공정과,
상기 측벽의 외주면으로부터 상기 전하 축적 영역의 상방의 일부를 피복하는 위치까지 연장되는 절연막을 형성하는 공정과, 상기 절연막에 의해 상방의 일부가 피복된 상기 전하 축적 영역에, 상방으로부터 제1 도전형의 불순물을 주입하여 상기 전하 축적 영역의 상면 부분에 제1 도전형의 전하 축적층을 형성하는 공정을 포함하는 것을 특징으로 한다.
다른 실시 형태의 고체 촬상 장치는, 반도체 기판 상에 설치되는 제1 도전형의 반도체 영역과, 상기 제1 도전형의 반도체 영역의 상면의 소정 위치에 게이트 절연막을 개재하여 설치되는 전송 게이트 전극과, 상기 제1 도전형의 반도체 영역에서의 상기 전송 게이트 전극과 인접하는 영역에 설치되고, 광전 변환 소자에 의해 광전 변환된 전하를 축적하는 제2 도전형의 전하 축적 영역과, 상기 제1 도전형의 반도체 영역에서의 상기 전송 게이트 전극을 사이에 두고 상기 전하 축적 영역과 대향하는 영역에 설치되는 제2 도전형의 플로팅 디퓨전 영역과, 상기 전송 게이트 전극의 측면에 설치되는 측벽과, 상기 전하 축적 영역측의 상기 측벽의 외주면으로부터 상기 전하 축적 영역의 상방의 일부를 부분적으로 피복하는 위치까지 연장되는 절연막과, 상기 전하 축적 영역의 상면 부분에 설치되고, 상기 전송 게이트 전극에 가까운 위치일수록 깊이가 얕게 형성되는 제1 도전형의 전하 축적층을 구비하는 것을 특징으로 한다.
상기 구성의 고체 촬상 장치의 제조 방법 및 고체 촬상 장치에 의하면, 촬상 화상 중의 백색 흠집 및 잔상을 억제하는 것이 가능하다.
도 1은, 실시 형태에 따른 CMOS 센서의 상면에서 본 설명도이다.
도 2는, 실시 형태에 따른 픽셀부의 일부를 도시한 단면에서 본 설명도이다.
도 3은, 실시 형태에 따른 도 2에 도시한 전송 게이트 전극 근방을 확대한 설명도이다.
도 4는, 실시 형태에 따른 CMOS 센서의 제조 방법을 도시한 설명도이다.
도 5는, 실시 형태에 따른 CMOS 센서의 제조 방법을 도시한 설명도이다.
도 6은, 실시 형태에 따른 CMOS 센서의 제조 방법을 도시한 상면에서 본 설명도이다.
도 7은, 실시 형태에 따른 CMOS 센서의 제조 방법을 도시한 설명도이다.
도 8은, 실시 형태에 따른 절연막의 상면에서 본 형상의 변형예를 도시한 설명도이다.
도 9는, 실시 형태의 변형예에 관한 제조 방법에 의해 제조한 고체 촬상 장치의 일부를 도시한 설명도이다.
이하에 첨부 도면을 참조하여, 실시 형태에 따른 고체 촬상 장치의 제조 방법 및 고체 촬상 장치를 상세하게 설명한다. 또한, 본 실시 형태에 의해 본 발명이 한정되는 것은 아니다.
본 실시 형태에서는, 고체 촬상 장치의 일례로서, 입사광을 광전 변환하는 광전 변환 소자의 입사광이 입사되는 면측에 배선층이 형성되는 소위 표면 조사형 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서를 예로 들어 설명한다.
또한, 본 실시 형태에 따른 고체 촬상 장치는, 표면 조사형 CMOS 이미지 센서에 한정하는 것이 아니라, 소위 이면 조사형 CMOS 이미지 센서나, CCD(Charge Coupled Device) 이미지 센서 등과 같은 임의의 이미지 센서이어도 된다.
도 1은 실시 형태에 따른 표면 조사형 CMOS 이미지 센서(이하, 「CMOS 센서(1)」라고 기재함)의 상면에서 본 설명도이다. 도 1에 도시한 바와 같이, CMOS 센서(1)는 픽셀부(2)와, 주변 회로부(3)를 구비한다.
픽셀부(2)는 행렬 형상으로 설치된 복수의 광전 변환 소자를 구비한다. 이러한 각 광전 변환 소자는, 입사광을 수광량(수광 강도)에 따른 양(量)의 전하(여기서는, 전자로 함)로 광전 변환하여 전하 축적 영역에 축적한다. 또한, 광전 변환 소자의 구성에 대해서는, 도 2 및 도 3을 참조하여 후술한다.
주변 회로부(3)에는, 아날로그 회로나 로직 회로가 포함된다. 구체적으로는, 주변 회로부(3)는 타이밍 제너레이터(31), 수직 선택 회로(32), 샘플링 회로(33), 수평 선택 회로(34), 게인 컨트롤 회로(35), A/D(아날로그/디지털) 변환 회로(36), 입출력 회로(37) 등을 구비한다.
타이밍 제너레이터(31)는 픽셀부(2), 수직 선택 회로(32), 샘플링 회로(33), 수평 선택 회로(34), 게인 컨트롤 회로(35), A/D 변환 회로(36), 입출력 회로(37) 등에 대하여 동작 타이밍의 기준이 되는 펄스 신호를 출력하는 처리부이다.
수직 선택 회로(32)는 행렬 형상으로 배치된 복수의 광전 변환 소자 중으로부터 전하를 판독하는 광전 변환 소자를 행 단위로 순차 선택하는 처리부이다. 이러한 수직 선택 회로(32)는 행 단위로 선택한 각 광전 변환 소자에 축적된 전하를, 각 화소의 휘도를 나타내는 화소 신호로서 광전 변환 소자로부터 샘플링 회로(33)에 출력시킨다.
샘플링 회로(33)는 수직 선택 회로(32)에 의해 행 단위로 선택된 각 광전 변환 소자로부터 입력되는 화소 신호로부터, CDS(Correlated Double Sampling: 상관 이중 샘플링)에 의해 노이즈를 제거하여 일시적으로 유지시키는 처리부이다.
수평 선택 회로(34)는 샘플링 회로(33)에 의해 유지되고 있는 화소 신호를 열마다 순차 선택하고 판독하여, 게인 컨트롤 회로(35)에 출력하는 처리부이다. 게인 컨트롤 회로(35)는 수평 선택 회로(34)로부터 입력되는 화소 신호의 게인을 조정하여 A/D 변환 회로(36)에 출력하는 처리부이다.
A/D 변환 회로(36)는 게인 컨트롤 회로(35)로부터 입력되는 아날로그 화소 신호를 디지털 화소 신호로 변환하여 입출력 회로(37)에 출력하는 처리부이다. 입출력 회로(37)는 A/D 변환 회로(36)로부터 입력되는 디지털 신호를 소정의 DSP(Digital Signal Processor(도시 생략))에 출력하는 처리부이다.
이와 같이, CMOS 센서(1)에서는, 픽셀부(2)에 배치되는 복수의 광전 변환 소자가 입사광을 수광량에 따른 양의 전하로 광전 변환하여 축적하고, 주변 회로부(3)가 각 광전 변환 소자에 축적된 전하를 화소 신호로서 판독함으로써 촬상을 행한다.
CMOS 센서(1)에서는, 광전 변환 소자의 입사광이 입사되는 측의 단부면(이하, 「수광면」이라고 기재함)에 결정 결함에 기인한 계면 준위나, 오염 물질의 부착이 발생한 경우, 입사광을 수광하지 않은 광전 변환 소자에 전자가 여기되어 축적되는 경우가 있다.
이러한 전자는, 주변 회로부(3)에 의해 화소 신호가 판독될 때, 암전류가 되어 픽셀부(2)로부터 주변 회로부(3)에 유입되고, 촬상 화상 중에 백색 흠집이 되어 나타나는 경우가 있다. 이로 인해, 실시 형태에 따른 CMOS 센서(1)에서는, 광전 변환 소자의 수광면에, 정공을 축적시킨 정공 축적층을 구비하고, 입사광의 유무와는 무관하게 여기된 전자와, 정공 축적 영역의 정공을 재결합시킴으로써 암전류의 억제를 도모하고 있다.
암전류의 억제 특성을 향상시키기 위해서는, 광전 변환 소자에 있어서의 정공 축적 영역의 깊이를 깊게 하고, 정공의 농도를 짙게 하는 것이 바람직하다. 단, 정공 축적 영역의 깊이를 깊게 하고, 정공의 농도를 짙게 하면, 전하 축적 영역으로부터의 전자의 판독이 곤란해지며, 판독되지 않은 전자가 촬상 화상 중에 잔상으로서 나타난다.
따라서, CMOS 센서(1)에는, 촬상 화상 중의 백색 흠집 및 잔상 모두를 억제하는 것이 가능한 구성의 픽셀부(2)가 설치된다. 이어서, 도 2를 참조하여, 실시 형태에 따른 픽셀부(2)의 구성에 대하여 설명한다.
도 2는 실시 형태에 따른 픽셀부(2)의 일부를 도시한 단면에서 본 설명도이다. 또한, 도 2에는, 픽셀부(2)의 하나의 화소에 포함되는 구성 요소 중, 광전 변환 소자(9) 및 전송 게이트 전극(6) 근방의 구성 요소를 선택적으로 도시하였고, 리셋 트랜지스터, 증폭 트랜지스터, 어드레스 선택 트랜지스터 등에 대해서는, 도시를 생략하였다.
도 2에 도시한 바와 같이, 픽셀부(2)의 각 하나의 화소 부분은, 반도체 기판(4) 상에 제1 도전형의 반도체 영역(5), 광전 변환 소자(9), 플로팅 디퓨전 영역(10), 게이트 절연막(61), 전송 게이트 전극(6), 측벽(62), 절연막(11)을 구비한다. 또한, 픽셀부(2)의 각 하나의 화소 부분은, 반사 방지막(12), 층간 절연막(13), 다층 배선(14), 콘택트 플러그(15), 컬러 필터(16), 마이크로 렌즈(17)를 구비한다.
제1 도전형(이하, 「P형」이라고 기재함)의 반도체 영역(5)(이하, 「P 웰(5)」이라고 기재함)은 반도체 기판(4) 상에 설치된다. 전송 게이트 전극(6)(이하, 「TG(6)」라고 기재함)은 P 웰(5)에 있어서의 상면의 소정 위치에 게이트 절연막(61)을 개재하여 설치된다. 측벽(62)은 TG(6)의 측면에 설치된다.
광전 변환 소자(9)는 파선 프레임으로 나타낸 바와 같이, P 웰(5)에 있어서의 상면에서 본 TG(6)의 한쪽 측면과 인접하는 영역에 설치되며, 제2 도전형(이하, 「N형」이라고 기재함)의 전하 축적 영역(8)과, 정공을 축적하는 P형의 반도체층(이하, 「정공 축적층(7)」이라고 기재함)을 구비한다. 이러한 광전 변환 소자(9)(이하, 「PD(9)」라고 기재함)는 전하 축적 영역(8)과 정공 축적층(7)의 PN 접합에 의해 형성되는 포토 다이오드이며, 마이크로 렌즈(17)로부터 입사되는 입사광을 광량에 따른 양의 전자로 광전 변환하여 전하 축적 영역(8)에 축적한다.
또한, 정공 축적층(7)은 상면으로부터 반도체 기판(4)으로 향하는 깊이 방향의 깊이 및, 함유하는 P형 불순물의 농도가 각각 상이한 제1 P형층(71), 제2 P형층(72) 및 제3 P형층(73)을 포함한다. 제1 P형층(71)은 정공 축적층(7) 중에서 TG(6)에 가장 가까운 위치에 설치되며, 정공 축적층(7) 중에서 깊이가 가장 얕고, P형 불순물의 농도가 가장 낮다.
또한, 제2 P형층(72)은 정공 축적층(7) 중에서 제1 P형층(71) 다음으로 TG(6)에 가까운 위치에 설치되며, 정공 축적층(7) 중에서 2번째로 깊이가 깊고, P형 불순물 농도가 2번째로 높다. 제3 P형층(73)은 정공 축적층(7) 중에서 TG(6)로부터 가장 먼 위치에 설치되며, 정공 축적층(7) 중에서 깊이가 가장 깊고, P형 불순물의 농도가 가장 높다.
이는, 정공 축적층(7)을 형성하기 전의 전하 축적 영역(8)의 상면에 P형 불순물을 주입하여 제1 P형층(71)을 형성한 후, 측벽(62) 및 절연막(11)에 의해 일부가 피복된 제1 P형층(71)에 조금 전보다 강한 에너지로 P형 불순물을 주입했기 때문이다. 이것에 의해, 제2 P형층(72) 및 제3 P형층(73)이 도 2에 도시된 깊이로 되도록, 동시에 형성된다. 또한, 이러한 제조 방법의 상세에 대해서는, 도 4 내지 도 7을 참조하여 후술한다.
TG(6)는, 소정의 게이트 전압이 인가된 경우에, 전하 축적 영역(8)으로부터 플로팅 디퓨전 영역(10)에 전자를 전송하는 게이트로서 기능한다. 플로팅 디퓨전 영역(10)(이하, 「FD(10)」라고 기재함)은 전하 축적 영역(8)으로부터 전송되어 온 전자를 일시적으로 유지시킨다.
절연막(11)은 TG(6)에 있어서의 PD(9)측의 상면, 측벽(62)에 있어서의 PD(9)측의 둘레면 및, PD(9)에 있어서의 TG(6)측의 상면의 일부를 피복하도록 설치된다. 이러한 절연막(11)은 전술한 바와 같이, P형 불순물 농도 및 깊이가 다른 제2 P형층(72)과 제3 P형층(73)을 동시에 형성하기 위하여 설치된다.
또한, 절연막(11)은 반드시 TG(6)의 상면의 일부나, 측벽(62)의 둘레면을 피복할 필요는 없으며, 적어도, 측벽(62)에 있어서의 상면에서 본 전하 축적 영역(8)측의 외주면으로부터 전하 축적 영역(8)의 상방의 일부를 피복하는 위치까지 연장시키면 된다.
반사 방지막(12)은 PD(9)의 수광면, 측벽(62) 및 TG(6)의 상면 전체를 피복하도록 설치되어, 마이크로 렌즈(17)로부터 PD(9)에 입사되는 입사광의 반사를 억제하는 낮은 광 굴절률 및 높은 광 투과율의 박막이다. 층간 절연막(13)은 반사 방지막(12)의 상면에 설치되며, 내부에 다층 배선(14) 및 콘택트 플러그(15) 등이 매설된다.
다층 배선(14)은 픽셀부(2)의 동작을 제어하는 제어 신호 등을 각 화소의 능동 소자에 전송하는 배선이다. 콘택트 플러그(15)는 TG(6)에 소정의 게이트 전압을 인가하기 위한 플러그이다. 컬러 필터(16)는 층간 절연막(13)의 상면에 설치되며, 예를 들어 적색, 녹색, 청색의 3원색 중, 어느 한 색의 입사광을 투과시킨다. 마이크로 렌즈(17)는 컬러 필터(16)의 상면에 설치되어, 입사광을 PD(9)에 집광하는 평볼록 렌즈이다.
이러한 픽셀부(2)는 입사광을 PD(9)에 의해 전자에 광전 변환하여, 신호 전하로서 전하 축적 영역(8)에 축적한다. 그 후, 픽셀부(2)는 TG(6)에 게이트 전압이 인가된 경우에, PD(9)의 전하 축적 영역(8)으로부터 FD(10)에 전송한다. FD(10)에 전송된 신호 전하는, 도시하지 않은 증폭 트랜지스터에 의해 증폭되어, 도시하지 않은 어드레스 선택 트랜지스터가 선택된 경우에, 화소 신호로서 주변 회로부(3)에(로) 판독되며, 촬상 화상이 생성될 때, 하나의 화소의 휘도 정보로서 사용된다.
또한, 픽셀부(2)는 PD(9)에 있어서의 제1 P형층(71)을 형성한 후, 제2 P형층(72) 및 제3 P형층(73)을 형성하기 전에, 도 2에 도시한 절연막(11)을 형성함으로써, 촬상 화상 중의 백색 흠집 및 잔상 모두를 억제하는 구성으로 되어 있다. 여기서, 도 3을 참조하여, 백색 흠집 및 잔상을 억제하는 구성에 대하여 설명한다. 도 3은 실시 형태에 따른 도 2에 도시한 TG(6) 근방을 확대한 설명도이다.
도 3에 도시한 바와 같이, 픽셀부(2)의 PD(9)는, 전하 축적 영역(8)의 상면 부분에 정공 축적층(7)을 구비한다. 이것에 의해, PD(9)는, 예를 들어 수광면의 오염이나 결정 결함에 기인한 계면 준위에 의해, 입사광의 유무와는 무관한 전자가 여기되었을 경우에, 여기된 전자와 정공 축적층(7)의 정공을 재결합시킬 수 있다.
따라서, 픽셀부(2)에 의하면, 입사광의 유무와는 무관하게 여기된 전자가 암전류가 되어 FD(10)에 전송되는 것을 억제할 수 있으므로, 암전류에 기인하여 촬상 화상 중에 백색 흠집이 발생하는 것을 억제할 수 있다.
또한, 정공 축적층(7)에 있어서의 TG(6)측의 주연부는, 제1 P형층(71)을 형성한 후에 절연막(11)을 형성하고, 그 후, 제2 P형층(72) 및 제3 P형층(73)을 형성함으로써, TG(6)에 가까워질수록 깊이가 얕고, P형 불순물 농도가 낮게 형성되어 있다.
여기서, 제2 P형층(72) 및 제3 P형층(73)을 형성하기 전에, 절연막(11)을 형성하지 않았을 경우, 도 3에 1점 쇄선으로 나타낸 바와 같이, 정공 축적층(7)은 측벽(62) 바로 아래를 제외한 전체가, 제3 P형층(73)과 동일한 깊이, 동일한 P형 불순물 농도로 된다. 이것에 의해, TG(6)에 게이트 전압이 인가된 경우에 TG(6) 바로 아래에 형성되는 채널과, 전하 축적 영역(8)의 사이의 포텐셜 장벽이 높아진다.
이로 인해, TG(6)에 게이트 전압이 인가된 경우, 도 3에 점선 화살표로 나타낸 바와 같이, 전하 축적 영역(8)으로부터 TG(6) 바로 아래의 채널을 향하여, 전자가 이동하기 어려운 전하 축적 영역(8)의 하층부를 통과시켜 전자를 FD(10)에 전송한다. 따라서, FD(10)에 전송되지 않는 전자가 전하 축적 영역(8)에 잔존하는 현상이 발생하며, 전하 축적 영역(8)에 잔존하는 전자가, 나중에 FD(10)에 전송되어 촬상 화상 중에 잔상으로서 나타난다.
따라서, 픽셀부(2)에서는, 제1 P형층(71)을 형성한 후, 제2 P형층(72) 및 제3 P형층(73)을 형성하기 전에, 절연막(11)을 형성함으로써, TG(6)에 가까워질수록 정공 축적층(7)의 깊이를 얕게 하고, P형 불순물 농도를 낮게 하였다. 이러한 픽셀부(2)에서는, TG(6)에 게이트 전압이 인가된 경우에 TG(6) 바로 아래에 형성되는 채널과, 전하 축적 영역(8) 사이의 포텐셜 장벽을 낮게 억제할 수 있다.
이것에 의해, 픽셀부(2)는 TG(6)에 게이트 전압이 인가된 경우, 도 3에 실선 화살표로 나타낸 바와 같이, 전하 축적 영역(8)으로부터 TG(6) 바로 아래의 채널을 향하여, 전자가 보다 이동하기 쉬운 전하 축적 영역(8)의 상층부를 통과시켜 전자를 FD(10)에 전송할 수 있다.
따라서, 픽셀부(2)에 의하면, FD(10)에 전송되지 않는 전자가 전하 축적 영역(8)에 잔존하는 현상의 발생을 억제할 수 있으므로, 전하 축적 영역(8)에 잔존하는 전자가 나중에 FD(10)에 전송되어 촬상 화상 중에 잔상으로서 나타나는 것을 억제할 수 있다.
이하, 도 4 내지 도 7을 참조하여, 실시 형태에 따른 CMOS 센서(1)의 제조 방법에 대하여 설명한다. 도 4 내지 도 7은 실시 형태에 따른 CMOS 센서(1)의 제조 방법을 도시한 설명도이다. 여기서는, CMOS 센서(1)가 구비하는 픽셀부(2) 중에서, 도 2에 도시한 부분을 형성하는 공정에 대하여 설명한다.
실시 형태에 따른 CMOS 센서(1)의 제조 방법에서는, 우선, 도 4의 (a)에 도시한 바와 같이, 예를 들어 실리콘 웨이퍼 등의 반도체 기판(4)의 상면에 P형의 P 웰(5)을 형성한다. P 웰(5)에 대해서는, 예를 들어 반도체 기판(4)에 있어서의 P 웰(5)의 형성 위치에, 예를 들어 B(붕소) 등의 P형의 불순물을 이온 주입하고, 그 후, 어닐링 처리를 행함으로써 형성할 수 있다. 또한, P 웰(5)은 반도체 기판(4)에 있어서의 P 웰(5)의 형성 위치에 구멍부를 형성하고, 구멍부 내에 P형의 실리콘층을 에피택셜 성장시켜 형성해도 된다.
계속해서, P 웰(5) 상면에 있어서의 소정 위치에, 게이트 절연막(61)을 개재하여 TG(6)를 형성한다. 구체적으로는, P 웰(5)의 상면에, 막 두께가 5㎚ 정도의 얇은 실리콘 산화막을 형성하고, 실리콘 산화막의 상면에 막 두께가 150㎚ 정도의 폴리실리콘층을 형성한다. 그 후, 포토리소그래피 및 에칭을 행하여, 불필요한 부분의 폴리실리콘층 및 실리콘 산화막을 제거함으로써 게이트 절연막(61) 및 TG(6)를 형성한다.
도 4의 (b)에 도시한 바와 같이, P 웰(5)에 있어서의 PD(9)의 형성 위치에 전하 축적 영역(8)과, 제1 P형층(71)을 형성한다. 구체적으로는, P 웰(5)의 상면 중에서, 상면에서 보아 TG(6)의 한쪽 측면과 인접하는 소정 영역 이외의 부분 및 TG(6)의 상면에 레지스트(M1)를 형성하고, 레지스트(M1)로서 P 웰(5)에, 예를 들어 P(인) 등의 N형의 불순물을 이온 주입한다. 그 후, 레지스트(M1)를 마스크로 하여 P 웰(5)에 P형의 불순물을 이온 주입한 후, 어닐링 처리를 행한다. 이것에 의해, 전하 축적 영역(8) 및 제1 P형층(71)이 형성된다.
계속해서, 레지스트(M1)를 박리한 후, 도 4의 (c)에 도시한 바와 같이, TG(6)의 측면에 측벽(62)을 형성한다. 예를 들어, 도 4의 (b)에 도시한 구조체로부터 레지스트(M1)를 박리한 후, 구조체의 상면 전체에, 실리콘 산화막 및 실리콘 질화막을 순차 성막하고, 그 후, RIE(Reactive Ion Etching)에 의한 에치 백을 행함으로써 측벽(62)을 형성한다.
계속해서, 도 5의 (a)에 도시한 바와 같이, 상면에서 보아 P 웰(5)에 있어서의 TG(6)를 사이에 두고 전하 축적 영역(8)과 대향하는 영역에 FD(10)를 형성한다. 이러한 FD(10)는, 전하 축적 영역(8)과 마찬가지의 방법으로 형성한다.
예를 들어, 도 4의 (c)에 도시한 구조체의 상면 중, FD(10)의 형성 위치 이외의 부분을 레지스트에 의해 피복하고, 레지스트를 마스크로 하여 N형의 불순물을 이온 주입한 후, 레지스트를 박리하고 어닐링 처리를 행함으로써, FD(10)를 형성할 수 있다. 이것에 의해, 도 6의 (a)에 도시한 바와 같이, 상면에서 보아 TG(6)를 사이에 두고 대향한 위치에, 제1 P형층(71)과 FD(10)가 형성된다.
계속해서, 도 5의 (b)에 도시한 바와 같이, 도 5의 (a)에 도시한 구조체의 상면 전체에 절연막(11)을 형성한다. 여기서는, 절연막(11)으로서, 예를 들어 막 두께가 10㎚ 정도의 실리콘 산화막 또는, 실리콘 질화막을 형성한다.
그 후, 도 5의 (b) 및 도 6의 (b)에 도시한 바와 같이, 상면에서 보아 TG(6)와 전하 축적 영역(8)의 경계를 포함하고, TG(6)에 있어서의 전하 축적 영역(8)측의 일부 및 전하 축적 영역(8)에 있어서의 TG(6)측의 일부의 상방을 피복하는 부분의 절연막(11) 상에 레지스트(M2)를 설치한다.
그리고 이러한 레지스트(M2)를 마스크로 한 에칭에 의해, 절연막(11)의 불필요한 부분을 제거함으로써, 도 5의 (c) 및 도 6의 (c)에 도시한 구조체를 형성한다. 이것에 의해, 상면에서 보아, 적어도 측벽(62)에 있어서의 전하 축적 영역(8)측의 외주면으로부터 전하 축적 영역(8)의 상방의 일부를 피복하는 위치까지 일단부가 연장되도록 패터닝된 절연막(11)이 형성된다.
여기서, 측벽(62)에 있어서의 전하 축적 영역(8)측의 외주면으로부터 전하 축적 영역(8)의 상방의 일부를 피복하는 위치까지의 거리 d는, 10㎚ 내지 40㎚ 정도로 한다. 이와 같이, 전하 축적 영역(8) 상의 전체면이 아니라, 측벽(62)에 있어서의 전하 축적 영역(8)측의 외주면으로부터 전하 축적 영역(8)의 상방의 일부를 피복하도록 절연막(11)을 형성하는 것은, 나중에, 제2 P형층(72)(도 7 참조)을 형성하기 위해서이다.
즉, 여기서는, 나중에 제2 P형층(72)을 형성하기 위하여, 전하 축적 영역(8) 상의 전체면에 절연막(11)을 형성하지 않는다. 이것에 의해, 나중에 형성하는 제2 P형층(72)에 의한 백색 흠집 억제 특성 및 잔상 억제 특성을 확보하는 것이 가능해진다.
또한, 이때, 절연막(11)은 타단부가 상면에서 보아, 측벽(62)에 있어서의 전하 축적 영역(8)측의 외주면으로부터, TG(6)에 있어서의 상면의 적어도 일부에 걸쳐 연장되도록 형성된다.
여기서, 백색 흠집 및 잔상의 억제에는, 도 5의 (c)에 도시한 절연막(11) 중, 제1 P형층(71)의 상면에 존재하는 부분이 있으면 되지만, 절연막(11)을 TG(6)의 상면까지 연장시켜 절연막(11)의 면적을 크게 하는 것으로, 절연막(11)의 패터닝이 용이해진다.
계속해서, 도 7의 (a)에 도시한 바와 같이, 제2 P형층(72) 및 제3 P형층(73)을 형성함으로써 정공 축적층(7)을 형성한다. 구체적으로는, 도 5의 (c)에 도시한 구조체의 상면 중에서, 전하 축적 영역(8)의 상방 이외의 부분을 피복하는 레지스트(M3)를 설치한다. 그리고, 레지스트(M3)를 마스크로 하여 상방으로부터 P형의 불순물을 이온 주입하고, 그 후, 어닐링 처리를 행함으로써 정공 축적층(7)을 형성하고 PD(9)를 형성한다.
여기서는, 제1 P형층(71)을 형성하는 경우보다도 높은 에너지로 이온 주입을 행한다. 이것에 의해, 제1 P형층(71)보다도 깊이가 깊고, P형의 불순물 농도가 높은 제3 P형층(73)이 형성된다. 또한, 제2 P형층(72)은 이온 주입되는 P형의 불순물의 양 및 에너지가 절연막(11)에 의해 제한된다. 이것에 의해, 제2 P형층(72)은 제3 P형층(73)보다도 깊이가 얕고, 제1 P형층(71)보다도 깊이가 깊으며, 제3 P형층(73)보다도 P형의 불순물 농도가 낮고, 제1 P형층(71)보다도 P형 불순물 농도가 높게 된다.
또한, 제1 P형층(71) 및 제2 P형층(72)의 깊이나 불순물 농도의 상대 관계는, 이온 주입하는 불순물 이온에 부여하는 에너지의 증감에 의해 조정할 수 있다. 또한, 제3 P형층(73) 및 제2 P형층(72)의 깊이나 불순물 농도의 상대 관계는, 절연막(11)의 막 두께를 변화시킴으로써 조정할 수 있다.
이와 같이, 정공 축적층(7)은 TG(6)에 가까운 위치일수록 깊이가 얕고, P형의 불순물 농도가 낮아지도록 형성된다. 이것에 의해, 픽셀부(2)는 촬상 화상 중의 백색 흠집 및 잔상 모두를 억제할 수 있게 된다.
계속해서, 레지스트(M3)를 박리한 후, 도 7의 (b)에 도시한 바와 같이, PD(9), TG(6) 및 FD(10)를 포함하는 상면 전체에 반사 방지막(12)을 형성한다. 여기서는, 반사 방지막으로서, 막 두께 10㎚ 정도의 실리콘 질화막을 형성한다.
또한, 여기서는, 절연막(11)을 포함하는 구조체의 상면 전체에 반사 방지막(12)을 형성했지만, 반사 방지막(12)을 형성하기 전에, 절연막(11)을 제거해도 된다. 반사 방지막(12)을 형성하기 전에, 절연막(11)을 제거하면, 그 후, 상층에 형성되는 층간 절연막(13) 등의 구성 요소의 평탄성을 향상시킬 수 있다.
계속해서, 공지된 다마신법 또는 듀얼 다마신법을 사용하여, 도 7의 (c)에 도시한 바와 같이, 반사 방지막(12) 상에 층간 절연막(13), 콘택트 플러그(15) 및 다층 배선(14)(도 2 참조)을 형성한다. 그 후, 도 2에 도시한 바와 같이, 층간 절연막(13)의 상면에 있어서의 상면에서 본 PD(9)와 중첩되는 위치에, 컬러 필터(16)와 마이크로 렌즈(17)를 순차 적층하여 픽셀부(2)를 형성하고, CMOS 센서(1)를 제조한다.
상술한 바와 같이, 실시 형태에 따른 고체 촬상 장치의 제조 방법에서는, 광전 변환 소자에 의해 광전 변환된 전하를 플로팅 디퓨전 영역에 전송하는 전송 게이트 전극을 제1 도전형의 반도체 영역 상면의 소정 위치에 게이트 절연막을 개재하여 형성한다.
그리고, 제1 도전형의 반도체 영역에서의 상면에서 본 전송 게이트 전극과 인접하는 영역에, 광전 변환 소자에 의해 광전 변환된 전하를 축적하는 제2 도전형의 전하 축적 영역을 형성하고, 전송 게이트 전극의 측면에 측벽을 형성한다.
또한, 측벽에 있어서의 상면에서 본 전하 축적 영역측의 외주면으로부터 전하 축적 영역의 상방의 일부를 피복하는 위치까지 연장되는 절연막을 형성하고, 절연막에 의해 상방의 일부가 피복된 전하 축적 영역에, 상방으로부터 제1 도전형의 불순물을 주입하여 전하 축적 영역의 상면 부분에 제1 도전형의 전하 축적층을 형성한다.
이것에 의해, 실시 형태에 따른 고체 촬상 장치의 제조 방법에 의하면, 촬상 화상 중의 백색 흠집 및 잔상을 억제하는 것이 가능한 고체 촬상 장치를 제조할 수 있다.
또한, 도 6의 (c)에 도시한 절연막(11)의 형상은 일례이며, 다양한 변형이 가능하다. 도 8은 실시 형태에 따른 절연막의 상면에서 본 형상의 변형예를 도시한 설명도이다. 또한, 도 8에서는, 도 6에 도시한 구성 요소와 동일한 구성 요소에 대하여 도 6에 도시한 구성 요소와 동일한 부호를 부여하였다.
예를 들어, 도 8의 (a)에 도시한 바와 같이, 상면에서 보아 측벽(62)과 제1 P형층(71)의 경계를 적어도 포함하고, 상면에서 보아 TG(6)의 상면을 대략 C자 형상으로 둘러싸는 절연막(11a)을 절연막(11)으로 바꾸어 설치해도 된다.
또한, 도 8의 (b)에 도시한 바와 같이, 상면에서 보아 측벽(62)과 제1 P형층(71)의 경계를 적어도 포함하고, 측벽(62) 및 TG(6)의 상면에 있어서의 제1 P형층(71)측의 절반을 피복하는 절연막(11b)을 절연막(11)으로 바꾸어 설치해도 된다.
또한, 도 8의 (c)에 도시한 바와 같이, 상면에서 보아 측벽(62)과 제1 P형층(71)의 경계를 적어도 포함하고, 측벽(62), TG(6) 및 FD(10)의 상면 전체를 피복하는 절연막(11c)을 절연막(11)으로 바꾸어 설치해도 된다.
도 8의 (a), (b), (c)에 도시한 절연막(11a, 11b, 11c)을 설치한 경우에도, 도 8의 (a), (b), (c)에 1점 쇄선으로 나타낸 프레임으로 둘러싸인 영역의 바로 아래에, 제2 P형층(72)을 형성할 수 있다. 또한, 절연막(11a, 11b, 11c)에 의해 피복되지 않은 제1 P형층(71)의 바로 아래에, 제3 P형층(73)을 형성할 수 있다.
따라서, 도 8의 (a), (b), (c)에 도시한 절연막(11a, 11b, 11c)을 설치한 경우에도, 촬상 화상 중의 백색 흠집 및 잔상을 억제하는 것이 가능한 고체 촬상 장치를 제조할 수 있다.
또한, 상술한 실시 형태에서는, 측벽(62)을 형성한 후에, 절연막(11)을 형성했지만, 측벽(62)을 형성하기 전에 형성해도 된다. 도 9는 실시 형태의 변형예에 관한 제조 방법에 의해 제조한 고체 촬상 장치의 일부를 도시한 설명도이다.
또한, 도 9에 도시한 고체 촬상 장치의 부위는, 도 3에 도시한 부위에 대응한다. 이로 인해, 도 9에서는, 도 3에 도시한 구성 요소와 마찬가지의 기능을 갖는 구성 요소에 대하여 도 3에 도시한 부호와 동일한 부호를 부여하였다.
도 9에 도시한 고체 촬상 장치는, 측벽(62)을 형성하기 전에, 절연막(11d)을 형성하여 제조한 것이다. 이러한 고체 촬상 장치는, 예를 들어 도 4의 (a)에 도시한 구조체를 형성한 후, 전하 축적 영역(8), 제1 P형층(71), FD(10), 절연막(11d)을 순차 형성하고, 그 후, 측벽(62)을 형성한 후, 제2 P형층(72) 및 제3 P형층(73)을 동시에 형성한다. 그 후에는 도 7의 (b) 이후에 도시한 제조 공정과 마찬가지의 제조 공정에 의해 제조된다.
이러한 제조 방법에 의해 고체 촬상 장치를 제조한 경우에도, 도 9에 도시한 바와 같이, TG(6)에 가까워질수록 깊이가 얕고, P형 불순물 농도가 낮은 정공 축적층(7)을 전하 축적 영역(8)의 상면 부분에 형성할 수 있다.
또한, 도 9에 도시한 절연막(11d)을 형성하지 않고 제조된 고체 촬상 장치에서는, 제2 P형층(72)이 도 9에 1점 쇄선으로 나타낸 바와 같이 깊게 형성된다. 이로 인해, 전하 축적 영역(8)에 축적된 전자는, 파선 화살표로 나타낸 바와 같이, 포텐셜 장벽이 비교적 높은 전하 축적 영역(8)의 하층 부분을 통과하여 전하 축적 영역(8)으로부터 FD(10)에 전송된다.
이에 비해, 도 9에 도시한 고체 촬상 장치에 의하면, 실선 화살표로 나타낸 바와 같이, 포텐셜 장벽이 비교적 낮은 전하 축적 영역(8)의 상층 부분을 통과시켜 전하 축적 영역(8)으로부터 FD(10)에 전하를 전송시킬 수 있다. 따라서, 도 9에 도시한 고체 촬상 장치에 의해서도, FD(10)에 전송되지 않고 전하 축적 영역(8)에 잔존하는 전자에 기인한 잔상의 발생을 억제할 수 있다.
또한, 상술한 실시 형태에서는, 고체 촬상 장치의 일례로서 표면 조사형의 CMOS 센서를 들어 설명했지만, 본 실시 형태에 따른 고체 촬상 장치의 제조 방법은, 이면 조사형의 CMOS 센서에 대해서도 적용할 수 있다.
본 발명의 몇 가지의 실시 형태를 설명했지만, 이들 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하지 않았다. 이들 신규의 실시 형태는, 그 밖의 다양한 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함됨과 아울러, 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함된다.

Claims (15)

  1. 광전 변환 소자에 의해 광전 변환된 전하를 전송하는 전송 게이트 전극을 제1 도전형의 반도체 영역의 상면의 소정 위치에 게이트 절연막을 개재하여 형성하는 공정과,
    광전 변환 소자에 의해 광전 변환된 상기 전하를 축적하는 제2 도전형의 전하 축적 영역을 형성하는 공정과,
    상기 전송 게이트 전극의 측면에 측벽을 형성하는 공정과,
    상기 측벽의 외주면으로부터 상기 전하 축적 영역의 상방의 일부를 피복하는 위치까지 연장되는 제1 절연막을 형성하는 공정과,
    상기 제1 절연막에 의해 상방의 일부가 피복된 상기 전하 축적 영역에, 상방으로부터 제1 도전형의 불순물을 주입하여 상기 전하 축적 영역의 상면 부분에 제1 도전형의 전하 축적층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 전하 축적 영역측의 상기 측벽의 외주면으로부터, 상기 전송 게이트 전극에서의 상면의 적어도 일부에 걸쳐 연장되도록 상기 제1 절연막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 도전형의 전하 축적층을 형성한 후, 상기 제1 절연막을 제거하는 공정을 더 포함하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 측벽을 형성한 후, 상기 제1 절연막을 제거하는 공정을 더 포함하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 절연막은 실리콘 산화막인 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 절연막은 실리콘 질화막인 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 전하 축적 영역측의 상기 측벽의 외주면으로부터, 상기 전하 축적 영역의 상방 부분 방향으로 10㎚ 이상 연장되도록 상기 제1 절연막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 측벽과 상기 전하 축적 영역의 경계를 피복하도록, 상기 제1 절연막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  9. 반도체 기판 상에 설치되는 제1 도전형의 반도체 영역과,
    상기 제1 도전형의 반도체 영역의 상면의 소정 위치에 게이트 절연막을 개재하여 설치되는 전송 게이트 전극과,
    상기 제1 도전형의 반도체 영역에서의 상기 전송 게이트 전극과 인접하는 영역에 설치되고, 광전 변환 소자에 의해 광전 변환된 전하를 축적하는 제2 도전형의 전하 축적 영역과,
    상기 제1 도전형의 반도체 영역에서의 상기 전송 게이트 전극을 사이에 두고 상기 전하 축적 영역과 대향하는 영역에 설치되는 제2 도전형의 플로팅 디퓨전 영역과,
    상기 전송 게이트 전극의 측면에 설치되는 측벽과,
    상기 전하 축적 영역측의 상기 측벽의 외주면으로부터 상기 전하 축적 영역의 상방의 일부를 부분적으로 피복하는 위치까지 연장되는 상기 제1 절연막과,
    상기 전하 축적 영역의 상면 부분에 설치되고, 상기 전송 게이트 전극에 가까운 위치일수록 깊이가 얕게 형성되는 제1 도전형의 전하 축적층
    을 구비하는 것을 특징으로 하는 고체 촬상 장치.
  10. 제9항에 있어서,
    상기 제1 절연막은, 상기 전하 축적 영역측의 상기 측벽의 외주면으로부터, 상기 전송 게이트 전극에서의 상면의 적어도 일부에 걸쳐 연장되는 것을 특징으로 하는 고체 촬상 장치.
  11. 제9항에 있어서,
    상기 제1 절연막은, 상기 전하 축적 영역측의 상기 전송 게이트 전극의 측면 사이에 설치되고, 상기 측벽의 저면과 상기 전하 축적 영역의 상면 사이에 설치되는 것을 특징으로 하는 고체 촬상 장치.
  12. 제9항에 있어서,
    상기 제1 절연막은 실리콘 산화막인 것을 특징으로 하는 고체 촬상 장치.
  13. 제9항에 있어서,
    상기 제1 절연막은 실리콘 질화막인 것을 특징으로 하는 고체 촬상 장치.
  14. 제9항에 있어서,
    상기 제1 절연막은, 상기 전하 축적 영역측의 상기 측벽의 외주면으로부터, 상기 전하 축적 영역의 상방으로 10㎚ 이상 연장되는 것을 특징으로 하는 고체 촬상 장치.
  15. 제9항에 있어서,
    상기 제1 절연막은, 상기 측벽과 상기 전하 축적 영역의 경계를 피복하도록 설치되는 것을 특징으로 하는 고체 촬상 장치.
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