KR101115092B1 - 전하운송효율을 향상시키기 위한 이미지 센서 및 제조 방법 - Google Patents

전하운송효율을 향상시키기 위한 이미지 센서 및 제조 방법 Download PDF

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Abstract

본 발명은 이미지 센서의 전하운송효율을 향상시킬 수 있는 이미지 센서 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 제1도전형의 반도체 층에 형성된 게이트전극; 상기 게이트전극의 일측에 얼라인되어 상기 반도체층의 표면으로부터 제1깊이로 확장되어 형성된 제1도전형의 포토다이오드용 제1불순물영역; 상기 게이트전극의 측벽에 형성된 제1스페이서; 상기 제1스페이서에 얼라인되어 상기 반도체층 표면으로부터 제1깊이보다 깊은 제2깊이로 확장되어 형성된 제1도전형의 포토다이오드용 제2불순물영역; 상기 제1스페이서의 측벽에 형성된 제2스페이서; 상기 제2스페이서에 얼라인되어 상기 반도체층 표면으로부터 제2깊이보다 깊은 제3깊이로 확장되어 형성된 제1도전형의 포토다이오드용 제3불순물영역; 및 상기 제3불순물영역 하부의 반도체층에 형성된 제1도전형의 포토다이오드용 제4불순물영역을 포함하는 이미지 센서를 제공한다.
포토다이오드, 이미지 센서, 전하운송효율, 트랜스퍼 게이트, 게이트전극, 스페이서, 굴곡된 프로파일을 갖는 P0영역.

Description

전하운송효율을 향상시키기 위한 이미지 센서 및 제조 방법{IMAGE SENSOR WITH IMPROVED CHARGE TRANSFER EFFICIENCY AND METHOD FOR FABRICATION THEREOF}
도 1은 종래기술에 따른 이미지 센서의 단위화소의 일부를 도시한 단면도.
도 2는 전하전송효율을 향상시키기 위해 개선된 종래기술에 따른 이미지 센서의 단위화소의 일부를 도시한 단면도.
도 3은 본 발명의 일실시예에 따른 이미지 센서의 단위화소의 일부를 도시한 단면도.
도 4는 본 발명의 다른 실시예에 따른 이미지 센서의 단위화소의 일부를 도시한 단면도.
도 5는 도 3의 구조에 따른 포토다이오드의 P0영역의 전위 분포를 도시한 도면.
도 6a 내지 도 6c는 본 발명의 일실시예에 따른 이미지 센서의 제조 공정을 도시한 단면도.
도 7은 종래기술과 본 발명의 전위 분포와 농도 분포를 비교 도시한 그래프.
도 8은 종래기술과 본 발명의 전위 분포와 농도 분포를 2차원 평면 구조로 비교 도시한 그래프.
도 9는 종래기술과 본 발명의 전위 분포와 농도 분포를 2차원 단면 구조로 비교 도시한 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
100 : P++기판 101 : P-에피층
102 : 소자분리막 103 : 게이트 절연막
104 : 게이트 전도막 105 : n-영역
108 : P01영역 109 : 제1스페이서
110 : 플로팅 확산영역 113 : P02영역
114 : 제2스페이서 117 : P03영역
본 발명은 이미지 센서에 관한 것으로 특히, 전하운송효율을 향상시키기 위한이미지 센서 제조 방법에 관한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기 신호로 변환시키는 반도체소자이며, 전하결합소자(CCD : Charge Coupled Device)와 CMOS(Complementary MOS; 이하 CMOS) 이미지 센서 등이 이에 속한다.
CCD는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치 에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이다.
반면, CMOS 이미지 센서는 제어회로(Control circuit) 및 신호처리회로(Signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수만큼 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력(Output)을 검출하는 스위칭 방식을 채용하는 소자이다.
CMOS 이미지 센서는 높은 집적도 및 낮은 구동 전압 등의 장점에 의해 현재 휴대용 촬상 장치 등에 광범위하게 사용된다.
한편, CMOS 이미지 센서의 가장 중요한 특성 항목 중 하나는 데드존(Dead zone) 특성이며, 이는 저조도의 화상 품질에 밀접한 관계를 가진다.
또한, CMOS 이미지 센서의 기술 발전에 따라 화소의 사이즈가 비례적으로 감소됨에 따라 광응답 영역(Photo response region)인 포토다이오드도 상대적으로 감소하게 되고, 아울러, 구동 전압(Operation voltage)이 감소함에 따라 이미지 센서의 저조도 화상 품질이 열화되는 문제가 발생한다.
따라서, 이미지 센서의 포토다이오드의 구조는 획기적인 전하 운송 효율(Charge transfer efficiency)을 개선할 수 있는 구조로의 변화가 필요하며, 저전압 및 저전위의 조건 하에서의 포토다이오드의 구조의 최적화는 당면한 문제이다.
<종래기술>
도 1은 종래기술에 따른 이미지 센서의 단위화소의 일부를 도시한 단면도이다.
도 1을 참조하면, 고농도의 P++기판(10)과 P-Epi층(11)이 적층된 하부 구조(이하, 반도체층이라 함)에 국부적으로 소자분리막(12)이 형성되어 있고, 반도체층 상에 4Tr 구조의 CMOS 이미지 센서의 트랜스퍼 게이트(Tx)를 이루는 게이트전극이 전도막(14)/절연막(13)의 적층 구조와 그 측벽의 스페이서(16)를 포함하는 구조로 형성되어 있다.
게이트전극의 일측에 얼라인된 반도체층 내부에 P형 불순물영역(17, 이하 P0영역이라 함)과 N형 불순물영역(15, 이하 n-영역이라 함)을 구비하는 포토다이오드(PD)가 이온주입 등의 공정을 통해 형성되어 있다.
게이트전극의 타측에 얼라인된 반도체층 내부에 고농도 N형(n+)의 플로팅 확산영역(18, FD)이 형성되어 있다.
게이트전극의 전도막(14)은 폴리실리콘 또는 텅스텐 실리사이드 등이 단독 또는 적층된 구조이며, 스페이서(16)는 질화막, 산화막 또는 산화질화막 등을 으로 이루어진다.
도 1의 구조를 갖는 이미지 센서의 단위화소는 수광영역인 포토다이오드(PD)와 포토다이오드(PD)에서 생성된 전자를 플로팅 확산영역(FD)으로 전송할 수 있는 능력이 요구된다.
따라서, 도 1의 구조를 갖는 이미지 센서의 단위 화소에서는 포토다이오드(PD)의 n-영역(15)을 트랜스퍼 게이트(Tx)에 접하게 함으로써 트랜스퍼 게이트(Tx)에 전원전압을 가하여 전하를 전송하는 동작을 하는 경우에 포토다이오드(PD)의 n-영역(15)에 미치는 전위(Fringing field)를 커지게 하여 n-영역(15)의 전하를 잘 끌어내어 전송할 수 있도록 하고 있다.
한편, 전술한 도 1에서의 n-영역(15)은 게이트전극 패턴(Tx)의 일측에 얼라인되어 있는 바, 이 경우 P0영역(17)의 확산으로 인해 n-영역(15)과 게이트전극의 채널 부분과의 통로에 전위 장벽이 형성되어 전하운송을 방해하게 되므로 전하운송효율이 감소하게 된다.
또한, 전위장벽의 형성은 플로팅 확산영역(18)으로 전송되지 않는 전자가 발생하기 때문에 이미지 센서의 특성을 열화시키게 된다.
<개선된 종래기술>
상기한 문제를 해결하기 위해 P0영역의 프로파일을 변화시켜 포토다이오드의 전위 분포를 변화시키고자 하는 노력이 강구되었다.
도 2는 전하전송효율을 향상시키기 위해 개선된 종래기술에 따른 이미지 센서의 단위화소의 일부를 도시한 단면도이다.
여기서, 전술한 도 1과 동일한 구성요소에 대해서는 동일 부호를 사용하였으며, 그 구체적인 설명은 생략한다.
도 2의 (a)의 경우 도 1과 달리 P0영역을 P01영역(15)과 P02(18)로 분리하여 P01(15)의 경우 게이트전극의 스페이서(17) 형성 전에 이온주입을 실시함으로써 게이트전극의 측면에 얼라인되도록 형성하며, P02(18)의 경우 스페이서(16) 형성 후 이온주입을 실시함으로써 스페이서(16)의 프로파일이 하부된 전사된 형태를 갖도록 한다.
따라서, P01영역(15)과 P02영역(18)에 의해 전체 P0영역은 스페이서와 얼라인되는 부분에서 프로파일 상에 굴곡을 갖게 된다.
도 2의 (b)는 이러한 P0영역의 굴곡으로 인한 전위 분포를 개략적으로 나타낸다. 이렇듯 전위 분포가 계단 형상을 가짐으로 인해 종래기술에 비해 화살표 방향으로 표시한 전자의 이동이 수월해진다.
한편, 상기한 바와 같이 저전압 및 사이즈 축소로 인해 개선된 종래기술의 경우에도 전하 운송 효율의 한계를 드러내고 있는 실정이다.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 이미지 센서의 전하운송효율을 향상시킬 수 있는 이미지 센서 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 반도체 층에 형성된 게이트전극; 상기 게이트전극의 일측에 얼라인되어 상기 반도체층의 표면으로부터 제1깊이로 확장되어 형성된 제1도전형의 포토다이오드용 제1불순물영역; 상기 게이트전극의 측벽에 형성된 제1스페이서; 상기 제1스페이서에 얼라인되어 상기 반도체층 표면으로부터 제1깊이보다 깊은 제2깊이로 확장되어 형성된 제1도전형의 포토다이오드용 제2불순물영역; 상기 제1스페이서의 측벽에 형성된 제2스페이서; 상기 제2스페이서에 얼라인되어 상기 반도체층 표면으로부터 제2깊이보다 깊은 제3깊이로 확장되어 형성된 제1도전형의 포토다이오드용 제3불순물영역; 및 상기 제3불순물영역 하부의 반도체층에 형성된 제1도전형의 포토다이오드용 제4불순물영역을 포함하는 이미지 센서를 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 반도체 층에 형성된 게이트전극; 상기 게이트전극의 일측에 얼라인되어 상기 반도체층의 표면으로부터 제1깊이로 확장되어 형성된 제1도전형의 포토다이오드용 제1불순물영역; 상기 게이트전극의 측벽에 형성된 제1스페이서; 상기 제1스페이서에 얼라인되어 상기 반도체층 표면으로부터 제1깊이보다 깊은 제2깊이로 확장되어 형성된 제1도전형의 포토다이오드용 제2불순물영역; 상기 제1스페이서를 포함한 전면에 500Å ～ 1000Å의 두께로 형성된 스크린용 절연막; 상기 스크린용 절연막이 상기 제1스페이서와 오버랩된 상부 구조에 얼라인되어 반도체층 표면으로부터 제2깊이보다 깊은 제3깊이로 확장되어 형성된 제1도전형의 포토다이오드용 제3불순물영역; 및 상기 제3불순물영역 하부의 반도체층에 형성된 제1도전형의 포토다이오드용 제4불순물영역을 포함하는 이미지 센서를 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 반도체 층에 게이트전극을 형성하는 단계; 이온주입 공정을 실시하여 상기 게이트전극의 일측에 얼라인되어 상기 반도체층의 표면으로부터 제1깊이로 확장된 제1도전형의 포토다이오드용 제1불순물영역을 형성하는 단계; 상기 게이트전극의 측벽에 제1스페이서를 형성하는 단계; 이온주입 공정을 실시하여 상기 제1스페이서에 얼라인되어 상기 반도체층 표면으로부터 제1깊이보다 깊은 제2깊이로 확장된 제1도전형의 포토다이오드용 제2불순물영역을 형성하는 단계; 상기 제1스페이서의 측벽에 제2스페이서를 형성하는 단계; 이온주입 공정을 실시하여 상기 제2스페이서에 얼라인되어 상기 반도체층 표면으로부터 제2깊이보다 깊은 제3깊이로 확장된 제1도전형의 포토다이오드용 제3불순물영역을 형성하는 단계; 및 이온주입 공정을 실시하여 상기 제3불순물영역 하부의 반도체층에 제1도전형의 포토다이오드용 제4불순물영역을 형성하는 단계를 포함하는 이미지 센서 이미지 센서 제조 방법을 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 반도체 층에 게이트전극을 형성하는 단계; 이온주입 공정을 실시하여 상기 게이트전극의 일측에 얼라인되어 상기 반도체층의 표면으로부터 제1깊이로 확장된 제1도전형의 포토다이오드용 제1불순물영역을 형성하는 단계; 상기 게이트전극의 측벽에 제1스페이서를 형성하는 단계; 이온주입 공정을 실시하여 상기 제1스페이서에 얼라인되어 상기 반도체층 표면으로부터 제1깊이보다 깊은 제2깊이로 확장된 제1도전형의 포토다이오드용 제2불순물영역을 형성하는 단계; 상기 제1스페이서가 형성된 프로파일을 스크린용 절연막을 형성하는 단계; 이온주입 공정을 실시하여 상기 스크린용 절연막에 얼라인되어 상기 반도체층 표면으로부터 제2깊이보다 깊은 제3깊이로 확장된 제1도전형의 포토다이오드용 제3불순물영역을 형성하는 단계; 및 이온주입 공정을 실시하여 상기 제3불순물영역 하부의 반도체층에 제1도전형의 포토다이오드용 제4불순물영역을 형성하는 단계를 포함하는 이미지 센서 이미지 센서 제조 방법을 제공한다.
본 발명은 포토다이오드를 이루는 P0영역의 프로파일을 3중 구조를 갖도록 하여 전하 운송 효율을 높이고자 한다.
이를 위해 트랜스퍼 게이트를 이루는 게이트전극의 측벽에 2중 구조의 스페이서를 갖도록 하고, 스페이서 형성 전과 제1스페이서 형성 후 및 제2스페이서 형성 후의 3단계의 이온주입을 통해 상부의 스페이서 형상이 반도체층으로 전사되어 P0영역이 굴곡을 갖도록 한다.
또한, 단일층 구조의 스페이서만을 형성하고, 이를 하부로 투영한 형태의 이온주입을 실시한 다음, 얇은 두께의 스크린용 절연막을 증착하고 이온주입을 실시함으로써, 3중 구조의 P0영역의 굴곡을 구현할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 3은 본 발명의 일실시예에 따른 이미지 센서의 단위화소의 일부를 도시한 단면도이다.
도 3을 참조하면, 본 발명의 이미지 센서는, P형의 반도체층 상에 형성된 게이트전극(Tx)과, 게이트전극(Tx)의 일측에 얼라인되어 반도체층의 표면으로부터 제1깊이로 확장되어 형성된 P형의 불순물영역(P01, 108)과, 게이트전극(Tx)의 측벽에 형성된 제1스페이서(109)와, 제1스페이서(109)에 얼라인되어 반도체층 표면으로부터 제1깊이보다 깊은 제2깊이로 확장되어 형성된 P형의 불순물영역(P02, 113)과, 제1스페이서(109)의 측벽에 형성된 제2스페이서(114)와, 제2스페이서(114)에 얼라인되어 반도체층 표면으로부터 제2깊이보다 깊은 제3깊이로 확장되어 형성된 P형의 불순물영역(P03, 117)과, P형의 불순물영역(P03, 117) 하부의 반도체층에 이온주입 공정에 의해 형성된 포토다이오드용 N형의 불순물영역(n-, 105)을 구비하여 구성된다.
P형의 불순물영역(P01, 108)과 P형의 불순물영역(P02, 113)과 P형의 불순물영역(P03, 117) 및 N형의 불순물영역(n-, 105)은 PN접합 형태의 포토다이오드(PD)를 이룬다.
여기서, 반도체층은 고농도 P형(P++)의 기판(100)과 P형 에피층(P-epi,101)이 적층된 구조이다.
포토다이오드(PD)에서 생성되 광전하가 게이트전극(Tx)의 턴-온 동작에 따라 이동하여 센싱되는 고농도 N형(n+)의 플로팅 확산영역(FD, 110)이 게이트전극(Tx)을 기준으로 포토다이오드(PD)와 대향되며 제1스페이서(109)에 얼라인되도록 반도체층의 표면으로부터 확장된 형태로 형성되어 있다. 포토다이오드(PD) 및 플로팅 확산영역(FD)의 가장자리 측에는 소자분리막(102)이 형성되어 있다.
한편, 제2스페이서(114)의 두께를 조절함으로서, 게이트전극(Tx) 측면으로 부터의 거리 'x'를 조절할 수 있으며, 이로 인해 제2스페이서(114)의 형상이 하부로 전사된 프로파일을 갖는 P형의 불순물영역(P03, 117)의 프로파일을 변화시킬 수 있다.
도 4는 본 발명의 다른 실시예에 따른 이미지 센서의 단위화소의 일부를 도시한 단면도이다.
여기서, 도 3의 일실시예와 동일한 구성 요소에 대해서는 동일부호를 사용하 였으며, 그 구체적인 설명은 생략한다.
도 4를 참조하면, 본 발명의 이미지 센서는, P형의 반도체층 상에 형성된 게이트전극(Tx)과, 게이트전극(Tx)의 일측에 얼라인되어 반도체층의 표면으로부터 제1깊이로 확장되어 형성된 P형의 불순물영역(P01, 108)과, 게이트전극(Tx)의 측벽에 형성된 제1스페이서(109)와, 제1스페이서(109)에 얼라인되어 반도체층 표면으로부터 제1깊이보다 깊은 제2깊이로 확장되어 형성된 P형의 불순물영역(P02, 113)과, 제1스페이서(109)를 포함한 전면에 500Å ～ 1000Å의 두께로 형성된 스크린용 절연막(118)과, 스크린용 절연막(118)이 제1스페이서(109)와 오버랩된 상부 구조에 얼라인되어 반도체층 표면으로부터 제2깊이보다 깊은 제3깊이로 확장되어 형성된 P형의 불순물영역(P03, 117)과, P형의 불순물영역(P03, 117) 하부의 반도체층에 이온주입 공정에 의해 형성된 포토다이오드용 N형의 불순물영역(n-, 105)을 구비하여 구성된다.
도 5는 도 3의 구조에 따른 포토다이오드의 P0영역의 전위 분포를 도시한 도면이다.
도 5를 참조하면, P01영역과, P02영역 및 P03영역이 게이트전극(Tx)으로부터 각각 다른 거리를 갖도록 반도체층 하부에 얼라인되어 형성되어 있으므로, 이에 따라 P0영역 자체의 전위 분포가 게이트전극(Tx) 방향으로 갈수록 낮아지는 가파른 계단 형상을 갖는다. 이에 따라 화살표 방향으로 포토다이오드에서 생성된 광전하의 전송이 활발해지며, 이로 인해 전하 운송 효율이 증가하게 된다.
이하 전술한 구성을 갖는 이미지 센서의 제조 공정을 살펴 본다.
도 6a 내지 도 6c는 본 발명의 일실시예에 따른 이미지 센서의 제조 공정을 도시한 단면도이다.
먼저, 도 6a에 도시된 바와 같이 고농도 P형(P++)의 기판(100)과 P형의 에피층(P-epi, 101)이 적층된 구조를 갖는 P형의 반도체층에 STI(Shallow Trench Isolation) 또는 LOCOS(LOCal Oxidation of Silicon) 구조의 소자분리막(102)을 형성한다.
이어서, 반도체층 상에 절연막과 전도막을 증착한 다음, 이들을 패터닝하여 게이트 전도막(104)/게이트 절연막(103) 구조의 게이트전극(Tx)을 형성한다.
게이트 전도막(104)은 폴리실리콘막과, 텅스텐막, 텅스텐 실리사이드 등이 단독 또는 적층된 구조를 포함한다.
이어서, 포토다이오드용 깊은 N형 불순물영역 즉, n-영역(105) 형성을 위한 이온주입 마스크(106)를 형성한 다음, 게이트전극(Tx)에 얼라인되도록 이온주입을 공정을 실시하여 포토다이오드용 n-영역(105)을 형성한다.
이 때, 이온주입에 의한 반도체층 표면의 어택을 방지하기 위해 스크린막을 사용하나 도면의 간략화를 위해 생략하였다.
이온주입시 그 불순물 농도는 통상적인 농도에 준하여 실시하며, 그 이온주입 에너지 또한 깊은 도핑 프로파일을 갖도록 적절히 조절한다.
이어서, 게이트전극(Tx)에 얼라인되도록 이온주입을 공정(107)을 실시하여 반도체층 표면으로 부터 확장된 P형 불순물영역(P01, 108)을 형성한다.
이어서, 이온주입 마스크(106)를 제거한다.
이어서, 도 6b에 도시된 바와 같이, 게이트전극(Tx)을 포함한 전면에 스페이서용 절연막을 증착한 다음, 전면식각 공정을 실시하여 게이트전극(Tx)의 측벽에 제1스페이서(109)를 형성한다.
스페이서용 절연막은 산화막 계열 또는 질화막 계열을 포함한다.
이어서, 이온주입 공정을 실시하여 제1스페이서(109)에 얼라인되도록 N형 및 P형 소스/드레인을 형성하며, 이 때, N형 불순물을 이온주입하여 제1스페이서(109)에 얼라인되는 플로팅 확산영역(n+, 110)을 형성한다.
이어서, 포토다이오드용 P02영역(113) 형성을 위한 이온주입 마스크(111)를 형성한 다음, 제1스페이서(109)에 얼라인되어 이온주입을 공정을 실시하여 포토다이오드용 P형 불순물영역(P02, 113)을 형성한다.
P형 불순물영역(P02, 113)은 제1스페이서(109)에 의해 P형 불순물영역(P01, 108)에 비해 게이트전극(Tx)으로부터 제1스페이서(109)의 두께만큼 이격되고, P형 불순물영역(P01, 108) 보다 깊게 형성되도록 한다.
따라서, P형 불순물영역(P01, 108)과 P형 불순물영역(P02, 113)은 제1스페이서(109)가 전사된 프로파일에 의한 굴곡을 갖게 된다. 이어서, 이온주입 마스크(111)를 제거한다.
이어서, 도 6c에 도시된 바와 같이, 제1스페이서(109)가 형성된 프로파일을 따라 스페이서용 절연막을 증착한 다음, 전면식각 공정을 실시하여 제1스페이서(109) 측벽에 제2스페이서(114)를 형성한다.
스페이서용 절연막은 산화막 계열 또는 질화막 계열을 포함한다.
이어서, 포토다이오드용 P03영역(117) 형성을 위한 이온주입 마스크(115)를 형성한 다음, 제2스페이서(114)에 얼라인되도록 이온주입을 공정을 실시하여 포토다이오드용 P형 불순물영역(P03, 117)을 형성한다.
P형 불순물영역(P03, 117)은 제2스페이서(114)에 의해 P형 불순물영역(P01, 108)에 비해 게이트전극(Tx)으로부터 제1스페이서(109) 및 제2스페이서(114)의 두께만큼 이격되고, P형 불순물영역(P02, 117) 보다 깊게 형성되도록 한다.
따라서, P형 불순물영역(P01, 108)과 P형 불순물영역(P02, 113) 및 P형 불순물영역(P03, 117)은 제1스페이서(109) 및 제2스페이서(114)가 전사된 프로파일에 의해 3중 구조의 굴곡을 갖게 된다.
제2스페이서(114)의 두께에 따라 P형 불순물영역(P03, 117)의 프로파일을 변화시킬 수 있으며, 제2스페이서(114) 형성을 위한 스페이서용 절연막은 3000Å ～ 5000Å의 두께로 형성하며, 전면식각시 500Å ～ 1000Å의 두께로 남도록 하는 것이 바람직하다.
한편, 전술한 도 4의 구조의 경우에는 스크린용 절연막(108)은 제거하지 않고 소자 내에서 절연막으로 사용할 수 있도록 500Å ～ 1000Å의 비교적 얇은 두께로 형성하며, 산화막 계열을 사용한다.
도 7은 종래기술과 본 발명의 전위 분포와 농도 분포를 비교 도시한 그래프이다. 참고로, 도 7의 (a)는 종래기술에 해당하며, 도 7의 (b)는 본 발명에 해당한다.
도 7을 참조하면, 포토다이오드(PD)와 게이트전극(Tx) 및 플로팅 확산영역 (FD)의 각각의 농도는 로그 스캐일(Log scale)로 표시되어 있고 하부에는 각 영역에 대한 전위 분포를 나타내고 있다.
농도의 경우 로그 스캐일로 표시되므로 종래기술과 본 발명 간의 차이점이 두드러지게 나타나지 않는 반면, 전위는 확연한 차이가 남을 알 수 있다. 즉, 도 7의 (a)에서는 'A' 부분에 전위 구배(Gradient)가 나타나지 않았으나, 도 7의 (b)에서는 3중 이온주입에 의해 'B' 부분에 전위 구배가 나타남을 알 수 있다.
도 8은 종래기술과 본 발명의 전위 분포와 농도 분포를 2차원 평면 구조로 비교 도시한 그래프이다. 참고로, 도 8의 (a)는 종래기술에 해당하며, 도 8의 (b)는 본 발명에 해당한다.
도 8의 (a)에서는 포토다이오드(PD)의 주변과 중앙 부분 사이의 전위 분포가 'C' 및 'E'와 같이 단절된 형태인 반면, 도 8의 (b)에서는 포토다이오드(PD)의 주변과 중앙에서 'D' 및 'F'와 같이 일정한 구배를 가짐을 알 수 있다.
도 9는 종래기술과 본 발명의 전위 분포와 농도 분포를 2차원 단면 구조로 비교 도시한 그래프이다. 참고로, 도 9의 (a)는 종래기술에 해당하며, 도 9의 (b)는 본 발명에 해당한다.
도 9의 (a)에서는 포토다이오드(PD)의 주변과 중앙 부분 사이의 전위 분포가 'G'와 같이 단절된 형태인 반면, 도 9의 (b)에서는 포토다이오드(PD)의 주변과 중앙에서 'H'와 같이 일정한 구배를 가짐을 알 수 있다.
전술한 바와 같이 이루어지는 본 발명은, 트랜스퍼 게이트를 이루는 게이트 전극의 측벽에 2중 구조의 스페이서를 갖도록 하고, 스페이서 형성 전과 제1스페이서 형성 후 및 제2스페이서 형성 후의 3단계의 이온주입을 통해 상부의 스페이서 형상이 반도체층으로 전사되어 P0영역이 굴곡을 갖도록하거나, 단일층 구조의 스페이서만을 형성하고, 이를 하부로 투영한 형태의 이온주입을 실시한 다음, 얇은 두께의 스크린용 절연막을 증착하고 이온주입을 실시함으로써, 3중 구조의 P0영역의 굴곡을 구현함으로써, 포토다이오드를 이루는 P0영역의 프로파일을 3중 구조를 갖도록 하여 전하 운송 효율을 높일 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은, 포토다이오드의 전하운송효율을 향상시킬 수 있어, 궁극적으로 이미지 센서의 성능을 크게 향상시킬 수 있는 효과가 있다.

Claims (13)

  1. 이미지 센서로서,
    제1도전형의 반도체층 상에 형성된 게이트 구조물;
    상기 게이트 구조물의 일측에 얼라인되며 상기 반도체층의 표면부로부터 제1깊이로 연장되는 제1도전형의 제1불순물영역;
    상기 게이트 구조물의 각각의 측벽상에 형성된 제1스페이서;
    상기 제1스페이서에 얼라인되며 상기 반도체층의 상기 표면부로부터 상기 제1깊이 보다 깊은 제2깊이로 연장되는 제1도전형의 제2불순물영역;
    상기 제1스페이서의 각각의 측벽상에 형성된 제2스페이서;
    상기 제2스페이서에 얼라인되며 상기 반도체층의 상기 표면부로부터 상기 제2깊이보다 깊은 제3깊이로 연장되는 제1도전형의 제3불순물영역; 및
    상기 제3불순물영역 하부에 있는 제2도전형의 제4불순물영역
    을 포함하는, 이미지 센서.
  2. 이미지 센서로서,
    제1도전형의 반도체층 상에 형성된 게이트 구조물;
    상기 게이트 구조물의 일측에 얼라인되며 상기 반도체층의 표면부로부터 제1깊이로 연장되는 제1도전형의 제1불순물영역;
    상기 게이트 구조물의 각각의 측벽상에 형성된 스페이서;
    상기 스페이서에 얼라인되며 상기 반도체층의 상기 표면부로부터 상기 제1깊이보다 깊은 제2깊이로 연장되는 제1도전형의 제2불순물영역;
    상기 스페이서 및 상기 반도체층 위에 형성된 스크린용 절연막;
    상기 스크린용 절연막이 상기 스페이서와 오버랩된 상부 구조에 얼라인되며 반도체층의 상기 표면부로부터 상기 제2깊이보다 깊은 제3깊이로 연장되는 제1도전형의 제3불순물영역; 및
    상기 제3불순물영역 하부에 있는 제2도전형의 제4불순물영역
    을 포함하는, 이미지 센서.
  3. 제 1 항에 있어서,
    상기 제2스페이서는 500Å 내지 1000Å의 두께를 갖는, 이미지 센서.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 스페이서는 산화막 계열 물질 또는 질화막 계열의 물질을 포함하는, 이미지 센서.
  5. 제 2 항에 있어서,
    상기 스페이서는 산화막 계열 또는 질화막 계열의 물질이며, 상기 스크린용 절연막은 산화막 계열 물질을 포함하는, 이미지 센서.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 구조물의 타측과 얼라인되며 상기 반도체층의 또 다른 표면부로부터 소정의(predetermined) 깊이로 연장되는 제2도전형의 플로팅 확산영역을 더 포함하는, 이미지 센서.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체층은 제1도전형의 고농도의 기판 및 상기 제1도전형의 고농도의 기판 상의 제1도전형의 에피층을 포함하는, 이미지 센서.
  8. 이미지 센서를 제조하는 방법으로서,
    제1도전형의 반도체층 상에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물의 일측에 얼라인되며 상기 반도체층의 표면부로부터 제1깊이로 연장되는 제1도전형의 제1불순물영역을 형성하기 위해 제1이온주입 공정을 수행하는 단계;
    상기 게이트 구조물의 각각의 측벽상에 제1스페이서를 형성하는 단계;
    상기 제1스페이서에 얼라인되며 상기 반도체층의 상기 표면부로부터 상기 제1깊이보다 깊은 제2깊이로 연장되는 제1도전형의 제2불순물영역을 형성하기 위해 제2이온주입 공정을 수행하는 단계;
    상기 제1스페이서의 각각의 측벽상에 제2스페이서를 형성하는 단계;
    상기 제2스페이서에 얼라인되며 상기 반도체층의 상기 표면부로부터 상기 제2깊이보다 깊은 제3깊이로 연장되는 제1도전형의 제3불순물영역을 형성하기 위해 제3이온주입 공정을 수행하는 단계; 및
    상기 제3불순물영역 하부에 제2도전형의 제4불순물영역을 형성하기 위해 제4이온주입 공정을 수행하는 단계
    를 포함하는, 이미지 센서 제조 방법.
  9. 이미지 센서 제조 방법으로서,
    제1도전형의 반도체층 상에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물의 일측에 얼라인되며 상기 반도체층의 표면부로부터 제1깊이로 연장되는 제1도전형의 제1불순물영역을 형성하기 위해 제1이온주입 공정을 수행하는 단계;
    상기 게이트 구조물의 각각의 측벽상에 제1스페이서를 형성하는 단계;
    상기 제1스페이서에 얼라인되며 상기 반도체층의 상기 표면부로부터 상기 제1깊이보다 깊은 제2깊이로 연장되는 제1도전형의 제2불순물영역을 형성하기 위해 제2이온주입 공정을 수행하는 단계;
    상기 제1스페이서 및 상기 반도체층 위로 스크린용 절연막을 형성하는 단계;
    상기 제1스페이서가 상기 스크린용 절연막과 오버랩되는 상부 구조물에 얼라인되며 상기 반도체층의 상기 표면부로부터 상기 제2깊이보다 깊은 제3깊이로 연장되는 제1도전형의 제3불순물영역을 형성하기 위해 제3이온주입 공정을 수행하는 단계; 및
    상기 제3불순물영역 하부에 제2도전형의 제4불순물영역을 형성하기 위해 제4이온주입 공정을 수행하는 단계
    를 포함하는, 이미지 센서 제조 방법.
  10. 제 8 항에 있어서,
    상기 제2스페이서를 형성하는 단계는,
    상기 제1스페이서 위로 3000Å 내지 5000Å의 두께의 절연층을 증착하는 단계; 및
    상기 제1스페이서의 각각의 측면 상에 제2스페이서를 형성하기 위해 에치-백 공정을 수행하는 단계
    를 포함하며, 상기 제 2 스페이서는 500Å 내지 1000Å의 두께를 갖는, 이미지 센서 제조 방법.
  11. 제 9 항에 있어서,
    상기 스크린용 절연막은 질화막 계열 물질 또는 산화막 계열 물질을 포함하는, 이미지 센서 제조 방법.
  12. 제 9 항에 있어서,
    상기 스크린용 절연막은 500Å 내지 1000Å 범위의 두께를 갖는, 이미지 센서 제조 방법.
  13. 제 8 항 또는 제 9 항에 있어서,
    상기 제1스페이서를 형성하는 단계 이후에, 상기 게이트 구조물의 타측과 얼라인되며 상기 반도체층의 상기 표면부로부터 소정의 깊이로 연장되는 제2도전형의 플로팅 확산영역을 형성하기 위해 이온주입공정을 수행하는 단계를 더 포함하는, 이미지 센서 제조 방법.
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