KR20040059759A - 새로운 형태의 소자분리막을 구비한 시모스 이미지센서 및그 제조방법 - Google Patents
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Abstract
본 발명은 시모스 이미지센서 및 그 제조방법에 관한 것으로, 특히, 소자분리막의 형태를 변경함으로써 소자분리막의 엣지와 포토다이오드와의 물리적 거리를 증가시켜 향상된 암전류 특성과 안정적인 커넥션 윈도우를 얻을 수 있게 한 발명이다. 이를 위한 본 발명은, 상대적으로 고농도인 기판과 상기 기판 상에 형성된 저농도의 에피층; 상기 에피층의 일정영역에 형성되어 제 1 폭을 갖는 제 1 트렌치; 상기 제 1 트렌치의 저면에 형성되되, 상기 제 1 폭보다 좁은 폭을 갖는 제 2 트렌치; 상기 제 1 및 제 2 트렌치를 매립하는 소자분리막; 상기 에피층 상에 형성된 트랜지스터의 게이트전극; 및 일측은 상기 트랜지스터의 게이트전극에 정렬되고 타측은 상기 제 1 트렌치의 일측면에 정렬되어 상기 에피층 내부에 형성된 포토다이오드용 도핑영역을 포함하여 이루어진다.
Description
본 발명은 시모스 이미지센서 및 그 제조방법에 관한 것으로 특히, 'T' 형태의 소자분리막을 적용하여 소자분리막의 엣지와 포토다이오드와의 물리적인 거리를 증가시켜 암전류를 감소시키고 안정적인 커넥션 윈도우를 형성한 시모스 이미지센서 및 그 제조방법에 관한 것이다.
일반적으로, 이미지센서라 함은 광학 영상(optical image)을 전기 신호로 변환시키는 반도체 소자로서, 이중에서 전하결합소자(CCD : charge coupled device)는 개개의 MOS(Metal-Oxide-Silicon) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이며, 시모스(Complementary MOS) 이미지센서는 제어회로(control circuit) 및 신호처리회로(signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수 만큼의 MOS트랜지스터를 만들고 이것을 이용하여 차례차례 출력(output)을 검출하는 스위칭 방식을 채용하는 소자이다.
CCD(charge coupled device)는 구동 방식이 복잡하고 전력소모가 많으며, 마스크 공정 스텝 수가 많아서 공정이 복잡하고 시그날 프로세싱 회로를 CCD 칩내에 구현 할 수 없어 원칩(One Chip)화가 곤란하다는 등의 여러 단점이 있는 바, 최근에 그러한 단점을 극복하기 위하여 서브-마이크론(sub-micron) CMOS 제조기술을 이용한 CMOS 이미지센서의 개발이 많이 연구되고 있다. CMOS 이미지센서는 단위 화소(Pixel) 내에 포토다이오드와 모스트랜지스터를 형성시켜 스위칭 방식으로 차례로 신호를 검출함으로써 이미지를 구현하게 되는데, CMOS 제조기술을 이용하므로 전력 소모도 적고 마스크 수도 20개 정도로 30∼40개의 마스크가 필요한 CCD 공정에 비해 공정이 매우 단순하며 여러 신호 처리 회로와 원칩화가 가능하여 차세대 이미지센서로 각광을 받고 있다.
도1a는 통상의 CMOS 이미지센서에서 1개의 포토다이오드(PD)와 4개의 MOS 트랜지스터로 구성된 단위화소(Unit Pixel)를 도시한 회로도로서, 빛을 받아 광전하를 생성하는 포토다이오드(100)와, 포토다이오드(100)에서 모아진 광전하를 플로팅확산영역(102)으로 운송하기 위한 트랜스퍼 트랜지스터(101)와, 원하는 값으로 플로팅확산영역(Floating Diffusion : FD)의 전위를 세팅하고 전하를 배출하여 플로팅확산영역(102)를 리셋시키기 위한 리셋 트랜지스터 (103)와, 소스 팔로워 버퍼 증폭기(Source Follower Buffer Amplifier) 역할을 하는 드라이브 트랜지스터(104), 및 스위칭(Switching) 역할로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(105)로 구성된다. 단위 화소 밖에는 출력신호(Output Signal)를 읽을 수 있도록 로드(load) 트랜지스터(106)가 형성되어 있다.
도1b는 도1a에 도시된 이미지센서의 단위화소에서 포토다이오드와 트랜스퍼 트랜지스터(101)를 중심으로 그 단면구조를 도시한 도면으로, 단위화소를 구성하는 4개의 트랜지스터 중에서 트랜스퍼 트랜지스터의 게이트 전극(15)만 도시하였으며 나머지 트랜지스터들은 도시하지 않았다.
이러한 점을 참조하면 설명하면 먼저, 상대적으로 고농도인 p형 반도체 기판(11) 상에 에피택셜 성장된 저농도의 p형 에피층(12)이 도시되어 있으며, p형 에피층(12)의 내부에는 활성영역과 필드영역을 정의하는 필드산화막(13)이 트렌치 구조를 이용하여 형성되어 있다. 그리고 필드산화막의 하부와 측벽에는 채널스톱 이온주입영역(13)이 형성되어 있으며, 트랜스퍼 트랜지스터의 게이트 전극(15)의 양 측벽에는 스페이서(17)가 형성되어 있다.
p/n/p형 포토다이오드를 구성하는 p형 이온주입영역(18)은 일측은 스페이서(17)에 정렬되고 타측은 소자분리막(14)에 정렬되어 p형 에피층(12)의 표면으로부터 일정깊이에 형성되어 있으며, p형 이온주입영역(18)의 하부에는 n형 이온주입영역(16)이 에피층에 깊숙히 형성되어 있는데, n형 이온주입영역(16)의 일측은 게이트전극(16)에 정렬되어 있으며 타측은 소자분리막(14)에 정렬되어 있다. 이와 같이, 반도체 기판 표면근처에 형성된 p형 이온주입영역(18)과 그 하부에 위치한 n형 이온주입영역(16) 그리고 p형 에피층(12)이 pn 접합을 이루면서 p/n/p포토다이오드 역할을 하게 된다.
이와같이 구성된 종래의 이미지센서에서는, 트렌치 구조의 엣지부분(A부분)은 결정격자 결함(crystalline defect)이 많은 곳으로, 이와같은 결정격자 결함은 전자함정으로 작용하여 암전류의 소스가 되고 있다.
암전류란 빛이 없는 환경하에서도 포토다이오드로부터 플로팅확산영역으로 이동하는 전자에 의해 발생하는데, 소자분리막의 경계부분에 많이 분포하는 결정격자결함은 자유전자를 포획하는 전자함정의 역할을 하기 때문에, 암전류의 소스로 작용하였다.
이와같은 암전류를 방지하고자 도1b에 도시된 바와같이, 채널스틉 이온주입영역(13)을 이용하여 필드산화막의 하부와 측벽주위를 감싸주는 기술이 제시되었으며, 또한 포토다이오드용 n형 이온주입영역을 형성하기 위한 마스크(100)를 소자분리막으로부터 일정거리(d1) 이격시켜서 형성하는 기술이 제시되었다.
만일, 소자분리막으로부터 일정거리(d1) 이격된 마스크(100)를 이용하여 포토다이오드용 n형 이온주입영역을 형성하게 된다면, n형 이온주입영역은 그 만큼 필드산화막의 엣지로부터 떨어져 형성된다.
따라서 이와같은 기술을 적용할 경우에, 결정격자 결함이 많은 필드산화막의 엣지로부터 이격되어 n형 이온주입영역이 형성되기 때문에, 암전류가 감소하는 장점이 있으나, 포토다이오드의 크기도 역시 감소하기 때문에 이미지센서 출력의 다이내믹 레인지가 감소하는 단점이 있었으며, 또한 이러한 n형 이온주입공정을 위한 새로운 마스크를 제작하여야하기 때문에 제작비가 증가하는 단점이 있었다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 새로운 마스크를 제작할 필요없이 트렌치 구조를 변형하여 트렌치의 엣지와 포토다이오드를 충분히 이격시켜 암전류특성을 향상시키고 비용을 절감한 시모스 이미지센서 및 그 제조방법을 제공함을 목적으로 한다.
도1a는 4개의 트랜지스터와 포토다이오드로 구성된 시모스 이미지센서의 단위화소를 도시한 회로도,
도1b는 종래기술에 따른 시모스 이미지센서에서 포토다이오드와 트랜스퍼 트랜지스터를 중심으로 단위화소의 구성을 도시한 단면도,
도2a 내지 도2g는 본 발명의 일실시예에 따른 시모스 이미지센서의 제조공정을 도시한 공정단면도.
도3은 본 발명의 다른 실시예에 의한 시모스 이미지센서의 소자분리막의 단면을 도시한 단면도.
도4a 내지 도4c는 본 발명의 또 다른 실시에에 의해 트렌치 구조를 형성하는 방법을 도시한 공정단면도.
*도면의 주요부분에 대한 부호의 설명*
20 : p형 기판 21 : p형 에피층
22 : 버퍼산화막 23 : 질화막
24 : 제 1 마스크 25 : 채널스톱 이온주입영역
26 : 제 2 마스크 27 : 산화막
28 : 게이트전극 29 : 제 3 마스크
30 : 포토다이오드용 n형 이온주입영역
31 : 스페이서
32 : 포토다이오드용 p형 이온주입영역
41 : 질화막 51 : 제 4 마스크
52 : 제 5 마스크
상기한 목적을 달성하기 위한 본 발명은, 상대적으로 고농도인 기판과 상기 기판 상에 형성된 저농도의 에피층; 상기 에피층의 일정영역에 형성되어 제 1 폭을 갖는 제 1 트렌치; 상기 제 1 트렌치의 저면에 형성되되, 상기 제 1 폭보다 좁은 폭을 갖는 제 2 트렌치; 상기 제 1 및 제 2 트렌치를 매립하는 소자분리막; 상기 에피층 상에 형성된 트랜지스터의 게이트전극; 및 일측은 상기 트랜지스터의 게이트전극에 정렬되고 타측은 상기 제 1 트렌치의 일측면에 정렬되어 상기 에피층 내부에 형성된 포토다이오드용 도핑영역을 포함하여 이루어진다.
또한 본 발명은, 상대적으로 고농도인 기판과 상기 기판 상에 형성된 저농도의 에피층; 상기 에피층의 일정영역에 형성되어 제 1 폭을 갖는 제 1 트렌치; 상기제 1 트렌치의 저면에 형성되되, 상기 제 1 폭보다 좁은 폭을 갖는 제 2 트렌치; 상기 제 1 트렌치를 매립하는 질화막; 상기 제 2 트렌치를 매립하는 산화막; 상기 제 1 및 제 2 트렌치의 측면 및 저면에 형성된 채널스톱 이온주입영역; 상기 에피층 상에 형성된 트랜지스터의 게이트 전극; 및 일측은 상기 트랜지스터의 게이트 전극에 정렬되고 타측은 상기 제 1 트렌치의 일측면에 형성된 상기 채널스틉 이온주입영역에 정렬되어 상기 에피층 내부에 형성된 포토다이오드용 도핑영역을 포함하여 이루어진다.
또한 본 발명은, 상대적으로 고농도인 기판 상에 저농도의 에피층을 형성하는 단계; 상기 에피층의 일정영역내에 제 1 폭을 갖는 제 1 트렌치를 형성하는 단계; 상기 제 1 트렌치의 하부 및 측벽에 채널스톱 이온주입영역을 형성하는 단계; 상기 제 1 트렌치의 저면에 상기 제 1 폭보다 좁은 폭을 갖는 제 2 트렌치를 형성하는 단계; 상기 제 1 및 제 2 트렌치를 절연막으로 매립하고 이를 평탄화하는 단계; 상기 에피층 상에 트랜스퍼 트랜지스터의 게이트전극을 형성하는 단계; 및 상기 게이트전극과 상기 제 1 트렌치의 측벽에 정렬되는 포토다이오드용 도핑영역을 상기 에피층 내부에 형성하는 단계를 포함하여 이루어진다.
본 발명은 트렌치 구조의 형태를 'T' 자 형태로 변형시켜 형성함으로써 결정결함이 많이 존재하는 트렌치의 엣지부분과 포토다이오드를 물리적으로 이격시킴으로써 암전류 특성을 향상시킨 발명이다. 또한 본 발명은 'T' 형태의 트렌치 구조를 이용하여 커넥션 윈도우 형성을 보다 안정적으로 구현한 발명이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2g는 본 발명의 일실시예에 따라 형성된 시모스 이미지센서의 단면구조를 포토다이오드와 트랜스퍼 트랜지스터를 중심으로 도시한 단면도로서, 이를 참조하면, 상대적으로 고농도인 기판(20)과 기판 상에 형성된 저농도의 에피층(21)과 에피층에 형성된 T 자 형태의 소자분리막(27)과, 소자분리막(27)의 하부 중 일정영역에만 형성된 채널스톱 이온주입영역(25)과, 트랜스퍼 트랜지스터의 게이트전극(28)과, 게이트전극의 양 측벽에 구비된 스페이서(31)와, 게이트전극(28)과 채널스톱 이온주입영역(25) 사이에 정렬되어 에피층(21) 내부에 형성된 포토다이오드용 n형 이온주입영역(30)과, n형 이온주입영역 상부와 에피층 표면사이에 형성된 포토다이오드용 p형 이온주입영역(32)을 포함하여 구성되어 있다.
본 발명의 일실시에에 따른 시모스 이미지센서에는 소자분리막의 'T' 자 형태를 갖고 있으며 따라서, 소자분리막(27)의 엣지부분과 접하고 있는 포토다이오드용 n 형 이온주입영역(30)의 면적이 종래에 비해 현저히 감소하고 있음을 알 수 있다. 즉, 소자분리막의 아래쪽에서는 엣지부분과 포토다이오드용 n형 이온주입영역은 일정거리(d2)를 이격하고 형성되어 있다.
이와같이 엣지부분과 접하고 있는 면적이 감소하므로 그 만큼 암전류가 감소하는 효과가 있으며, 이러한 효과를 얻기위해 종래와 같이 새로운 마스크를 제작할 필요가 없어 제작비가 감소하는 장점이 있다. 또한, 본 발명의 다른 실시예에서는 커넥션 윈도우(connection window) 형성이 보다 용이할 수 있는데 이에 대해서는후술한다.
이어서, 도2a 내지 도2g를 참조하여 본 발명의 일실시예에 따른 시모스 이미지센서의 제조공정을 설명하면, 먼저 도2a에 도시된 바와같이 고농도의 p형 반도체 기판(20) 상에 저농도의 p형 에피층(21)을 성장시킨다. 이와같이 고농도의 p형 기판(20) 상에 저농도의 p형 에피층(21)을 사용하는 이유는 첫째, 저농도의 p 에피층이 존재하므로 포토다이오드의 공핍영역(Depletion region)을 크고 깊게 증가시킬 수 있어 광전하를 모으기 위한 포토다이오드의 능력(ability)을 증가시킬 수 있다.
둘째, p형 에피층(22)의 하부에 고농도의 p+기판(20)을 갖게되면, 이웃하는 단위화소(pixel)로 전하가 확산되기 전에 이 전하가 빨리 재결합(Recombination)되기 때문에 광전하의 불규칙 확산(Random Diffusion)을 감소시켜 광전하의 전달 기능 변화를 감소시킬 수 있다.
다음으로 p형 에피층(21) 상에 버퍼산화막(22)과 패드질화막(23)을 적층하여 형성하고, 패드질화막의 일정영역을 노출시키는 제 1 마스크(24)를 패드질화막 상에 형성하는데, 패드질화막은 약 1000 ∼ 1500Å 정도의 두께로 형성한다.
이때, 제 1 마스크(24)를 형성하기 위해 사용되는 레티클(reticle)은 종래에 사용되던 레티클을 그대로 사용하며, 다만 포토(photo) 공정에서 사용되는 빛의 세기를 증가시켜 사용하여, 디자인 룰(Design Rule) 보다 제 1 마스크(24)의 폭(w)을 약 0.1㎛ 정도 크게 디파인(define) 한다. 이는 소자분리막의 형태를 T 자 형태로 만들기 위해서이다.
다음으로 제 1 마스크(24)를 이용하여 패드질화막(23)과 버퍼산화막(22)을 차례로 식각하여 에피층(21)의 표면을 노출시킨다. 이후에 제 1 마스크(24)를 제거하고, 패드질화막을 식각배리어로 하여 에피층을 일정깊이 제거하여 도2b에 도시된 바와같은 제 1 트렌치(200)를 형성한다. 제 1 트렌치의 깊이는 에피층의 표면으로부터 1000 ∼ 1500Å 정도로 한다. 이때 제 1 마스크(24)를 제거하지 않고 제 1 트렌치를 형성하는 식각공정을 진행할 수도 있다.
이후에 도2b에는 도시되어 있지 않지만, 공핍형 엔모스(NMOS) 트랜지스터가 형성될 영역만을 오픈시키는 이온주입 마스크(미도시)를 형성하고, 이를 이용하여 채널스톱 이온주입공정을 진행한다. 시모스 이미지센서에서 트랜스퍼 트랜지스터 (Tx)와 리셋 트랜지스터(Rx)가 공핍형 트랜지스터에 해당하며, 나머지 트랜지스터들은 피모스(PMOS) 트랜지스터 이거나 또는 일반형(normal) 트랜지스터에 해당한다.
이와같은 채널스톱 이온주입공정은 통상적으로 보론(Boron)을 이용하여 수행되며, 소정의 경사각(tilt angle)과 회전공정(rotation scheme)을 수반하여 진행된다. 결과적으로 제 1 트렌치(200)의 측벽과 저면에 채널스틉 이온주입영역(25)이 형성된다. 이후에 채널스톱 이온주입공정을 위한 이온주입 마스크(미도시)는 제거한다.
다음으로 도2c에 도시된 바와같이 제 2 트렌치(300)를 형성하기 위한 제 2 마스크(26)를 전체 구조상에 형성하는데, 제 2 마스크(26)의 폭(x)은 종래에 사용되던 디자인 룰에 맞춘다. 따라서 제 2 트렌치(300)는 제 1 트렌치(200) 보다 약0.1㎛ 정도 좁은 폭을 갖게 된다.
이어서, 제 2 마스크(26)를 식각마스크로 하여 노출된 에피층을 일정부분 식각하여 제 1 트렌치 보다 깊으며, 더 좁은 폭을 갖는 제 2 트렌치(300)를 제 1 트렌치(200)의 밑바닥에 형성한다. 제 2 트렌치(300)는 에피층(21)의 표면으로부터 3500 ∼ 4000Å 정도의 깊이를 갖는다.
다음으로 제 2 마스크(26)를 제거하고 도2d에 도시된 바와같이, 제 1 및 제 2 트렌치 구조를 산화막(27)으로 매립한다. 매립되는 산화막(27)으로 단차피복성(step coverage)은 좋지만, 평탄화 특성이 안 좋은 HDP(High Density Plasma) 산화막이 사용되는 경우에는, 평탄화 공정이 추가로 수행된다.
다음으로 화학기계연마(Chemical Vapor Polishing : CMP)와 질화막(23) 제거공정을 수행하면, 도2e에 도시된 바와같은 소자분리막 형성공정이 완료된다.
도2f는 이와같은 소자분리막(27)이 완성된 이후에, 트랜스퍼 트랜지스터의 게이트전극(28)과 포토다이오드용 n형 이온주입영역(30)이 형성된 모습을 보인 단면도이다.
이를 참조하면, 이온주입마스크(29)를 이용하여 포토다이오드용 n형 이온주입영역(30)을 형성하기 위한 이온주입공정시에, T 자형태의 소자분리막(27)에서 측면으로 돌출된 부분(B)에 의해, n형 이온주입영역(30)이 소자분리막(27)의 일측에 자기정렬되고 있음을 알 수 있으며, 또한 소자분리막(27)이 T 자형태를 가지므로, 소자분리막(27)과 n형 이온주입영역(30)이 접촉하는 면적이 종래에 비해 현저히 감소하였음을 알 수 있다.
다음으로 도2g에 도시된 바와같이 게이트전극의 양 측벽에 스페이서(31)를 형성하고 이후에, n형 이온주입영역(30)의 상부와 에피층(21)의 표면사이에 p형 이온주입영역(32)을 형성한다. 도2g를 참조하면, 제 2 트렌치 구조의 엣지와 포토다이오드용 n형 이온주입영역(30)과는 일정거리(d2)가 이격되어 있기때문에, 암전류 특성이 향상된다. 이와같이, 본 발명의 일실시예에서는 T자 형태의 소자분리막을 형성하여 소자분리막의 엣지부분과 포토다이오드용 도핑영역이 접촉하는 면적을 감소시킴으로써 암전류 특성을 향상시켰다.
본 발명의 다른 실시예에서는 채널스톱 이온주입영역을 형성하는 범위와 트렌치 구조를 매립하는 절연막의 종류를 변경하여 소자의 특성을 좀더 향상시킨 것이다. 도3을 참조하여 본 발명의 다른 실시예를 설명한다.
도3에는 T 자 형태의 소자분리막이 도시되어 있지만, 소자분리막을 매립하는 절연막으로 2 가지 종류의 절연막이 사용되었다. 즉, 제 2 트렌치를 매립하는 절연막으로는 산화막(27)을 사용하였으나, 제 1 트렌치를 매립하는 절연막으로는 질화막(41)을 사용하였다.
이와같이 질화막(41)을 이용하여 제 1 트렌치를 매립하게 되면, 후속공정으로 수행되는 n형 이온주입공정시에, n형 이온들이 질화막(41)을 뚫고 들어가 제 2 트렌치의 측면까지 도달하는 채널링(channeling) 현상을 억제할 수 있다. 질화막(41)은 산화막(27)보다 막질이 치밀하기 때문에, 질화막을 이용하여 제 1 트렌치를 매립할 경우에는, 전술한 채널링 현상을 억제할 수 있어 포토다이오드용 n형 이온주입영역이 소자분리막에 자기정렬되어 형성되는 기능을 강화할 수 있다.
또한, 도3을 참조하면, 본 발명의 다른 실시예에에서는 채널스톱 이온주입영역(25)이 제 1 트렌치의 하부 및 측면뿐만 아니라, 제 2 트렌치의 하부 및 측면에도 형성되었음을 알 수 있다.
이와같이 채널스톱 이온주입영역(25)을 형성하면, 커넥션 윈도우(connection window)를 용이하게 형성할 수 있는데, 이에 대해 설명하면 다음과 같다.
도1b의 종래기술을 참조하면, 포토다이오드를 구성하는 최상부층은 p형 이온주입영역(18)이며, 상기 p형이온주입영역(18)은 p형 에피층(12)과 전기적으로 연결되어 있어야 한다. 이와같이 p형 이온주입영역(18)과 p형 에피층(12)을 전기적으로 연결하는 영역을 커넥션 윈도우라 하며, 이는 포토다이오드의 특성향상을 위한 것이다.
도1b에 도시된 종래기술에서는, 채널스톱 이온주입영역(14) 역시 p형(보론을 이용)이므로 이를 이용하여 p형 에피층(12), p형 채널스톱 이온주입영역(14), p형 이온주입영역(18)으로 이어지는 커넥션 윈도우를 형성하였는데, 다음과 같은 이유때문에 커넥션 윈도우 형성이 용이하지 않았다.
즉, 도1b를 참조하면 종래기술에서는 n형 이온주입영역(16)이 채널스톱 이온주입영역(14)과 넓은 면적을 접하고 있기 때문에, n형 이온들의 측면확산 때문에 커넥션 윈도우 형성이 용이하지 않았다.
도3에 도시된 본 발명의 다른 실시예에서는, n형 이온주입영역(30)이 채널스톱 이온주입영역(25)과 접하고 있는 면적이 종래에 비해 현저히 작기 때문에, p형 에피층(21), p형 채널스톱 이온주입영역(25), p형 이온주입영역(32)으로 이어지는커넥션 윈도우 형성히 용이한 장점이 있다.
도4a 내지 도4c는 본 발명의 또 다른 실시예에 관한 것으로 T 자 형태의 트렌치를 형성하는 다른 방법에 관한 것이다. 본 발명의 또 다른 실시예에서는 질화막(23)을 후퇴(recess)시켜서 T 자 형태의 트렌치를 형성하는데, 이를 도면을 참조하여 설명한다.
먼저, 도4a에 도시된 바와같이 기판(20) 상에 에피층(21)을 형성하고 에피층 상에 버퍼산화막(22)과 질화막(23)을 적층하여 형성한다. 다음으로 질화막 상에 제 4 마스크(51)를 형성하는데, 제 4 마스크는 좁은 폭을 갖는다.
다음으로 제 4 마스크(51)를 이용하여 질화막(23)과 버퍼산화막(22)을 차례로 식각하여 에피층(21)의 표면을 노출시킨다. 이후에 질화막(23) 또는 제 4 마스크(51)를 식각마스크로 하여 에피층을 식각하여 폭이 좁고 깊이가 깊은 제 2 트렌치(300)를 먼저 형성한다. 이후에 제 4 마스크는 제거한다.
다음으로 도4b에 도시된 바와같이 제 4 마스크(51) 보다는 넓은 폭을 갖는 제 5 마스크(52)를 질화막 상에 형성하고, 이를 이용하여 질화막(23)과 버퍼산화막(22)을 식각하여 에피층(21)의 표면을 노출시킨다. 다음으로 도4c에 도시된 바와같이 질화막 또는 제 5 마스크를 식각마스크로 사용하여 에피층을 얕게 식각하면, 제 2 트렌치(300) 보다는 폭이 넓으며, 깊이는 얕은 제 1 트렌치(200)가 완성된다. 이와같은 방법은 이용하면, T 자 형태의 트렌치구조를 형성할 수 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명을 시모스 이미지센서에 적용하면 새로운 마스크의 제작없이 포토다이오드를 소자분리막의 엣지로부터 격리시켜 형성할 수 있으므로 추가비용 없이 암전류를 감소시킬 수 있는 장점이 있으며, 또한 T 자 모양의 소자분리막때문에 커넥션 윈도우의 형성이 용이한 장점이 있다.
Claims (5)
- 상대적으로 고농도인 기판과 상기 기판 상에 형성된 저농도의 에피층;상기 에피층의 일정영역에 형성되어 제 1 폭을 갖는 제 1 트렌치;상기 제 1 트렌치의 저면에 형성되되, 상기 제 1 폭보다 좁은 폭을 갖는 제 2 트렌치;상기 제 1 및 제 2 트렌치를 매립하는 소자분리막;상기 에피층 상에 형성된 트랜지스터의 게이트전극; 및일측은 상기 트랜지스터의 게이트전극에 정렬되고 타측은 상기 제 1 트렌치의 일측면에 정렬되어 상기 에피층 내부에 형성된 포토다이오드용 도핑영역을 포함하여 이루어지는 시모스 이미지센서.
- 상대적으로 고농도인 기판과 상기 기판 상에 형성된 저농도의 에피층;상기 에피층의 일정영역에 형성되어 제 1 폭을 갖는 제 1 트렌치;상기 제 1 트렌치의 저면에 형성되되, 상기 제 1 폭보다 좁은 폭을 갖는 제 2 트렌치;상기 제 1 트렌치를 매립하는 질화막;상기 제 2 트렌치를 매립하는 산화막;상기 제 1 및 제 2 트렌치의 측면 및 저면에 형성된 채널스톱 이온주입영역;상기 에피층 상에 형성된 트랜지스터의 게이트 전극; 및일측은 상기 트랜지스터의 게이트 전극에 정렬되고 타측은 상기 제 1 트렌치의 일측면에 형성된 상기 채널스틉 이온주입영역에 정렬되어 상기 에피층 내부에 형성된 포토다이오드용 도핑영역을 포함하여 이루어지는 시모스 이미지센서.
- 제 1항 또는 제 2 항에 있어서,상기 제 1 트렌치의 깊이는 에피층의 표면으로부터 1000 ∼ 1500Å 이며, 상기 제 2 트렌치의 깊이는 에피층의 표면으로부터 3500 ∼ 4000Å 인 것을 특징으로 하는 시모스 이미지센서.
- 상대적으로 고농도인 기판 상에 저농도의 에피층을 형성하는 단계;상기 에피층의 일정영역내에 제 1 폭을 갖는 제 1 트렌치를 형성하는 단계;상기 제 1 트렌치의 하부 및 측벽에 채널스톱 이온주입영역을 형성하는 단계;상기 제 1 트렌치의 저면에 상기 제 1 폭보다 좁은 폭을 갖는 제 2 트렌치를 형성하는 단계;상기 제 1 및 제 2 트렌치를 절연막으로 매립하고 이를 평탄화하는 단계;상기 에피층 상에 트랜스퍼 트랜지스터의 게이트전극을 형성하는 단계; 및상기 게이트전극과 상기 제 1 트렌치의 측벽에 정렬되는 포토다이오드용 도핑영역을 상기 에피층 내부에 형성하는 단계를 포함하여 이루어지는 시모스 이미지센서의 제조방법.
- 상대적으로 고농도인 기판 상에 저농도의 에피층을 형성하는 단계;상기 에피층의 일정영역내에 제 1 폭을 갖는 제 1 트렌치를 형성하는 단계;상기 제 1 트렌치의 저면에 상기 제 1 폭보다 좁은 폭을 갖는 제 2 트렌치를 형성하는 단계;상기 제 1 및 제 2 트렌치의 측벽 및 제 2 트렌치의 저면에 채널스톱 이온주입영역을 형성하는 단계;상기 제 2 트렌치를 산화막으로 매립하는 단계;상기 제 1 트렌치를 질화막으로 매립하고 이를 평탄화하는 단계;상기 에피층 상에 트랜스퍼 트랜지스터의 게이트전극을 형성하는 단계; 및상기 게이트전극과 상기 제 1 트렌치의 측벽에 형성된 채널스톱 이온주입영역에 정렬되는 포토다이오드용 도핑영역을 상기 에피층 내부에 형성하는 단계를 포함하여 이루어지는 시모스 이미지센서의 제조방법.
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|---|---|---|---|---|
| KR100718780B1 (ko) * | 2005-04-26 | 2007-05-16 | 매그나칩 반도체 유한회사 | 씨모스 이미지 센서의 제조 방법 |
| KR100933812B1 (ko) * | 2007-07-02 | 2009-12-24 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US8242565B2 (en) | 2009-04-30 | 2012-08-14 | Hynix Semiconductor Inc. | Electrostatic discharge protection device |
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2002
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