KR100933812B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 셀 영역과 고전압 소자가 형성될 주변회로 영역을 포함하고, STI(Shallow Trench Isolation) 공정을 이용한 소자 분리 공정과 채널영역의 도핑농도 감소를 보상하기 위해 실시되는 불순물 이온주입공정을 포함하는 반도체 소자의 제조방법에 있어서, 고전압 소자가 형성될 영역의 트렌치 저부의 농도를 낮출 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 내에 채널영역을 형성하는 단계와, 상기 기판을 국부적으로 식각하여 제1 트렌치를 형성하는 단계와, 상기 채널영역에 불순물 이온주입공정을 실시하는 단계와, 상기 제1 트렌치 저부를 식각하여 제2 트렌치를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
반도체 소자, 비휘발성 메모리 소자, 플래시 메모리 소자, 트렌치, 이온주입공정

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 제조방법, 더욱 상세하게는 고전압 소자를 구비하는 비휘발성 메모리 소자의 제조방법에 관한 것이다.
비휘발성 메모리 소자인 낸드 플래시 메모리 소자(NAND type flash memory device)는 고집적을 위해 복수의 셀이 직렬 연결되어 단위 스트링(string)을 구성하며, 주로 메모리 스틱(memory stick), USB 드라이버(Universal Serial Bus driver), 하드 디스크(hard disk)를 대체할 수 있는 장치로 그 적용 분야를 넓혀 가고 있다.
일반적으로, 낸드 플래시 메모리 소자의 제조방법에서는 소자 분리를 위한 STI(Shallow Trench Isolation) 트렌치(trench)를 형성한 후, 노출되는 반도체 기판의 채널영역에 대해 이온주입공정을 실시하는데, 그 이유는 문턱전압 조절을 위해 반도체 기판의 채널영역 내에 주입된 불순물 이온들이 후속 트렌치에 매립되는 소자 분리막으로 확산되어 채널영역의 도핑농도가 감소하는 문제를 보상하기 위함 이다.
이와 같이 채널영역의 도핑농도 감소를 보상하기 위한 이온주입공정은 주변회로 영역-메모리 셀을 구동시키기 위한 구동회로, 예컨대 디코더(decoder), 페이지 버퍼(page buffer) 등이 형성되는 영역-에 STI 트렌치를 형성한 후 실시하고 있다.
그러나, 이러한 종래기술에 따른 낸드 플래시 메모리 소자의 제조방법에서는 기판 내에 STI 트렌치를 형성한 후 채널영역의 도핑농도를 보상하기 위한 불순물 이온주입공정을 실시하기 때문에 트렌치 측벽보다는 저부에 불순물 이온이 상대적으로 많이 주입된다. 이로 인해, 트렌치 측벽보다는 저부에서 상대적으로 불순물 농도가 높아져 주변회로 영역에 형성된 트랜지스터들 중 비교적 동작 범위가 높은 고전압 소자-동작 범위가 15V 이상인 트랜지스터-의 항복전압이 감소하는 문제가 발생된다. 결국, 고전압 트랜지스터의 항복전압 감소는 소자의 특성을 저하시키는 원인이 된다.
따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 셀 영역과 고전압 소자가 형성될 주변회로 영역을 포함하고, STI 공정을 이용한 소자 분리 공정과 채널영역의 도핑농도 감소를 보상하기 위해 실시되는 불순물 이온주입공정을 포함하는 반도체 소자의 제조방법에 있어서, 고전압 소자가 형성될 영역의 트렌치 저부의 농도를 낮출 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 내에 채널영역을 형성하는 단계와, 상기 기판을 국부적으로 식각하여 제1 트렌치를 형성하는 단계와, 상기 채널영역에 불순물 이온주입공정을 실시하는 단계와, 상기 제1 트렌치 저부를 식각하여 제2 트렌치를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 셀 영역과 고전압 영역을 포함하는 반도체 소자의 제조방법에 있어서, 상기 셀 영역과 상기 고전압 영역에 각각 채널영역이 형성된 기판을 준비하는 단계와, 상기 셀 영역과 상기 고전압 영역의 상기 기판을 국부적으로 식각하여 제1 트렌치를 형성하는 단계와, 상기 채널영역에 불순물 이온주입공정을 실시하는 단계와, 상기 제1 트렌치 저 부를 식각하여 제2 트렌치를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 셀 영역과 고전압 영역을 포함하고, STI 공정을 이용한 소자 분리 공정과, 채널영역의 도핑농도 감소를 보상하기 위해 실시되는 불순물 이온주입공정을 포함하는 반도체 소자의 제조방법에 있어서, 제1 트렌치를 형성한 후 상기 불순물 이온주입공정을 실시하여 불순물 이온을 주입시키고, 제1 트렌치 저부를 식각하여 제2 트렌치를 형성하면서 상기 제1 트렌치 저부에 주입된 불순물 이온을 제거함으로써 고전압 소자가 형성될 소자 분리 영역의 불순물 농도를 감소시켜 고전압 소자(트랜지스터)의 항복전압을 증대시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층, 영역 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층, 영역 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도 면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마 공정을 통해 일부가 변형된 것을 의미한다.
실시예
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는, ASA-STI(Advanced Self Aligned-Shallow Trench Isolation) 공정을 적용한 낸드 플래시 메모리 소자의 제조방법을 예로 도시하였으며, 셀 영역(CELL)과, 주변회로 영역 중 고전압용 트랜지스터(NMOS 트랜지스터)가 형성될 영역(HVN)(이하, 고전압 영역이라 함)을 도시하였다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(100), 예컨대 p형 기판 내에 트리플 n-웰(triple n-type well)(미도시)과, p-웰(p-type well)(미도시)을 형성한다.
이어서, 셀 영역(CELL)과 고전압 영역(HVN)에 각각 문턱전압 조절용 이온주입 공정을 실시한다. 이때, 문턱전압 조절용 이온주입공정은 고전압 영역(HVN)에서 먼저 실시한 후 셀 영역(CELL)에 대해 실시할 수도 있고, 그 반대로 실시할 수도 있다.
예컨대, 셀 영역(CELL)에서의 문턱전압 조절용 이온주입공정은 불화붕소(BF)를 이용하여 10~30KeV 이온주입에너지에서 1.0×1013~5.0×1013ions/cm2의 도즈(dose)로 실시한다. 또한, 고전압 영역(HVN)에서의 문턱전압 조절용 이온주입공 정은 붕소(B)를 이용하여 30~70KeV 이온주입에너지에서 7.0×1011~11.0×1013ions/cm2의 도즈로 실시한다.
이어서, 기판(100) 상에 실질적으로 F-N 터널링(Fouler-Nordheim Tunneling)이 일어나는 터널링 절연막(101)을 형성한다. 이때, 터널링 절연막(101)은 산화막, 예컨대 실리콘산화막(SiO2)으로 형성하거나, 실리콘산화막(SiO2)을 형성한 후 질소, 예컨대 N2 가스를 이용한 열처리 공정을 실시하여 실리콘산화막(SiO2)과 기판(100) 계면에 질화층을 형성할 수도 있다. 이외에도, 터널링 절연막(101)은 금속 산화물층과 같은 고유전막, 예컨대 알루미늄산화막(Al2O3), 하프늄산화막(HfO2), 지르코늄산화막(ZrO2), 이들이 적층된 적층막 또는 이들이 혼합된 혼합막 중 선택된 어느 하나로 형성할 수도 있다. 이러한 터널링 절연막(101)은 50~100Å 정도의 두께로 형성할 수 있다.
예컨대, 터널링 절연막(101)을 실리콘산화막으로 형성하는 경우, 그 형성방법으로는 건식 산화, 습식 산화 또는 라디컬 이온(radical ion)을 이용한 산화공정 중 선택된 어느 하나의 방식을 이용할 수 있으나, 특성 측면을 고려하여 라디컬 이온을 이용한 산화 공정 대신에 건식 산화, 습식 산화 공정으로 실시하는 것이 바람직하다. 한편, 질소 가스를 이용한 열처리 공정은 퍼니스(furnace) 장비를 이용하여 실시할 수 있다.
이어서, 터널링 절연막(101) 상에 플로팅 게이트용 도전막(102)을 형성한다. 이때, 도전막(102)은 도전성을 갖는 물질로 320~550Å 두께로 형성할 수 있다. 예컨대 다결정실리콘, 전이 금속, 희토류 금속 또는 이들이 혼합된 합금막 중 선택된 어느 하나의 물질로 형성할 수 있다. 예컨대, 다결정실리콘막은 불순물 이온이 도핑되지 않은 언-도프트(un-doped) 다결정실리콘막 또는 불순물 이온이 도핑된 도프트(doped) 다결정실리콘막 모두 사용가능하며, 언-도프트 다결정실리콘막의 경우 후속 이온주입공정을 통해 별도로 불순물 이온을 주입한다. 이러한 다결정실리콘막은 LVCVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성하고, 이때 소스 가스로는 실란(SiH4) 가스를 사용하며, 도핑 가스로는 포스핀(PH3), 3염화불소(BCl3)또는 지보란(B2H6) 가스를 사용한다. 전이 금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 사용하고, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용한다.
이어서, 도전막(102) 상에 완충막(미도시)을 형성할 수도 있는데, 이때, 완충막(미도시)은 후속 공정을 통해 형성될 하드 마스크(107) 증착공정 및 제거공정시 도전막(102)의 손상을 방지하기 위해 형성하며, 하드 마스크(107)와 높은 식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 하드 마스크(107)가 질화막, 예컨대 실리콘질화막(Si3N4)으로 형성할 경우 실리콘산화막(SiO2)으로 형성한다.
이어서, 완충막 상에 하드 마스크(107)를 형성할 수도 있다. 이때, 하드 마스크(107)는 질화막(103), 산화막(104), 비정질카본막(amorphous carbon)(105), 실리콘산화질화막(SiON)(106)으로 이루어질 수 있다. 이외에도, 하드 마스크(107)는 질화막 단일막으로 형성하거나, 질화막-산화막이 적층된 적층막으로 형성할 수도 있다. 또한, 질화막-비정질카본막-실리콘산화질화막이 적층된 적층막으로 형성할 수도 있다.
한편, 질화막(103)은 400~600Å, 바람직하게는 500Å 두께로 실리콘이 함유된 질화막, 예컨대 실리콘질화막(Si3N4)로 형성하고, 산화막(104)은 1200~1600Å, 바람직하게는 1400Å 두께로 실리콘이 함유된 산화막, 예컨대 실리콘산화막(SiO2)으로 형성한다. 또한, 비정질카본막(105)은 2000~3000Å, 바람직하게는 2500Å 두께로 형성하고, 실리콘산화질화막(106)은 200~400Å, 바람직하게는 300Å 두께로 형성한다.
이어서, 하드 마스크(107) 상에 감광막 패턴(미도시)을 형성한다. 이때, 상기 감광막 패턴은 셀 영역(CELL)과 고전압 영역(HVN)을 포함하는 주변회로 영역이 국부적으로 개방된 개구부를 갖는다. 여기서, 개구부의 개수는 소자의 고집적화에 따라 적절히 변경될 수 있으나, 주변회로 영역에 비해 셀 영역(CELL)에서 많은 개수로 조밀하게 형성된다. 또한, 주변회로 영역에서 셀 영역(CELL)에 비해 큰 폭을 갖도록 형성된다.
이어서, 도 1b에 도시된 바와 같이, 상기 감광막 패턴을 식각 마스크로 하드 마스크(107A)를 식각한다. 이때, 식각공정은 동일 식각 챔버 내에서 인-시튜(in-situ) 공정으로 공급되는 식각 가스만을 변경하여 실리콘산화질화막(106A), 비정질카본막(105A), 산화막(104A) 및 질화막(103A)을 한번에 식각하거나, 실리콘산화질화막(106A), 비정질카본막(105A)을 먼저 식각한 후 상기 감광막 패턴을 제거한 다음, 식각된 비정질카본막(105A)을 식각 장벽층으로 산화막(104A)과 질화막(103A)을 식각할 수도 있다.
한편, 도시되진 않았지만 하드 마스크(107A) 식각공정시 질화막(103A)은 식각 저지층으로 기능하도록 할 수도 있다. 그 이유는 산화막(104A)과 비정질카본막(105A) 등이 비교적 두껍게 형성되어 있는 상태에서 이들을 동시에 식각하는 경우 식각 제어가 어려워 도전막(102)이 손상될 수 있기 때문이다. 따라서, 질화막(103A)을 식각 저지층으로 이용하여 질화막(103A) 상에서 식각이 멈추도록 공정을 제어할 수 있다. 또한, 질화막(103A) 상에 산화막(104A) 잔류물이 존재하지 않도록 과도 식각할 수 있다.
이어서, 도 1c에 도시된 바와 같이, 상기 감광막 패턴을 제거한다. 이때, 상기 감광막 패턴 제거공정은 산소(O2) 플라즈마를 이용한 애싱(ashing) 공정으로 실시하여 실리콘산화질화막(106A, 도 1b참조)과 비정질카본막(105B)을 함께 제거할 수도 있으나, 도전막(102) 식각공정시 식각 마진을 확보하기 위해 일정 두께로 잔류시킬 수도 있다.
이어서, 도 1b에서 식각된 비정질카본막(105B), 산화막(104B) 및 질화 막(103A) 패턴들을 식각 장벽층으로 도전막(102A), 터널링 절연막(101A) 및 기판(100A)을 일부 식각하여 트렌치(108)(이하, 제1 트렌치라 함)를 형성한다. 이때, 식각공정은 도전막(102A)을 먼저 식각한 후 터널링 절연막(101A)과 기판(100A)을 식각할 수 있는데, 이 경우 도전막(102A) 식각과, 터널링 절연막(101A) 식각 후 각각 세정공정을 더 추가할 수도 있다. 이때, 세정공정은 120℃에서 H2SO4와 H2O2 용액이 혼합된 혼합용액(H2SO4:H2O2=4:1)으로 10분 동안 실시한 후 205℃에서 NH4OH, H2O2 및 H2O 용액이 혼합된 혼합용액(NH4OH:H2O2:H2O=1:4:20)으로 10분 동안 실시할 수 있다.
한편, 제1 트렌치(108)는 최종 목표치 깊이보다 얕게 형성하며, 바람직하게는 최종 목표치 깊이보다 1/2 이하, 더욱 바람직하게는 1/5~1/2의 깊이로 형성한다. 또한, 제1 트렌치(108)는 셀 영역(CELL)에 비해 주변회로 영역에서 더 큰 폭으로 형성한다. 또한, 제1 트렌치(108)는 낸드 플래시 메모리 소자의 경우 라인 형태(line type)의 활성영역을 정의하기 위해 셀 영역(CELL)에서 라인 형태로 형성한다.
이어서, 도 1d에 도시된 바와 같이, 셀 영역(CELL)과 고전압 영역(HVN)에 대해, 채널영역의 도핑농도를 보상하기 위하여 이온주입공정을 실시한다. 예컨대, 이온주입공정은 이온주입 마스크를 형성하지 않고 블랭켓(blanket) 공정으로 붕소(B)를 이용하여 20~40KeV 이온주입에너지, 바람직하게는 30KeV 이온주입에너지에서, 0.5×1011~1.5×1012ions/cm2의 도즈, 바람직하게는 0.5×1012ions/cm2의 도즈로 실시 할 수 있다. 이때, 이온주입각(tilt)은 10~30°, 바람직하게는 15°에서 실시한다. 이러한 조건으로 기판을 45°, 135°, 225°, 315°로 회전시켜 총 4번을 실시한다.
이어서, 도 1e에 도시된 바와 같이, 도 1b에서 식각된 비정질카본막(105C), 산화막(104A) 및 질화막(103A) 패턴들을 식각 장벽층으로 제1 트렌치(108, 도 1d참조)의 저부의 기판(100B)을 식각하여 트렌치(109)(이하, 제2 트렌치라 함)를 형성한다. 이때, 제2 트렌치(109)의 깊이는 적어도 도 1d에서 실시된 이온주입공정을 통해 제1 트렌치(108) 저부에 형성된 이온주입영역이 제거될 수 있을 정도의 깊이를 갖도록 형성한다.
이후 공정은 일반적인 공정과 동일함에 따라 그에 대한 설명은 생략하기로 한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 ASA-STI 공정을 적용하는 공정을 예로 들어 설명되었으나, SAFG(Self Aligned Floating Gate), SA-STI(Self Aligned-STI) 공정을 적용하는 공정에도 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
100, 100A, 100B : 반도체 기판
101, 101A : 터널링 절연막
102, 102A : 플로팅 게이트
103, 103A : 질화막
104, 104A : 산화막
105, 105A, 105B, 105C : 비정질카본막
106, 106A : 실리콘산화질화막
107, 107A : 하드 마스크
108 : 제1 트렌치
109 : 제2 트렌치

Claims (13)

  1. 기판 내에 채널영역을 형성하는 단계;
    상기 기판을 국부적으로 식각하여 제1 트렌치를 형성하는 단계;
    상기 채널영역에 불순물 이온주입공정을 실시하는 단계; 및
    상기 이온주입공정에 의해 불순물 이온이 주입된 제1 트렌치의 저부를 식각하여 제2 트렌치를 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 불순물 이온주입공정은 붕소(B)를 이용하여 20~40KeV 이온주입에너지에서, 0.5×1011~1.5×1012ions/cm2의 도즈로 실시하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 불순물 이온주입공정은 10~30°의 이온주입각으로 실시하는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 불순물 이온주입공정은 상기 기판을 45°, 135°, 225°, 315°로 회전시켜 총 4번을 실시하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제2 트렌치는 상기 불순물 이온주입공정을 통해 상기 제1 트렌치 저부에 주입된 불순물 이온이 제거되는 깊이를 갖도록 형성하는 반도체 소자의 제조방법.
  6. 셀 영역과 고전압 영역을 포함하는 반도체 소자의 제조방법에 있어서,
    상기 셀 영역과 상기 고전압 영역에 각각 채널영역이 형성된 기판을 준비하는 단계;
    상기 셀 영역과 상기 고전압 영역의 상기 기판을 국부적으로 식각하여 제1 트렌치를 형성하는 단계;
    상기 채널영역에 불순물 이온주입공정을 실시하는 단계; 및
    상기 이온주입공정에 의해 불순물 이온이 주입된 제1 트렌치의 저부를 식각하여 제2 트렌치를 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 불순물 이온주입공정은 붕소(B)를 이용하여 20~40KeV 이온주입에너지에서, 0.5×1011~1.5×1012ions/cm2의 도즈로 실시하는 반도체 소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 불순물 이온주입공정은 10~30°의 이온주입각으로 실시하는 반도체 소자의 제조방법.
  9. 제 6 항에 있어서,
    상기 불순물 이온주입공정은 상기 기판을 45°, 135°, 225°, 315°로 회전시켜 총 4번을 실시하는 반도체 소자의 제조방법.
  10. 제 6 항에 있어서,
    상기 제2 트렌치는 상기 불순물 이온주입공정을 통해 상기 제1 트렌치 저부에 주입된 불순물 이온이 제거되는 깊이를 갖도록 형성하는 반도체 소자의 제조방 법.
  11. 제 6 항에 있어서,
    상기 제1 트렌치를 형성하는 단계는,
    상기 기판 상에 터널링 절연막, 플로팅 게이트용 도전막 및 하드 마스크를 형성하는 단계;
    상기 하드 마스크를 식각하여 하드 마스크 패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴을 식각 마스크로 상기 플로팅 게이트용 도전막, 상기 터널링 절연막 및 상기 기판을 국부적으로 식각하는 단계
    를 포함하는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 불순물 이온주입공정은 상기 하드 마스크를 이온주입마스크로 사용하여 실시하는 반도체 소자의 제조방법.
  13. 제 11 항에 있어서,
    상기 제2 트렌치를 형성하는 단계는 상기 하드 마스크를 식각 마스크로 사용 하여 실시하는 반도체 소자의 제조방법.
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