KR20090074536A - 비휘발성 메모리 소자의 제조방법 - Google Patents

비휘발성 메모리 소자의 제조방법 Download PDF

Info

Publication number
KR20090074536A
KR20090074536A KR1020080000354A KR20080000354A KR20090074536A KR 20090074536 A KR20090074536 A KR 20090074536A KR 1020080000354 A KR1020080000354 A KR 1020080000354A KR 20080000354 A KR20080000354 A KR 20080000354A KR 20090074536 A KR20090074536 A KR 20090074536A
Authority
KR
South Korea
Prior art keywords
film
forming
manufacturing
memory device
nonvolatile memory
Prior art date
Application number
KR1020080000354A
Other languages
English (en)
Inventor
조정일
임정연
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080000354A priority Critical patent/KR20090074536A/ko
Publication of KR20090074536A publication Critical patent/KR20090074536A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region

Abstract

본 발명은 컨트롤 게이트용 도전막 증착 후 평탄화 공정으로 실시되는 에치백(etch back) 공정을 생략하여 공정을 단순화하면서 에치백 공정시 발생되는 볼록이성 결함을 방지하여 소자의 특성을 개선시킬 수 있는 비휘발성 메모리 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 셀 영역, 더미 영역 및 주변회로 영역을 포함하는 기판과, 각 영역의 상기 기판 내에 형성되고, 상기 셀 영역에서보다 상기 더미 영역과 상기 주변회로 영역에서 더 큰 크기로 형성된 트렌치를 포함하는 비휘발성 메모리 소자의 제조방법에 있어서, 상기 트렌치가 매립되도록 소자 분리막을 형성하는 단계와, 상기 셀 영역만 개방된 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 상기 셀 영역에 형성된 상기 소자 분리막만을 선택적으로 리세스시키는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
비휘발성 메모리 소자, 낸드 플래시 메모리 소자, EFH, 더미 영역

Description

비휘발성 메모리 소자의 제조방법{METHOD FOR MANUFACTURING A NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 비휘발성 메모리 소자의 제조방법에 관한 것이다.
비휘발성 메모리 소자인 낸드 플래시 메모리 소자(NAND type flash memory device)는 고집적을 위해 복수의 셀이 직렬 연결되어 단위 스트링(string)을 구성하며, 주로 메모리 스틱(memory stick), USB 드라이버(Universal Serial Bus driver), 하드 디스크(hard disk)를 대체할 수 있는 소자로 그 적용 분야를 넓혀 가고 있다.
도 1a 내지 도 1f는 종래기술에 따른 낸드 플래시 메모리 소자의 제조방법을 도시한 공정 단면도이다. 여기서는 일례로 ASA-STI(Advanced Self Aligned-Shallow Trench Isolation) 공정을 적용한 낸드 플래시 메모리 소자의 제조방법을 설명하기로 한다.
한편, 도면들에 있어서, 가상으로 분할되어 도시된 셀 영역(CELL)은 셀이 형성되는 영역이다. 더미 영역(DUM)은 셀 영역(CELL)과 주변회로 영역(PERI) 사이의 영역으로서, 후속 식각(증착, 연마 포함) 공정시 로딩 효과(loading effect)-패턴 밀도 차에 기인하여 발생되는 문제점을 해결하기 위해 셀 영역의 소자 분리막보다 큰 크기(면적)를 갖는 소자 분리막이 형성되는 영역이다. 주변회로 영역(PERI)은 셀을 구동시키기 위한 구동회로, 예컨대 디코더, 페이지 버퍼 등이 형성되는 영역으로서, 더미 영역(DUM)보다 크거나 작거나 또는 동일한 소자 분리막이 형성되는 영역이다.
먼저, 도 1a에 도시된 바와 같이, 셀 영역(CELL), 더미 영역(DUM), 주변회로 영역(PERI)을 포함하는 기판(100) 상에 터널 절연막(101), 플로팅 게이트용 도전막(102) 및 패드 질화막(103)을 형성한 후 그 상부에 감광막 패턴(104)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 감광막 패턴(104)을 식각 마스크로 이용한 식각공정을 실시하여 패드 질화막(103A), 도전막(102A), 터널 절연막(101A) 및 기판(100A)을 일부 식각하여 복수 개의 트렌치(105)를 형성한다. 이때, 트렌치(105)는 셀 영역(CELL)에서보다 주변회로 영역(PERI)과 더미 영역(DUM)에서 더 크게 형성한다.
이어서, 도 1c에 도시된 바와 같이, 트렌치(105, 도 1b참조)가 매립되도록 절연막을 증착한 후 평탄화하여 각 트렌치(105)가 매립되는 소자 분리막(106)을 형성한다.
이어서, 도 1d에 도시된 바와 같이, 패드 질화막(103A, 도 1c참조)을 제거한다.
이어서, 셀 영역(CELL)에 형성된 소자 분리막의 유효 산화막 두께(Effective Field oxide Height, 이하, EFH라 함)를 조절하기 위한 식각공정을 실시한다. 이때, 식각공정은 주변회로 영역(PERI)은 닫히고, 셀 영역(CELL)과 더미 영역(DUM)은 개방된 감광막 패턴(107)을 식각 마스크로 사용하여 실시한다. 이로써, 선택적으로 셀 영역(CELL)과 더미 영역(DUM)의 소자 분리막(106A)이 일정 깊이 리세스(recess)된다.
이어서, 도 1e에 도시된 바와 같이, 소자 분리막(106A)을 포함하는 구조 상부면을 따라 유전체막(108)과 보호막(capping layer, 109)을 형성한다. 이때, 보호막(109)은 후속 주변회로 영역(PERI)의 트랜지스터용 게이트 전극 형성공정시 셀 영역(CELL)의 유전체막(108)을 보호하는 기능을 수행하며, 컨트롤 게이트의 일부가 된다.
이어서, 도시되진 않았지만 트랜지스터용 게이트 전극을 형성하기 위해 주변회로 영역(PERI)의 보호막(109)과 유전체막(108)을 식각하여 도전막(102A)을 일부 노출시킨다.
이어서, 도 1f에 도시된 바와 같이, 보호막(109) 상에 컨트롤 게이트용 도전막(110)을 증착한 후 에치백(etch back) 공정을 실시하여 도전막(110)을 평탄화한다. 여기서, 에치백 공정을 실시하는 이유는 도 1e와 같이, 보호막(109) 형성 후 셀 영역(CELL)과 더미 영역(DUM) 간에 소자 분리막(106A)의 크기, 즉 면적 차이에 의해 이 두 영역(CELL, DUM) 간에는 단차가 발생되고, 이러한 단차는 도전막(110) 형성 후에도 그대로 전사되어 존재하기 때문에 에치백 공정을 통한 평탄화 공정을 실시하게 된다.
한편, 주변회로 영역(PERI)에서는 보호막(109)과 유전체막(108)의 식각에 의해 노출된 도전막(102A)과 도전막(110)이 서로 접속되어 트랜지스터용 게이트 전극이 형성된다.
그러나, 종래기술에 따른 낸드 플래시 메모리 소자의 제조방법에서는 컨트롤 게이트용 도전막(110) 형성 후 실시되는 에치백 공정시 게이트에 볼록이성 결함이 발생된다. 그 이유는 웨이퍼를 담는 FOUP(Front Opening Unified Pod)가 밀폐된 상태로 유지되기 때문에 도전막(110) 증착공정시 흄(fume)이 웨이퍼 밖으로 배출되지 못하고, 웨이퍼 상에 흡착된 상태로 존재하게 되며, 이러한 흄은 에치백 공정시 장벽으로 작용하여 볼록이성 결함을 유발시켜 소자의 특성을 저하시키는 원인이 되고 있다.
따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 컨트롤 게이트용 도전막 증착 후 평탄화 공정으로 실시되는 에치백 공정을 생략하여 공정을 단순화하면서 에치백 공정시 발생되는 볼록이성 결함을 방지하여 소자의 특성을 개선시킬 수 있는 비휘발성 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 셀 영역, 더미 영역 및 주변회로 영역을 포함하는 기판과, 각 영역의 상기 기판 내에 형성되고, 상기 셀 영역에서보다 상기 더미 영역과 상기 주변회로 영역에서 더 큰 크기로 형성된 트렌치를 포함하는 비휘발성 메모리 소자의 제조방법에 있어서, 상기 트렌치가 매립되도록 소자 분리막을 형성하는 단계와, 상기 셀 영역만 개방된 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 상기 셀 영역에 형성된 상기 소자 분리막만을 선택적으로 리세스시키는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, EFH 조절을 위한 식각공정시 주변회로 영역뿐만 아 니라 더미 영역까지 덮는 감광막 패턴을 식각 마스크로 이용함으로써 셀 영역과 더미 영역 간의 단차 유발을 원천적으로 방지하여 컨트롤 게이트용 도전막 형성 후 실시되는 에치백 공정을 생략하고, 이를 통해 공정을 단순화하면서 에치백 공정에 기인하여 발생되는 볼록이성 결함 등을 방지하여 소자 특성-셀 문턱전압 변동 감소-을 개선시킬 수 있다.
둘째, 본 발명에 의하면, EFH 조절을 위한 식각공정을 습식식각공정으로 실시함으로써 건식식각공정시 발생할 수 있는 트렌칭 효과(trenching effect)-식각 마스크 경계 지역에서 식각율이 높아지는 현상- 또한 감소시키면서 소자 분리막 손실 변동을 감소(균일성 확보)시켜 소자의 특성-셀 문턱전압 변동 감소-을 개선시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층, 영역 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층, 영역 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마공정 등을 통해 일부가 변형된 것을 의미한다.
실시예
도 2a 내지 도 2f는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는 일례로 ASA-STI 공정을 적용한 낸드 플래시 메모리 소자의 제조방법에 대해 설명하기로 한다. 또한, 도면들에서 셀 영역(CELL), 더미 영역(DUM) 및 주변회로 영역(PERI)은 전술한 내용으로 대신하기로 한다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(200), 예컨대 p형 기판 내에 트리플 n-웰(triple n-type well)(미도시)과 p-웰(p-type well)(미도시)을 형성한다.
이어서, 문턱전압 조절용 이온주입 공정을 실시한다.
이어서, 기판(200) 상에 터널 절연막(201)을 형성한다. 이때, 터널 절연막(201)은 산화막, 예컨대 실리콘산화막(SiO2)으로 형성하거나, 실리콘산화막을 형성한 후 질소(N2) 가스를 이용한 열처리 공정을 실시하여 실리콘산화막과 기판(200) 계면에 질화층을 더 형성할 수도 있다. 이외에도, 금속 산화물층, 예컨대 유전율이 3.9 이상인 알루미늄산화막(Al2O3), 지르코늄산화막(ZrO2), 하프늄산화막(HfO2) 또는 이들의 혼합(또는, 적층)막으로 형성할 수 있다. 그 제조방법으로는 건식 산화, 습식 산화공정 또는 라디컬 이온(radical ion)을 이용한 산화 공정을 이용할 수도 있으나, 특성 측면에서 라디컬 이온을 이용한 산화 공정 대신에 건식 산화, 습식 산화공정으로 실시하는 것이 바람직하다. 또한, 터널 절연막(201)은 50~100Å 정도의 두께로 형성할 수 있다.
이어서, 터널 절연막(201) 상에 플로팅 게이트용 도전막(202)(이하, 제1 도전막이라 함)을 형성한다. 이때, 제1 도전막(202)은 도전성을 갖는 물질로 형성한다. 예컨대 다결정실리콘막, 전이 금속 또는 희토류 금속 중 선택된 어느 하나의 물질로 형성할 수 있으나, 바람직하게는 식각이 용이한 다결정실리콘막으로 형성한다. 다결정실리콘막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성하고, 이때, 소스 가스로는 실란(SiH4) 가스를 사용한다. 또한, 불순물 도핑을 위해 도핑 가스로 포스핀(PH3)을 사용한다. 전이 금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 사용하고, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용한다.
이어서, 제1 도전막(202) 상에 하드 마스크(203)를 형성할 수 있다. 이때, 하드 마스크(203)는 제1 도전막(202)과 높은 식각 선택비를 갖는 물질로 형성한다. 예컨대, 제1 도전막(202)이 다결정실리콘막으로 형성된 경우 질화막, 예컨대 실리콘질화막(Si3N4)으로 형성한다. 이외, 하드 마스크(203)는 질화막(실리콘질화막), 산화막(실리콘산화막) 및 산화질화막(실리콘산화질화막, SiON)이 적층된 적층 구조로 형성할 수도 있다.
한편, 하드 마스크(203)를 형성하기 전에 제1 도전막(202) 상에 완충막(미도시)을 더 형성할 수도 있다. 이때, 상기 완충막은 실리콘산화막 계열의 막으로 형 성한다.
이어서, 하드 마스크(203) 상에 감광막 패턴(204)을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 감광막 패턴(204)을 식각 마스크로 하드 마스크(203A), 상기 완충막(형성하는 경우), 제1 도전막(202A), 터널 절연막(201A) 및 기판(200A)을 일부 식각하여 복수 개의 트렌치(205)를 형성한다. 이때, 각 영역(CELL, DUM, PERI)에서 트렌치(205)의 개수는 제한되지 않으나, 트렌치(205)의 밀도는 셀 영역(CELL)에서 가장 높도록 형성한다. 또한, 더미 영역(DUM)과 주변회로 영역(PERI)에서는 셀 영역(CELL)의 트렌치(205)보다는 크게 형성하고, 동일 영역(DUM, PERI) 내에서는 동일 또는 서로 다른 크기로 형성할 수 있다. 또한, 주변회로 영역(PERI)에서는 더미 영역(DUM)에서보다 크거나 작거나 혹은 동일하게 형성할 수 있다.
이어서, 도 2c에 도시된 바와 같이, 트렌치(205, 도 2b참조)가 매립되도록 전체 구조 상부에 소자 분리막용 절연막(미도시)을 형성한다. 이때, 상기 소자 분리막용 절연막은 높은 종횡비에서도 매립 특성이 우수한 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 방식을 이용한 USG(Un-doped Silicate Glass)막(이하, HDP막이라 함)으로 형성하거나, 상기 HDP막과 SOD(Spin On Dielectric)막의 적층 구조로 형성할 수 있다. 이때, SOD막은 PSZ(polisilazane)막을 사용할 수 있다.
이어서, 상기 소자 분리막용 절연막을 평탄화하여 각 트렌치(205)가 매립된 상태로 그 내부에 고립된 소자 분리막(206)을 형성한다. 이때, 평탄화 공정은 플라 즈마 식각(plasma etch) 장비를 이용한 식각공정, 예컨대, 에치백 공정 또는 CMP(Chemical Mechanical Polishing) 공정으로 실시할 수 있다. 바람직하게는 평탄화 특성을 고려하여 CMP 공정으로 실시하며, 이때, 하드 마스크(203A)는 연마 정지막으로 사용된다.
이어서, 도 2d에 도시된 바와 같이, 하드 마스크(203A, 도 2c참조)를 제거한다. 이때, 하드 마스크(203A) 제거공정은 인산(H3PO4) 용액을 이용하여 실시할 수 있다.
이어서, 세정공정을 실시할 수 있다.
이어서, 셀 영역(CELL)에 형성된 소자 분리막의 EFH 조절을 위해 셀 영역(CELL)에 형성된 소자 분리막(206A)을 일정 깊이 리세스시킨다. 이때, 식각공정은 셀 영역(CELL)에 대해서만 실시하기 위해 더미 영역(DUM)과 주변회로 영역(PERI)은 닫히고, 셀 영역(CELL)만 개방된 감광막 패턴(207)을 식각 마스크로 사용한 습식식각공정으로 실시한다. 예컨대, 습식식각공정은 소자 분리막(206A)을 구성하는 실리콘산화막(SiO2)을 식각할 수 있는 용액으로 BOE(Buffered Oxide Etchant) 용액-HF와 NH4F가 혼합된 용액- 또는 DHF(Diluted HF) 용액-탈이온수에 희석된 HF 용액-을 사용하여 실시한다.
이어서, 도 2e에 도시된 바와 같이, 감광막 패턴(207)을 제거한 후 전(前) 식각공정시 웨이퍼 상에 잔류된 잔류물과 같이 불필요한 이물질을 제거하기 위해 세정공정을 더 실시할 수도 있다.
이어서, 소자 분리막(206A)을 포함하는 구조 상부면을 따라 유전체막(208)을 형성한다. 이때, 유전체막(208)은 산화막-질화막-산화막이 순차적으로 적층된 적층 구조로 형성한다. 이외에도, 유전율이 실리콘산화막의 유전율, 즉 3.9보다 높은 금속 산화물, 예컨대, 알루미늄산화막(Al2O3), 지르코늄산화막(ZrO2), 하프늄산화막(HfO2), 이들이 적층된 적층막 또는 이들이 혼합된 혼합막으로 형성할 수 있다
이어서, 유전체막(208) 상에 보호막(209)을 형성한다. 이때, 보호막(209)은 도전성 물질 중 선택된 어느 하나로 형성한다. 바람직하게는 제1 도전막(202A)과 동일한 물질로 형성한다.
이어서, 도시되진 않았지만 트랜지스터 게이트 전극을 형성하기 위해 주변회로 영역(PERI)의 보호막(209)과 유전체막(208)을 식각하여 도전막(202A)을 일부 노출시킨다.
이어서, 도 2f에 도시된 바와 같이, 보호막(209) 상에 컨트롤 게이트용 도전막(210)(이하, 제2 도전막이라 함)을 형성한다. 이때, 제2 도전막(210)은 도전성 물질 중 선택된 어느 하나의 물질로 형성한다. 바람직하게는 제1 도전막(202A)과 동일한 물질로 형성한다.
이어서, 제2 도전막(210) 상에는 금속질화막, 금속실리사이드층 또는 이들의 적층막, 그리고 하드 마스크가 더 형성될 수도 있다. 예컨대, 금속질화막으로는 텅스텐질화막(WN)을 형성하고, 금속실리사이드층으로는 텅스텐실리사이드층(Wsi)을 형성한다.
이후 공정은 일반적인 공정과 동일함에 따라 그에 대한 설명은 생략하기로 한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 낸드 플래시 메모리 소자의 제조방법을 일례로 설명하였으나, 노아(NOR) 플래시 메모리 소자를 포함한 모든 비휘발성 메모리 소자의 제조방법에 적용할 수 있다. 또한, ASA-STI 공정뿐만 아니라 EFH 조절을 위한 식각공정을 포함하는 모든 공정, 예컨대 SA-STI(Self Aligned-Shallow Trench Isolation) 공정 또는 SAFG(Self Aligned Floating Gate) 공정에도 모두 적용할 수 있다.
예컨대, SAFG 공정을 설명하면, 기판 상에 완충막과 하드 마스크를 형성한 후 이들을 식각하여 트렌치를 형성한다. 이어서, 트렌치가 매립되도록 소자 분리막을 형성한 후 하드 마스크와 완충막을 제거한다. 이어서, 하드 마스크와 완충막이 제거된 기판 상에 터널 절연막을 형성한 후 상면이 소자 분리막의 상면에 정렬되도록 플로팅 게이트용 제1 도전막을 형성한다. 이어서, EFH 조절을 위한 식각공정(습식)을 실시하여 소자 분리막을 리세스시킨다. 이어서, 유전체막, 보호막 및 컨트롤 게이트용 제2 도전막 형성공정은 전술한 ASA-STI 공정과 동일한 방법으로 실시한다.
도 1a 내지 도 1f는 종래기술에 따른 낸드 플래시 메모리 소자의 제조방법을 도시한 공정 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100, 100A, 200, 200A : 반도체 기판
101, 101A, 201, 201A : 터널 절연막
102, 102A, 202, 202A : 제1 도전막(플로팅 게이트)
103, 103A, 203, 203A : 하드 마스크
104, 107, 204, 207 : 감광막 패턴
105, 205 : 트렌치
106, 106A, 206, 206A : 소자 분리막
108, 208 : 유전체막
109, 209 : 보호막
110, 210 : 제2 도전막(컨트롤 게이트)

Claims (10)

  1. 셀 영역, 더미 영역 및 주변회로 영역을 포함하는 기판과, 각 영역의 상기 기판 내에 형성되고, 상기 셀 영역에서보다 상기 더미 영역과 상기 주변회로 영역에서 더 큰 크기로 형성된 트렌치를 포함하는 비휘발성 메모리 소자의 제조방법에 있어서,
    상기 트렌치가 매립되도록 소자 분리막을 형성하는 단계; 및
    상기 셀 영역만 개방된 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 상기 셀 영역에 형성된 상기 소자 분리막만을 선택적으로 리세스시키는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 기판 상에 터널 절연막을 형성하는 단계;
    상기 터널 절연막 상에 플로팅 게이트용 제1 도전막을 형성하는 단계;
    상기 제1 도전막, 상기 터널 절연막 및 상기 기판을 식각하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 제1 도전막을 형성하는 단계 후,
    상기 제1 도전막 상에 하드 마스크를 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 기판 상에 완충막과 하드 마스크를 형성하는 단계; 및
    상기 하드 마스크, 상기 완충막 및 상기 기판을 식각하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 소자 분리막을 형성하는 단계 후,
    상기 하드 마스크와 상기 완충막을 제거하는 단계;
    상기 하드 마스크와 상기 완충막이 제거된 상기 기판 상에 터널 절연막을 형성하는 단계; 및
    상기 터널 절연막 상에 상면이 상기 소자 분리막의 상면에 정렬된 플로팅 게 이트용 제1 도전막을 형성하는 단계
    를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 식각공정은 습식식각공정으로 실시하는 비휘발성 메모리 소자의 제조방법.
  7. 제 2 항 또는 제 5 항에 있어서,
    상기 소자 분리막을 리세스시키는 단계 후,
    상기 소자 분리막을 포함하는 구조 상부면을 따라 유전체막을 형성하는 단계; 및
    상기 유전체막 상에 컨트롤 게이트용 제2 도전막을 형성하는 단계
    를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 유전체막을 형성하는 단계 후,
    상기 유전체막 상에 보호막을 형성하는 단계; 및
    상기 주변회로 영역에 형성된 상기 보호막과 상기 유전체막을 식각하여 제1 도전막을 일부 노출시키는 단계
    를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 보호막은 도전성 물질로 형성하는 비휘발성 메모리 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 보호막은 상기 제1 도전막과 동일 물질로 형성하는 비휘발성 메모리 소자의 제조방법.
KR1020080000354A 2008-01-02 2008-01-02 비휘발성 메모리 소자의 제조방법 KR20090074536A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080000354A KR20090074536A (ko) 2008-01-02 2008-01-02 비휘발성 메모리 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080000354A KR20090074536A (ko) 2008-01-02 2008-01-02 비휘발성 메모리 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20090074536A true KR20090074536A (ko) 2009-07-07

Family

ID=41331808

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080000354A KR20090074536A (ko) 2008-01-02 2008-01-02 비휘발성 메모리 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20090074536A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105931994A (zh) * 2016-05-25 2016-09-07 上海华力微电子有限公司 改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法
CN110379810A (zh) * 2018-04-13 2019-10-25 旺宏电子股份有限公司 半导体结构及其制造方法
US20220216097A1 (en) * 2021-01-05 2022-07-07 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105931994A (zh) * 2016-05-25 2016-09-07 上海华力微电子有限公司 改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法
CN105931994B (zh) * 2016-05-25 2018-12-11 上海华力微电子有限公司 改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法
CN110379810A (zh) * 2018-04-13 2019-10-25 旺宏电子股份有限公司 半导体结构及其制造方法
US20220216097A1 (en) * 2021-01-05 2022-07-07 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
US11881428B2 (en) * 2021-01-05 2024-01-23 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof

Similar Documents

Publication Publication Date Title
KR101050454B1 (ko) 반도체 소자의 소자 분리막 및 그 형성방법
US8609507B2 (en) Semiconductor device and method of manufacturing the same
US20080299739A1 (en) Method of manufacturing semiconductor device
KR20120131049A (ko) 비휘발성메모리장치 및 그 제조 방법
KR20090017842A (ko) 부유게이트를 갖는 비휘발성 메모리소자의 형성방법 및관련된 소자
KR100956599B1 (ko) 비휘발성 메모리 소자의 제조방법
KR101060619B1 (ko) 반도체 장치의 소자분리막 제조방법 및 이를 이용한 비휘발성 메모리 장치 제조방법
KR100753038B1 (ko) 반도체 소자의 컨택 플러그 형성방법
KR20090074536A (ko) 비휘발성 메모리 소자의 제조방법
JP2010109019A (ja) 半導体装置およびその製造方法
KR101085620B1 (ko) 불휘발성 메모리 소자의 게이트 패턴 형성방법
KR100898674B1 (ko) 반도체 소자의 제조 방법
KR20090012831A (ko) 비휘발성 메모리 소자의 제조방법
KR100909798B1 (ko) 비휘발성 메모리 소자의 제조방법
KR20090044918A (ko) 비휘발성 메모리 소자의 제조방법
KR20090044917A (ko) 비휘발성 메모리 소자의 제조방법
KR20090074539A (ko) 비휘발성 메모리 소자 및 그 제조방법
KR20090092031A (ko) 비휘발성 메모리 소자의 제조방법
US20080194093A1 (en) Method for fabricating a nonvolatile memory device
KR100864629B1 (ko) 반도체 소자의 소자 분리막 및 그 형성방법
KR100798737B1 (ko) 반도체 소자의 게이트 전극 형성방법
KR20080099476A (ko) 비휘발성 메모리 소자의 제조방법
KR100871642B1 (ko) 비휘발성 메모리 소자의 제조방법
KR20090044914A (ko) 비휘발성 메모리 소자의 제조방법
KR20090002617A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid