KR20080099476A - 비휘발성 메모리 소자의 제조방법 - Google Patents

비휘발성 메모리 소자의 제조방법 Download PDF

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Abstract

본 발명은 이웃하는 스트링이 서로 공유하는 공통 소스 라인의 비대칭 구조에 의한 소자 특성 저하를 방지할 수 있는 비휘발성 메모리 소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 복수의 게이트가 형성된 기판의 단차면을 따라 보호막을 형성하는 단계와, 상기 게이트 사이가 매립되도록 상기 보호막 상에 상기 보호막과 식각 선택비를 갖는 제1 절연막을 형성하는 단계와, 상기 제1 절연막 상에 상기 제1 절연막보다 느린 식각율을 갖는 제2 절연막을 형성하는 단계와, 상기 보호막을 식각 저지막으로 상기 제1 및 제2 절연막을 식각하되, 상기 제1 및 제2 절연막 간의 식각율 차이를 이용하여 상기 제1 절연막을 등방성 식각하는 단계와, 상기 기판이 노출되도록 상기 보호막을 식각하여 컨택홀을 형성하는 단계와, 상기 컨택홀이 매립되도록 컨택 플러그를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
비휘발성 메모리 소자, 습식식각공정, 소스 컨택 플러그, 커플링비

Description

비휘발성 메모리 소자의 제조방법{METHOD FOR MANUFACTURING A NONVOLATILE MEMORY DEVICE}
도 1은 일반적인 낸드 플래시 메모리 소자의 셀 어레이(cell array)를 도시한 등가 회로도.
도 2는 소스 컨택 플러그가 형성된 일반적인 낸드 플래시 메모리 소자의 단면을 도시한 단면도.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
DSL : 드레인 선택 라인 SSL : 소스 선택 라인
CSL : 공통 소스 라인 STR0, STR1 : 스트링
SST0, SST1, 117B : 소스 선택 트랜지스터
BL : 비트라인 110 : 기판
111 : 터널 산화막 112 : 플로팅 게이트
113 : 유전체막 114 : 컨트롤 게이트
117A : 메모리 셀 게이트 117B : 선택 트랜지스터 게이트
118 : 스페이서 119 : 보호막
120 : 제1 층간절연막 121 : 제2 층간절연막
122 : 감광막 패턴 123 : 식각공정
124 : 소스 컨택홀 125 : 소스 컨택 플러그
본 발명은 반도체 제조 기술에 관한 것으로, 특히 메모리 셀이 서로 직렬 연결되고, 소스(source)를 공통으로 공유하는 비휘발성 메모리 소자 제조방법에 관한 것이다.
비휘발성 메모리 소자 중 현재 가장 널리 사용되고 있는 소자가 낸드 플래시 메모리 소자(NAND type flash memory device)이다. 낸드 플래시 메모리 소자는 고집적을 위한 소자로서, 주로 메모리 스틱(memory stick), USB 드라이버(Universal Serial Bus driver), 하드 디스크(hard disk)를 대체할 수 있는 소자로 그 적용 분야를 넓혀 가고 있다.
도 1에 도시된 바와 같이 낸드 플래시 메모리 소자는 데이터(data)를 저장하기 위한 복수의 메모리 셀, 예컨대 16개, 32개 또는 64개의 메모리 셀과, 이들 메 모리 셀 중 첫 번째 메모리 셀의 드레인(drain)과 비트 라인(bit line)을 연결하는 드레인 선택 트랜지스터(DST)와, 최종 번째 메모리 셀의 소스(source)와 공통 소스 라인(CSL)을 연결하는 소스 선택 트랜지스터(SST)가 직렬 연결되어 하나의 스트링(STR0, STR1)을 구성한다.
이하, 도 1 및 도 2를 참조하여 종래기술에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기로 한다. 여기서, 도 2는 일반적인 낸드 플래시 메모리 소자를 도시한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(10) 상에 복수의 메모리 셀(17)과 셀 스트링(STR0, STR1)의 드레인 단자를 선택하기 위한 드레인 선택 트랜지스터(DST)와 셀 스트링(STR0, STR1)의 소스 단자를 선택하기 위한 소스 선택 트랜지스터(SST0, SST1)를 형성한다.
이어서, 반도체 기판(10) 상부에 보호막(19) 및 층간절연막(20)을 차례로 증착한다.
이어서, 소스 선택 트랜지스터(SST0, SST1) 사이의 층간절연막(20) 내에 소스 컨택홀(미도시)을 형성한다.
이어서, 소스 컨택홀이 매립되도록 공통 소스 라인(CSL)용 소스 컨택 플러그(21)를 형성한다.
그러나, 종래기술에 따른 낸드 플래시 메모리 소자의 소스 컨택 플러그 형성 방법에서는 하나의 소스 컨택 플러그(21)와 이를 서로 공유하는 양쪽 소스 선택 트랜지스터(SST0, SST1) 간의 간격이 서로 달라지는 비대칭 문제가 발생한다. 예컨대, 도 2에 있어서 좌측의 소스 선택 트랜지스터(SST0)와 소스 컨택 플러그(21) 간의 이격거리(D1)가 우측의 소스 선택 트랜지스터(SST1)와 소스 컨택 플러그(21) 간의 이격거리(D2)보다 크게 된다. 이는, 마스크 공정시 포토(photo) 장비의 정렬 자유도(align margin) 부족으로 인해 감광막 패턴이 오정렬되어 형성되는데, 이를 식각 마스크로 이용한 건식식각공정을 실시하게 되면 소스 컨택홀 또한 오정렬되어 형성되기 때문이다.
상기한 바와 같이 하나의 소스 컨택 플러그(21)와 이를 서로 공유하는 양쪽 소스 선택 트랜지스터(SST0, SST1) 간의 간격이 서로 달라지(비대칭)게 되면 소스 컨택 플러그(21)의 양쪽에 형성된 메모리 셀(17)들 간의 정전용량이 불균일해지므로, 플래시 메모리 셀의 문턱전압이 넓게 분포하여 분포가 넓어지는 문제가 발생한다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로서, 이웃하는 스트링이 서로 공유하는 공통 소스 라인의 비대칭 구조에 의한 소자 특성 저하를 방지할 수 있는 비휘발성 메모리 소자 제조방법을 제공하는데 그 목적이 있 다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 복수의 게이트가 형성된 기판의 단차면을 따라 보호막을 형성하는 단계와, 상기 게이트 사이가 매립되도록 상기 보호막 상에 상기 보호막과 식각 선택비를 갖는 제1 절연막을 형성하는 단계와, 상기 제1 절연막 상에 상기 제1 절연막보다 느린 식각율을 갖는 제2 절연막을 형성하는 단계와, 상기 보호막을 식각 저지막으로 상기 제1 및 제2 절연막을 식각하되, 상기 제1 및 제2 절연막 간의 식각율 차이를 이용하여 상기 제1 절연막을 등방성 식각하는 단계와, 상기 기판이 노출되도록 상기 보호막을 식각하여 컨택홀을 형성하는 단계와, 상기 컨택홀이 매립되도록 컨택 플러그를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 제1 및 제2 선택 트랜지스터 사이에 서로 직렬 연결된 복수의 메모리 셀로 이루어진 복수 개의 스트링을 포함하고, 이웃하는 스트링의 제2 선택 트랜지스터의 소스가 서로 공통으로 연결된 공통 소스 라인을 포함하는 비휘발성 메모리 소자의 제조방법에 있어서, 상기 메모리 셀 및 상기 선택 트랜지스터가 형성된 기판 상부에 상기 기판을 포함한 상기 메모리 셀 및 상기 선택 트랜지스터의 표면을 따라 보호막을 형성하는 단계와, 상기 보호막 상에 상기 보호막과 식각 선택비를 갖는 제1 절연막을 형성하는 단계와, 상기 제1 절연막 상에 상기 제1 절연막보다 느린 식각율을 갖는 제2 절 연막을 형성하는 단계와, 상기 보호막을 식각 저지막으로 상기 제1 및 제2 절연막을 식각하되, 상기 제1 및 제2 절연막 간의 식각율 차이를 이용하여 상기 제1 절연막을 등방성 식각하는 단계와, 상기 제2 선택 트랜지스터의 소스가 노출되도록 상기 보호막을 식각하여 컨택홀을 형성하는 단계와, 상기 컨택홀이 매립되도록 소스 콘택 플러그를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 3a 내지 도 3c는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(110) 상에 터널링 절연막(111), 플로팅 게이트(112), 유전체막(113) 및 컨트롤 게이트(114)를 포함하는 메모리 셀 게이트(117A)를 형성한다. 또한, 컨트롤 게이트(114) 상에는 보호막(미 도시)을 더 형성할 수 있는데, 이때 보호막은 질화막 계열, 예컨대 실리콘질화막(Si3N4)으로 형성한다.
터널링 절연막(111)은 산화막, 예컨대 실리콘산화막(SiO2)으로 형성하거나, 실리콘산화막을 형성한 후 N2 가스를 이용한 열처리 공정을 실시하여 실리콘산화막과 기판(110) 계면에 질화층을 더 형성할 수도 있다. 그 제조방법으로는 건식 산화, 습식 산화 공정 또는 라디컬 이온을 이용한 산화 공정을 이용할 수도 있으나, 특성 측면에서 라디컬 이온을 이용한 산화 공정 대신에 건식 산화, 습식 산화 공정으로 실시하는 것이 바람직하다. 또한, 터널링 절연막(111)은 50~100Å 정도의 두께로 형성할 수 있다.
플로팅 및 컨트롤 게이트(112, 114)는 도전성을 갖는 물질은 모두 사용가능하며, 예컨대 폴리실리콘, 전이 금속 또는 희토류 금속 중 선택된 어느 하나의 물질로 형성할 수 있다. 예컨대, 폴리실리콘막은 불순물이 도핑되지 않은 언-도프트(un-doped) 폴리실리콘막 또는 불순물이 도핑된 도프트(doped) 폴리실리콘막 모두 사용가능하며, 언-도프트 폴리실리콘막의 경우 후속 이온주입공정을 통해 별도로 불순물 이온을 주입한다. 이러한 폴리실리콘막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성하고, 이때 소스 가스로는 SiH4을 사용하며, 도핑 가스로는 PH3, PH3, BCl3 또는 B2H6 가스 사용한다. 전이 금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타 늄(Ti) 등을 사용하고, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용한다.
유전체막(113)은 산화막-질화막-산화막의 적층 구조로 형성하거나, 유전율이 실리콘산화막(SiO2)보다 높은 3.9 이상인 금속 산화물층, 예컨대 알루미늄산화막(Al2O3), 지르코늄산화막(ZrO2) 또는 하프늄산화막(HfO2) 중 선택된 어느 하나의 막으로 형성하거나, 또는 이들이 혼합된 혼합막 또는 이들의 적층막으로 형성할 수도 있다.
한편, 컨트롤 게이트(114)와 보호막 사이에는 비저항을 낮추기 위해 금속 질화물, 금속 실리사이드층 또는 이들이 적층된 적층막(115, 116)을 더 형성할 수도 있다. 예컨대, 금속 질화물으로는 티타늄질화막(TiN), 탄탈늄질화막(TaN), 텅스텐질화막(WN), 금속 실리사이드층으로는 티타늄실리사이드층(TiSi2), 텅스텐실리사이드층(Wsi) 등이 있다.
한편, 소스 선택 트랜지스터의 게이트(117B)는 메모리 셀 게이트(117A) 구조에서 유전체막(113)이 관통되어 플로팅 게이트(112)와 컨트롤 게이트(114)가 서로 접속된 구조를 갖는다.
이어서, 메모리 셀 게이트(117A)와 소스 선택 트랜지스터 게이트(117B)의 양측벽에 각각 스페이서(spacer, 118)를 형성한다. 이때, 스페이서(118)는 질화막, 예컨대 실리콘질화막(Si3N4)으로 형성할 수 있으며, 반도체 기판(110)의 단차면을 따라 질화막을 증착한 후 전면 식각공정, 예컨대 에치백(etch-back) 공정을 실시하여 형성한다.
이어서, 기판(110) 표면을 따라 보호막(119)을 형성할 수 있다. 이때, 보호막(119)은 게이트(117A, 117B)을 보호하는 동시에 후속 소스 콘택홀(124, 도 3b참조) 형성공정시 기판(110)을 보호하는 기능을 수행한다. 이러한 보호막(119)은 후속 공정을 통해 형성될 층간 절연막(120)과 서로 다른 식각 선택비를 갖는 물질로 형성한다. 예컨대, 질화막, 구체적으로는 실리콘질화막(Si3N4) 또는 실리콘산화질화막(SiON)으로 형성한다.
이어서, 보호막(119) 상에 층간절연막(120)(이하, 제1 층간절연막이라 함)을 형성한다. 이때, 제1 층간절연막(120)은 후속 소스 콘택홀(124) 형성공정시 등방성 식각되도록 후속 공정을 통해 형성되는 층간절연막(121)보다 빠른 식각률을 갖는 물질로 형성한다. 예컨대, 제1 층간절연막(120)은 산화막용 식각용액인 SC-1(Standard Cleaning-1(SC-1(NH4OH/H2O2/H2O 용액이 혼합된 용액), DHF(Diluted HF(HF와 DIW(DeIonized Water)가 혼합된 용액) 또는 BOE(Buffered Oxide Etchant(HF와 NH4F가 혼합된 용액) 용액에 높은 식각율을 갖고 등방성 식각되는 SOD(Spin On Dielectric) 물질, 더욱 구체적으로는 PSZ(polisilazane)막으로 형성한다.
이어서, 제1 층간절연막(120) 상에 동일 식각 조건하에서 제1 층간절연막(120)보다 느린 식각율을 갖는 층간절연막(121)(이하, 제2 층간절연막이라 함)을 형성한다. 예컨대, 제1 층간절연막(120)이 PSZ막으로 형성된 경우, 제2 층간절연막(121)은 HDP(High Density Plasma) 또는 TEOS(Tetra Ethyle Ortho Silicon)막으로 형성한다.
이어서, 도 3b에 도시된 바와 같이, 제2 층간절연막(121) 상에 감광막 패턴(122)을 형성한다. 여기서, 감광막 패턴(122)은 소스 컨택 플러그가 형성될 소스 컨택 영역을 정의하기 위한 소스 컨택 마스크로, 소스 컨택 영역을 오픈시키는 구조로 형성한다.
이어서, 감광막 패턴(122)을 식각 마스크로 이용한 식각공정(123)을 실시하여 제1 및 제2 층간절연막(120, 121)을 식각한다. 이때, 식각공정(123)은 습식식각공정으로 실시하되, 보호막(119)을 식각 저지막으로 사용하여 제1 층간 절연막(120)을 등방성 식각한다. 예컨대, 식각공정(123)은 DHF 용액 또는 BOE 용액을 사용한다.
또 다른 예로, 식각공정(123)은 플라즈마 에칭(plasma etching) 장비를 이용한 건식식각공정을 먼저 실시한 후, 습식식각공정을 실시할 수도 있다. 이 경우, 건식식각공정은 보호막(119)을 식각 저지막으로 사용하며, 제1 및 제2 층간절연막(120, 121)을 1차 식각한 후, 제1 및 제2 층간절연막(120, 121) 간의 높은 식각선택비를 이용한 습식식각공정을 추가로 실시하여 제1 층간절연막(120)에 대해 등방성 식각공정을 실시한다. 이때, 습식식각공정은 전술한 바와 같이 DHF 용액 또는 BOE 용액을 사용한다.
이어서, 건식식각공정을 실시하여 식각공정(123)시 식각 저지막으로 사용된 보호막(119)을 식각한다, 이로써, 소스 선택 트랜지스터 게이트(117B) 사이에 소스 컨택홀(124)이 형성된다.
이때, 소스 컨택홀(124)은 제2 층간절연막(121) 내에서의 폭이 제1 층간절연막(120) 내에서의 폭보다 작게 형성된다. 이는, 동일한 식각용액을 이용한 식각공정(123) 진행시 제1 층간절연막(120)이 제2 층간절연막(121)보다 빠른 습식식각율을 갖기 때문이다. 따라서, 소스 컨택홀(124)과, 소스 컨택홀(124)의 양쪽으로 존재하는 소스 선택 트랜지스터 게이트(117B) 간의 간격차가 제거될 수 있다. 이는 감광막 패턴(123) 형성시 포토 장비의 정렬 자유도 부족으로 인해 감광막 패턴(123)이 오정렬되어 형성되더라도 식각공정(123) 진행시 이웃하는 소스 선택 트랜지스터 게이트(117B) 사이의 제1 층간절연막(120)이 모두 식각되어 제거되기 때문이다.
이어서, 도 3c에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 감광막 패턴(122, 도 3b참조)을 제거한 후, 소스 컨택홀(124)이 완전히 매립되도록 제2 층간절연막(121) 상에 플러그 물질을 증착한다. 예컨대, 플러그 물질로는 도프트(doped) 폴리실리콘막, 텅스텐, 알루미늄 또는 구리 중 선택된 어느 하나의 물질을 이용한다.
이어서, 플러그 물질을 평탄화하여, 소스 컨택홀(124)에 매립된 소스 컨택 플러그(125)를 형성한다. 이때, 평탄화 공정은 에치백 공정 또는 CMP(Chemical Mechanical Polishing) 공정으로 실시한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기 한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 비휘발성 메모리 소자의 소스 컨택 플러그 형성방법에 대해 설명하였으나, 본 발명은 이에 한정되지 않고 드레인 컨택 플러그를 포함한 모든 컨택 플러그 형성시에도 적용할 수 있다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다마신(damacene) 공정으로 소스 콘택 플러그(공통 소스 라인) 형성공정시, 주형틀로 기능하는 복수의 층간절연막 중, 기판과 접하는 층간절연막을 동일 식각조건 하에서 빠르게 등방성식각되는 물질을 사용함으로써 소스 콘택 플러그의 양측으로 비대칭적으로 존재하는 절연막의 두께를 원천적으로 방지하여 스트링 간 균일한 정전용량을 유지할 수 있다. 나아가서는, 메모리 셀들의 문턱전압 산포를 감소시켜 대체적으로 균일한 문턱전압을 유지할 수 있다.

Claims (9)

  1. 복수의 게이트가 형성된 기판의 단차면을 따라 보호막을 형성하는 단계;
    상기 게이트 사이가 매립되도록 상기 보호막 상에 상기 보호막과 식각 선택비를 갖는 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 상기 제1 절연막보다 느린 식각율을 갖는 제2 절연막을 형성하는 단계;
    상기 보호막을 식각 저지막으로 상기 제1 및 제2 절연막을 식각하되, 상기 제1 및 제2 절연막 간의 식각율 차이를 이용하여 상기 제1 절연막을 등방성 식각하는 단계;
    상기 기판이 노출되도록 상기 보호막을 식각하여 컨택홀을 형성하는 단계; 및
    상기 컨택홀이 매립되도록 컨택 플러그를 형성하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  2. 제1 및 제2 선택 트랜지스터 사이에 서로 직렬 연결된 복수의 메모리 셀로 이루어진 복수 개의 스트링을 포함하고, 이웃하는 스트링의 제2 선택 트랜지스터의 소스가 서로 공통으로 연결된 공통 소스 라인을 포함하는 비휘발성 메모리 소자의 제조방법에 있어서,
    상기 메모리 셀 및 상기 선택 트랜지스터가 형성된 기판 상부에 상기 기판을 포함한 상기 메모리 셀 및 상기 선택 트랜지스터의 표면을 따라 보호막을 형성하는 단계;
    상기 보호막 상에 상기 보호막과 식각 선택비를 갖는 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 상기 제1 절연막보다 느린 식각율을 갖는 제2 절연막을 형성하는 단계;
    상기 보호막을 식각 저지막으로 상기 제1 및 제2 절연막을 식각하되, 상기 제1 및 제2 절연막 간의 식각율 차이를 이용하여 상기 제1 절연막을 등방성 식각하는 단계;
    상기 제2 선택 트랜지스터의 소스가 노출되도록 상기 보호막을 식각하여 컨택홀을 형성하는 단계; 및
    상기 컨택홀이 매립되도록 소스 콘택 플러그를 형성하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 등방성 식각하는 단계는 습식식각공정으로 실시하는 비휘발성 메모리 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 제1 절연막은 SOD(Spin On Dielectric)막으로 형성하고, 상기 제2 절연막은 HDP(High Density Plasma)막 또는 TEOS(Tetra Ethyle Ortho Silicon)막으로 형성하는 비휘발성 메모리 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 SOD막은 PSZ(polisilazane)막인 비휘발성 메모리 소자의 제조방법.
  6. 제 3 항에 있어서,
    상기 보호막은 질화막으로 형성하는 비휘발성 메모리 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 등방성 식각하는 단계는 DHF(Diluted HF) 용액 또는 BOE(Buffered Oxide Etchant) 용액을 사용하는 비휘발성 메모리 소자의 제조방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 보호막을 식각하는 단계는 건식식각공정으로 실시하는 비휘발성 메모리 소자의 제조방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 등방성 식각하는 단계는,
    상기 보호막을 식각 저지막으로 상기 제1 및 제2 절연막을 건식식각하는 단계; 및
    상기 보호막을 식각 저지막으로 상기 제1 및 제2 절연막을 습식식각하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
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