CN107994032B - 防止外围电路受损的方法及结构 - Google Patents
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Abstract
本发明公开了一种防止外围电路受损的方法，属于半导体技术领域。所述方法包括：提供已形成外围电路的衬底，在外围电路上形成第一保护层，并形成覆盖第一保护层及部分衬底上表面的隔离层；去除部分隔离层，露出所述部分衬底上表面，在剩余隔离层的上表面形成第二保护层；形成覆盖第二保护层、剩余隔离层的侧壁及露出的部分衬底上表面的第三保护层，并形成覆盖第三保护层的第四保护层；去除部分第三保护层和部分第四保护层形成保护垫。本发明中，通过形成保护垫，有效地避免了三维存储器形成过程中产生的氢离子和氧离子对靠近存储阵列的外围器件的损坏，从而保持了外围器件良好的性能，进而确保了三维存储器成品的良率。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种防止外围电路受损的方法及结构。
背景技术
三维存储器是一种基于平面存储器的新型产品，其主要特色是将平面结构转换为立体结构，来大大节省晶片面积，其主要包括外围电路(Periphery)和存储阵列(Core)两部分。现有的三维存储器的形成过程如图1至图4所示，通常包括：1)在衬底的外围区上形成外围电路，并在外围电路上沉积氮化硅(SiN)形成保护层；2)在保护层上进行氧化物填充并进行化学机械研磨(CMP)处理形成隔离层；3)在衬底的核心区上形成存储阵列；4)形成覆盖隔离层、部分衬底的上表面以及存储阵列的氧化物层；5)进行退火处理(Anneal Process)。其中，在步骤3)形成存储阵列的过程中应用到大量的氨气(NH3)、氧气(O2)、硅烷(CH4)等气体，其在高温的作用下，会产生大量的氢离子(H+)和氧离子(O2-)，因而在步骤5)中，产生的氢离子和氧离子会扩散到外围电路并侵入氮化硅保护层，如图5所示，从而对靠近存储阵列的外围电路器件的性能造成不良影响，例如器件漏电、关闭电流(Ioff)变大等，进而会影响三维存储成品的良率。
发明内容
为解决现有技术的不足，本发明提供一种防止外围电路受损的方法及结构。
一方面，本发明提供一种防止外围电路受损的方法，包括：
提供已形成外围电路的衬底，在所述外围电路上形成第一保护层，并形成覆盖所述第一保护层及部分衬底上表面的隔离层；
去除部分隔离层，露出所述部分衬底上表面，在剩余隔离层的上表面形成第二保护层；
形成覆盖所述第二保护层、所述剩余隔离层的侧壁及露出的所述部分衬底上表面的第三保护层，并形成覆盖所述第三保护层的第四保护层；
去除部分第三保护层和部分第四保护层形成保护垫。
可选地，采用高密度等离子体化学气相沉积法在所述第一保护层及部分衬底上表面上沉积二氧化硅并进行平坦化处理，形成隔离层；
可选地，采用高密度等离子体化学气相沉积法，或者将四乙氧基硅烷作为前驱反应物采用等离子体化学气象沉积法沉积二氧化硅，形成覆盖所述第二保护层、所述剩余隔离层的侧壁及露出的所述部分衬底上表面的隔离层。
可选地，采用干法刻蚀工艺去除部分隔离层，形成隔离层倾斜的侧壁，并露出所述部分衬底上表面。
可选地，采用炉管化学气相沉积法在剩余隔离层的上表面沉积氮化硅或者其他高选择性薄膜，形成第二保护层；
可选地，采用炉管化学气相沉积法在第三保护层上沉积氮化硅或者其他高选择性薄膜，形成第四保护层。
可选地，所述第二保护层的厚度、所述第三保护层的厚度及所述第四保护层的厚度均大于30纳米。
可选地，采用干法刻蚀工艺去除部分第三保护层和部分第四保护层，以露出第二保护层的上表面和部分衬底上表面，形成保护垫。
另一方面，本发明提供一种防止外围电路受损的结构，包括：
已形成外围电路的衬底；
形成于所述外围电路上的第一保护层，形成于所述第一保护层上的隔离层；
形成于所述隔离层上的保护垫。
可选地，所述隔离层含有倾斜的侧壁；
可选地，所述保护垫包括：形成于所述隔离层上表面的氮化硅层，形成于所述隔离层倾斜的侧壁上的二氧化硅层和形成于所述二氧化硅层上的氮化硅层。
本发明的优点在于：
本发明中，通过沉积工艺以及垫刻蚀工艺(Blanket Etch Process)形成由氧化物层和氮化硅层构成的保护垫，有效地避免了三维存储器形成过程中产生的氢离子和氧离子对靠近存储阵列的外围器件的损坏，从而保持了外围器件良好的性能，进而确保了三维存储器成品的良率。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
附图1至附图4为现有技术中三维存储器形成过程的结构变化示意图；
附图5为现有技术中氢离子和氧离子对外围电路损坏的示意图；
附图6为发明提供的一种防止外围电路受损的方法流程图；
附图7至附图10为本发明提供的一种防止外围电路受损的方法中的结构变化示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
实施例一
根据本发明的实施方式，提供一种防止外围电路受损的方法，如图6所示，包括：
提供已形成外围电路的衬底，在外围电路上形成第一保护层，并形成覆盖第一保护层及部分衬底上表面的隔离层；
去除部分隔离层，露出部分衬底上表面，在剩余隔离层的上表面形成第二保护层；
形成覆盖第二保护层、剩余隔离层的侧壁及露出的部分衬底上表面的第三保护层，并形成覆盖第三保护层的第四保护层；
去除部分第三保护层和部分第四保护层形成保护垫。
根据本发明的实施方式，外围电路包括：深N型阱(Deep N Well，简称DNW)、高压P型阱(High-Voltage P Well，简称HVPW)、低压P型阱(Low-Voltage P Well，简称LVPW)、高压N型阱(High-Voltage N Well，简称HVNW)、低压N型阱(Low-Voltage N Well，简称LVNW)、栅极结构等；需要指出地，附图仅示出了部分外围电路及存储阵列，其仅用于示例说明。
根据本发明的实施方式，附图7所示，采用化学气相沉积法(Chemical VaporDeposition，简称CVD)在外围电路上沉积氮化硅，形成第一保护层；采用高密度等离子体化学气相沉积法(High Density Plasma Chemical Vapor Deposition，简称HDPCVD)在第一保护层及部分衬底上表面上沉积二氧化硅并进行平坦化处理，形成隔离层；
根据本发明的实施方式，如图8所示，采用干法刻蚀(Dry Etch)工艺去除部分隔离层，形成隔离层倾斜的侧壁，并露出部分衬底上表面；采用炉管化学气相沉积法(Furnacetube Chemical Vapor Disposition，简称Fur CVD)在剩余隔离层的上表面沉积氮化硅或者其他高选择性薄膜，形成第二保护层。
在本实施例中，其他高选择性薄膜的成分，例如为氮氧化硅(SiON)或者其他新型材料等。
根据本发明的实施方式，如图9所示，采用高密度等离子体化学气相沉积法(HighDensity Plasma Chemical Vapor Deposition，简称HDPCVD)，或者将四乙氧基硅烷(TEOS)作为前驱反应物采用等离子体化学气象沉积法(Plasma Enhanced Chemical VaporDeposition，简称PECVD)沉积二氧化硅，形成覆盖第二保护层、剩余隔离层的侧壁及露出的部分衬底上表面的第三保护层；采用炉管化学气相沉积法(Furnace tube Chemical VaporDisposition，简称Fur CVD)在第三保护层上沉积氮化硅或者其他高选择性薄膜，形成第四保护层。
根据本发明的实施方式，第二保护层的厚度、第三保护层的厚度以及第四保护层的厚度均大于30纳米。
根据本发明的实施方式，如图10所示，采用干法刻蚀工艺(Dry Etch)去除部分第三保护层和部分第四保护层，以露出第二保护层的上表面和所述部分衬底上表面，形成保护垫。
本发明中，通过沉积工艺以及垫刻蚀工艺(Blanket Etch Process)形成由氧化物层和氮化硅层构成的保护垫，有效地避免了三维存储器形成过程中产生的氢离子和氧离子对靠近存储阵列的外围器件的损坏，从而保持了外围器件良好的性能，进而确保了三维存储器成品的良率。
实施例二
根据本发明的实施方式，提供一种防止外围电路受损的结构，包括：
已形成外围电路的衬底；
形成于外围电路上的第一保护层，形成于第一保护层上的隔离层；
形成于隔离层上的保护垫。
其中，第一保护层具体为氮化硅；隔离层具体为二氧化硅。
进一步地，在本实施例中，隔离层含有倾斜的侧壁；
对应地，保护垫包括：形成于隔离层上表面的氮化硅层，形成于隔离层倾斜的侧壁上的二氧化硅层和形成于该二氧化硅层上的氮化硅层。
本发明中，通过沉积工艺以及垫刻蚀工艺(Blanket Etch Process)形成由氧化物层和氮化硅层构成的保护垫，有效地避免了三维存储器形成过程中产生的氢离子和氧离子对靠近存储阵列的外围器件的损坏，从而保持了外围器件良好的性能，进而确保了三维存储器成品的良率。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (6)
1.一种防止外围电路受损的方法，其特征在于，包括：
提供已形成外围电路的衬底，在所述外围电路上形成第一保护层，并形成覆盖所述第一保护层及部分衬底上表面的隔离层；
去除部分隔离层，露出所述部分衬底上表面，在剩余隔离层的上表面形成第二保护层；
形成覆盖所述第二保护层、所述剩余隔离层的侧壁及露出的所述部分衬底上表面的第三保护层，并形成覆盖所述第三保护层的第四保护层；
去除部分第三保护层和部分第四保护层，以露出所述第二保护层的上表面和部分衬底上表面，形成保护垫。
2.根据权利要求1所述的方法，其特征在于，
采用高密度等离子体化学气相沉积法在所述第一保护层及部分衬底上表面上沉积二氧化硅并进行平坦化处理，形成隔离层；
采用高密度等离子体化学气相沉积法，或者将四乙氧基硅烷作为前驱反应物采用等离子体化学气象沉积法沉积二氧化硅，形成覆盖所述第二保护层、所述剩余隔离层的侧壁及露出的所述部分衬底上表面的第三保护层。
3.根据权利要求1所述的方法，其特征在于，采用干法刻蚀工艺去除部分隔离层，形成隔离层倾斜的侧壁，并露出所述部分衬底上表面。
4.根据权利要求1所述的方法，其特征在于，
采用炉管化学气相沉积法在剩余隔离层的上表面沉积氮化硅或者其他高选择性薄膜，形成第二保护层；
采用炉管化学气相沉积法在第三保护层上沉积氮化硅或者其他高选择性薄膜，形成第四保护层。
5.根据权利要求1所述的方法，其特征在于，所述第二保护层的厚度、所述第三保护层的厚度及所述第四保护层的厚度均大于30纳米。
6.一种防止外围电路受损的结构，其特征在于，包括：
已形成外围电路的衬底；
形成于所述外围电路上的第一保护层，形成于所述第一保护层上的隔离层；
形成于所述隔离层上的保护垫；
所述保护垫包括：形成于所述隔离层上表面的氮化硅层，形成于所述隔离层倾斜的侧壁上的二氧化硅层和形成于所述二氧化硅层上的氮化硅层。
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Legal Events
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| GR01 | Patent grant | ||
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