CN100461347C - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，其具备：在基底区域上形成含有硅氧化物作为主成分的第1绝缘膜的工序；使水附着在所述第1绝缘膜上的工序；在所述附着了水的第1绝缘膜上，形成含有含硅聚合物的聚合物溶液层的工序；由所述聚合物溶液层生成含有硅氧化物作为主成分的第2绝缘膜的工序，所述生成第2绝缘膜的工序，包括通过所述聚合物与所述第1绝缘膜上附着的水的反应来生成硅氧化物的工序。

Description

半导体器件及其制造方法
本申请基于并要求2005年6月7号申请的日本专利申请2005-166949号的优先权，其内容完全被引入作为参考。
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
伴随着半导体器件的微细化，用绝缘膜确实地填掩元件分离沟槽变得困难起来。针对这样的问题，提出了使用全氢化硅氮烷聚合物(以下，称为聚硅氮烷)的方法(例如，参考特开2003-258082号公报)。通过在涂布聚硅氮烷溶液后，进行烘烤处理、固化处理和密化处理等，来得到氧化硅膜(SiO2膜)。
另外，也考虑了使用由通过CVD(化学气相淀积)法形成的氧化硅膜(以下，为了方便，称作CVD氧化硅膜)，与由聚硅氮烷得到的氧化硅膜(以下，为了方便，称作聚硅氮烷氧化硅膜)形成的层叠膜。但是，在这种情况下，聚硅氮烷膜不能充分地转化成SiO2膜，因此产生了以下这样的问题。
聚硅氮烷氧化硅膜，与CVD氧化硅膜相比，蚀刻速度快。因此，当对CVD氧化硅膜与聚硅氮烷氧化硅膜形成的层叠膜进行蚀刻时，聚硅氮烷氧化硅膜的蚀刻快速进行，不能得到希望的蚀刻形状。这样，蚀刻的控制性很差，因此产生依赖于图案、蚀刻量出现不均匀的问题。
另外，聚硅氮烷氧化硅膜，由于在进行固化处理或密化处理这样的高温热处理时，膜收缩大，因而产生大的应力。因此，容易发生膜剥离，成为成品率下降的主要原因。
另外，聚硅氮烷溶液中含有的碳残留在膜内，给半导体器件的特性带来坏的影响。具体来说，在元件分离沟槽的侧面或底面，碳积存形成空间电荷，从而产生了晶体管的场反相电压的变化量(ΔVfb)发生大的改变的问题。
这样，在CVD氧化硅膜与聚硅氮烷氧化硅膜形成的层叠膜中，由于聚硅氮烷膜不能充分地转化成SiO2膜，所以存在蚀刻的控制性差的问题，或产生大的应力的问题。因此，很难形成特性、可靠性优异的绝缘膜。
发明内容
本发明的第1观点所涉及的半导体器件的制造方法包括下述工序，即，
在基底(underlying)区域上形成含有硅氧化物作为主成分的第1绝缘膜的工序；
使水附着在所述第1绝缘膜上的工序；
在所述附着了水的第1绝缘膜上，形成含有含硅聚合物的聚合物溶液层的工序；
由所述聚合物溶液层生成含有硅氧化物作为主成分的第2绝缘膜的工序；
所述生成第2绝缘膜的工序，包括通过所述聚合物与所述第1绝缘膜上附着的水进行反应来生成硅氧化物的工序。
本发明的第2观点所涉及的半导体器件，具有：
基底区域，
在所述基底区域上形成的含有硅氧化物作为主成分的第1绝缘膜，
在所述第1绝缘膜上形成的含有硅氧化物作为主成分的第2绝缘膜，
所述第2绝缘膜，在所述第1绝缘膜的附近，具有含有硅氧化物的粒状部。
附图说明
图1是模式地显示本发明的实施方式所涉及的半导体器件的构成的平面图。
图2是显示本发明的实施方式所涉及的半导体器件的等效电路的图。
图3是模式地显示本发明的实施方式所涉及的半导体器件的构成的剖面图。
图4是模式地显示本发明的实施方式所涉及的半导体器件的构成的剖面图。
图5是显示本发明的实施方式所涉及的半导体器件的构成的一部分的剖面图。
图6～图18是模式地显示本发明的实施方式所涉及的半导体器件的制造方法的剖面图。
图19是在硅晶片上形成的异物的电子显微镜照片。
图20A、图20B和图20C是显示对硅晶片表面区域的SEM-EDX分析结果的图。
图21是显示具有各种绝缘膜的MIS电容器的C-V特性的评价结果的图。
图22是显示由固化处理导致的膜收缩率的测定结果的图。
图23是显示对元件分离沟槽附近的蚀刻量的不均匀情况的评价结果的图。
图24和图25是模式地显示本发明实施方式所涉及的半导体器件的改变例的制造方法的剖面图。
具体实施方式
下面，参考附图来说明本发明的实施方式。在本实施方式中，以作为电可擦非易失半导体存储器(electrically erasable nonvolatilesemiconductor memory device)的NAND型快擦写存储器(flash memory)为例来进行说明。
图1是模式地显示本实施方式所涉及的NAND型快擦写存储器的大概构成的平面图(其中，位线没有图示)。图2是图1所示构成的等效电路图。
如图1和图2所示的那样，各NAND单元组件形成了在选择晶体管S1和S2之间设置有串联连接的存储单元M1～M8的构成。在选择晶体管S1和S2中连接有选择门线(select gate line)SG1和SG2，在存储单元M1～M8中连接有控制门线(字线)CG1～CG8。另外，在各选择晶体管S1中连接有位线BL1和BL2。另外，这里虽然示出的是存储单元数为8的情况，但是存储单元的数目不限定于8个。
图3是沿图1的A-A’的剖面图(字线方向的剖面图)，图4是沿图1的B-B’的剖面图(位线方向的剖面图)。
如图3和图4所示的那样，在硅基板(半导体基板)10上形成有选择晶体管S1和S2，以及存储单元M1～M8。
各存储单元M1～M8，具备在硅基板10上形成的隧道绝缘膜(第1栅绝缘膜)11，和由多晶硅膜12a和12b形成的浮栅电极膜(第1栅电极膜)12，和由ONO(氧化物/氮化物/氧化物)膜形成的电极间绝缘膜(第2栅绝缘膜)22，和控制栅电极膜(第2栅电极膜)23。各选择晶体管S1和S2，具备在硅基板10上形成的栅绝缘膜11，和由多晶硅膜12a、12b以及控制栅电极膜23形成的栅电极。在选择晶体管S1和S2以及存储单元M1～M8的侧壁上，形成侧壁衬垫(sidewall spacer)24。另外，在位线方向上相邻的存储单元之间，形成源极/漏极扩散层25。
在字线方向上相邻的NAND单元组件之间，形成含有硅氧化物作为主成分的元件分离绝缘部。该元件分离绝缘部，由通过CVD法形成的氧化硅膜(CVD氧化硅膜：第1绝缘膜)18、与由全氢化硅氮烷聚合物(聚硅氮烷)得到的氧化硅膜(聚硅氮烷氧化硅膜：第2绝缘膜)19b来形成。如图5所示的那样，在CVD氧化硅膜18与聚硅氮烷氧化硅膜19b的边界30的附近，聚硅氮烷氧化硅膜19b具有由硅氧化物形成的粒状部21。该粒状部21含有碳，且粒状部21的碳浓度比聚硅氮烷氧化硅膜19b的粒状部21以外的部分的碳浓度要高。换句话说，在聚硅氮烷氧化硅膜19b中，在CVD氧化硅膜18与聚硅氮烷氧化硅膜19b的边界附近部分的碳浓度，比其他部分的碳浓度高。
选择晶体管和存储单元等，被层间绝缘膜26所覆盖。另外，在硅基板10的表面区域，形成有高浓度扩散层27，在高浓度扩散层27中，以接触插头(contact plug)28为中介、连接有位线29。
以下，参考图6～图18来说明上述的NAND型快擦写存储器的制造方法。另外，图6～图18对应沿图1的A-A’的剖面。
首先，如图6所示的那样，在硅基板(半导体基板)10上，形成厚度为10nm左右的氧化硅膜(SiO2膜)来作为隧道绝缘膜11。接着，在隧道绝缘膜11上，形成总厚度为150nm左右的多晶硅膜12a和12b来作为浮栅电极膜12。进而，在多晶硅膜12b上，形成厚度为100nm左右的衬垫(pad)用氮化硅膜(Si3N4膜)14。之后，如图7所示那样，在氮化硅膜14上，形成掩模膜15。
接着，如图8所示的那样，对掩模膜15进行构图之后，使用已构图的掩模膜15作为掩模，通过RIE(活性离子蚀刻)法对氮化硅膜14、浮栅电极膜12、隧道绝缘膜11和硅基板10进行构图。由此，形成深度450nm左右的STI(浅沟槽分离)用的元件分离沟槽16。
另外，虽然没有图示，但是在图8的工序后，也可以利用通常的热氧化法将元件分离沟槽16的表面进行氧化，形成厚度为3nm左右的热氧化膜。利用该热氧化膜，可以保护隧道绝缘膜11的边缘暴露部。另外，也可以通过自由基氧化法，在元件分离沟槽16的表面上形成氧化膜。通过使用自由基氧化，可以形成不依赖于硅的平面取向(plane orientation)的均一的氧化膜。另外，也可以对氮化硅膜14的侧面进行略微氧化。
接着，如图9所示那样，在图8的工序中得到的基底(underlying)区域上，通过HDP(高密度等离子体)-CVD(化学气相淀积)法，来堆积CVD氧化硅膜(第1绝缘膜)18。此时，元件分离沟槽16不能被CVD氧化硅膜18完全填埋，而CVD氧化硅膜18具有基于元件分离沟槽16的凹部17。使得从硅基板10与隧道绝缘膜11的界面到凹部17的底面的高度，为例如80nm左右或其以上。
接着，如图10所示那样，使水附着在CVD氧化硅膜18的表面上，形成水层20。例如，如下述那样来形成水层20。首先，将具有如图9所示结构的基板放入冰箱中，维持冷却状态。例如，冷却温度设定为-5℃，冷却时间设定为15分钟或其以上。然后，将冷却的基板从冰箱中取出，使其从冷却状态中得以释放。例如，在将基板从冰箱取出后，在温度控制为20℃、湿度控制为60％的运载盒等中保持10分钟左右。由此，CVD氧化硅膜18的表面结露，形成水层20。另外，也可以通过使用了低温泵(cryopump)、液氮等的冷却板，来冷却基板。
接着，如图11所示那样，在附着有水的CVD氧化硅膜18上，形成全氢化硅氮烷聚合物溶液层(聚硅氮烷溶液层)19来作为含有含硅聚合物的聚合物溶液层。具体地，通过旋涂，将聚硅氮烷溶液涂布在CVD氧化硅膜18上，使得平坦面上的厚度为600nm。
接着，如图12所示那样，通过烘烤处理，使在聚硅氮烷溶液层19中含有的溶剂挥发，来形成全氢化硅氮烷聚合物膜(聚硅氮烷膜)19a。烘烤处理的条件，为例如在80～150℃下烘烤3分钟。CVD氧化硅膜18的凹部17被聚硅氮烷膜19a完全填埋。
进而，将形成有聚硅氮烷膜19a的基板在例如室温下放置1小时或其以上。其结果，在CVD氧化硅膜18与聚硅氮烷膜19a的边界30的附近，通过聚硅氮烷与水的反应而生成硅氧化物。即，由于聚硅氮烷与水极其容易发生反应，因此基于聚硅氮烷的自交联性，聚硅氮烷转化为硅氧化物(SiO2)。聚硅氮烷向硅氧化物的转化，从烘烤处理前就已经开始，但通过将基板维持在室温下，可以更进一步促进聚硅氮烷向硅氧化物的转化。另外，在聚硅氮烷膜19a中，作为溶剂的二丁基醚部分残留，但是由于二丁基醚是疏水性的，所以不与水混合。
当生成上述的硅氧化物时，在CVD氧化硅膜18与聚硅氮烷膜19a的边界30的附近，形成含有硅氧化物的粒状部。该粒状部捕获了在聚硅氮烷溶液层19的溶剂中含有的碳。即，一边捕获在聚硅氮烷溶液层19中含有的碳，一边生成粒状部。其结果，在CVD氧化硅膜18与聚硅氮烷膜19a的边界附近的区域，与其他的区域相比，碳浓度变高。以下，对上述现象进行说明。
如图19的SEM照片所示那样，当在硅基板上涂布聚硅氮烷溶液时，如果在硅基板表面上存在水，则在硅基板表面上形成凝胶状异物。
图20A、图20B和图20C是表示对图19所示的硅晶片的表面区域的SEM-EDX(EDX：Energy Dispersive X-ray Flourescenece Spectroscopy能量分散型荧光X射线分析法)进行分析的结果的图。图20A表示在异物位置(位置A)处的分析结果，图20B表示在异物附近(位置B)处的分析结果，图20C表示在异物远方(本底background)的分析结果。在图20A的异物位置处，与图20C比较，碳(C)的峰变得极大。另一方面，在图20B的异物附近，与图20C比较，碳(C)的峰变小。这表明，在捕获异物附近的碳的同时，形成异物。可以认为，基于这样的异物，形成含有硅氧化物的粒状部。
由上述可知，如果预先使水附着在CVD氧化硅膜的表面上，当由聚硅氮烷与水反应来生成粒状部时，可以捕获在聚硅氮烷溶液中含有的碳。即，可以在CVD氧化硅膜与聚硅氮烷膜的边界附近聚集碳。因此，可以防止由积存在元件分离沟槽的侧面、底面的碳形成空间电荷，使晶体管的场反相电压的变化量(ΔVfb)产生很大变动的问题。
图21是显示对各种MIS电容器的C-V特性的评价结果的图，所述电容器是在导电性硅基板上形成有绝缘膜，在绝缘膜上形成有多晶硅电极的电容器。试样A(比较例)和试样B(本实施方式)，是使用HDP-CVD氧化硅膜(厚度170nm)和聚硅氮烷氧化硅膜(厚度400nm)的层叠膜作为绝缘膜的情况。但是，试样量A是不对HDP-CVD氧化硅膜进行结露处理的情况，试样量B是对HDP-CVD氧化硅膜进行结露处理的情况。试样C是使用厚度为570nm的HDP-CVD氧化硅膜的单层膜作为绝缘膜的情况。如图21所示那样，可知本实施方式的试样(试样B)，与比较例的试样(试样A)相比，大幅度改善了平带电压的变化量ΔVfb和ΔVfb的不均，接近HDP-CVD氧化硅膜的单层膜(试样C)的特性。
另外，在硅基板的表面上形成HDP-CVD氧化硅膜、对HDP-CVD氧化硅膜进行结露处理后，制作出形成厚度为600nm的聚硅氮烷氧化硅膜的试样。对于该试样，进行SIMS(二次离子质谱)分析。其结果，确认了在HDP-CVD氧化硅膜与聚硅氮烷氧化硅膜的界面处，具有在现有产品中不能看到的碳峰。
从以上可知，通过向CVD氧化硅膜表面进行水的附着处理(结露处理)，可以在CVD氧化硅膜与聚硅氮烷氧化硅膜的边界处有效地聚集碳。
在图12的工序后，如图13所示那样，进行固化处理。通过该固化处理，聚硅氮烷膜19a变化为聚硅氮烷氧化硅膜19b。具体地，在水蒸气气氛下进行高温热处理。通过该热处理，发生
(SiH2NH)n+2nO→nSiO2+nNH3
这样的反应。即，聚硅氮烷与由水蒸气(H2O+O2)的分解所产生的氧(O)进行反应，生成SiO2(硅氧化物：二氧化硅)和NH3(氨)。另外，元件区域的表面被氮化硅膜14所覆盖，因此没有被氧化。
在上述的固化处理中，聚硅氮烷向硅氧化物的转化，除了从聚硅氮烷膜19a的表面侧进行之外，由于预先对CVD氧化硅膜18的表面进行了结露处理，因此也从CVD氧化硅膜18与聚硅氮烷膜19a的边界侧进行。因此，可以使聚硅氮烷充分地转化为硅氧化物。例如，通过在温度为850℃的水蒸气气氛中，进行30分钟左右的燃烧氧化，可以使聚硅氮烷充分地转化为硅氧化物。
图22是显示由固化处理导致的膜收缩率的测定结果的图。在现有技术的方法(无结露处理)中，由固化处理导致的膜收缩率为10％左右，与此相对，在本实施方式的方法(有结露处理)中，由固化处理导致的膜收缩率为5～6％左右。在不进行结露处理的现有方法中，在聚硅氮烷膜中存在的聚硅氮烷的低分子成分在固化处理时容易挥发，所以膜收缩率变大。可以认为，在本实施方式的方法中，由于水的存在而使得在固化处理前进行聚硅氮烷的交联反应，所以在固化处理时聚硅氮烷的低分子成分变为不易脱离的状态。这样，由固化处理导致的膜收缩率小，因此，与现有技术相比，可以缓和固化处理时的应力，能够防止膜的脱落等。
另外，在本实施方式中，如前面所述的那样，由于水的存在，形成含有硅氧化物的粒状部。因此，通过该粒状部可以吸收膜收缩时的应力。因此，在这一点上，也可以缓和固化处理时的应力。进而，也可以在进行固化处理后，利用粒状部来缓和内部应力，防止膜的脱落等。
图23是通过盒形图(box plot)来表示利用氢氟酸(HF)类的蚀刻液对进行了固化处理的试样、进行湿蚀刻时的元件分离沟槽附近的蚀刻量的不均匀情况的图。可知与现有技术的方法(无结露处理)相比，本实施方式的方法(有结露处理)可以大幅度降低蚀刻量的不均。在本实施方式的方法中，在进行固化处理时，从聚硅氮烷膜的上侧和下侧的两方进行氧化。因此，聚硅氮烷同样地转化为硅氧化物，降低了蚀刻量的不均。
在图13的工序后，如图14所示那样，对进行了固化处理的聚硅氮烷氧化硅膜19b进行密化处理。例如，通过在氧化性气体气氛或惰性气体气氛中，在850℃左右进行的热处理，释放出在聚硅氮烷氧化硅膜19b中残留的NH3、H2O，得到密度更高的氧化硅膜。另外，CVD氧化硅膜18也同时被密化。此时，元件区域的表面被氮化硅膜14所覆盖，所以不能被氧化。另外，密化处理可以使用通常的炉来进行，或者也可以通过RTA(快速加热退火)来进行。在使用RTA的情况下，例如在900℃进行20秒左右的热处理。
另外，在上述的固化处理、密化处理中，一般不可以在超过850℃的温度下进行长时间的热处理。这是因为，如果在这样的条件下进行热处理，则在隧道氧化膜的端部会形成鸟嘴(bird’s beak)。即，将聚硅氮烷转化为硅氧化物时的热处理温度是有限制的。因此，在现有的方法中，不能使聚硅氮烷膜充分地变化为氧化硅膜，与CVD氧化硅膜18相比，聚硅氮烷氧化硅膜19b的蚀刻速度变大。在本实施方式的方法中，由于从聚硅氮烷膜的上侧和下侧的两方进行氧化，因此能够将聚硅氮烷膜充分地转化为硅氧化物膜，可以使聚硅氮烷氧化硅膜19b的蚀刻速度接近于CVD氧化硅膜18的蚀刻速度。
另外，在将聚硅氮烷膜转化为硅氧化物膜时，一般地，氧化剂的侵入深度依赖于元件分离沟槽的槽宽度的不同而产生变化。在现有的方法中，由于仅从聚硅氮烷膜的上侧进行氧化，因此元件分离沟槽内的绝缘膜的膜质具有图案宽度依赖性。在本实施方式的方法中，由于从聚硅氮烷膜的上侧和下侧的两方进行氧化，因此可以在元件分离沟槽内形成不依赖于图案宽度的均质的绝缘膜。
在图14的工序后，如图15所示那样，利用CMP(化学机械抛光)将CVD氧化硅膜18和聚硅氮烷氧化硅膜19b平坦化。在CMP中，氮化硅膜14作为阻挡物(stopper)发挥功能。通过使用以胶体二氧化硅作为基质的磨料来进行CMP，可以将氮化硅膜14的抛光速度相对于CVD氧化硅膜18和聚硅氮烷氧化硅膜19b的抛光速度的比设定在50或其以上。
接着，如图16所示那样，利用氢氟酸(HF)类的蚀刻液，来进行CVD氧化硅膜18和聚硅氮烷氧化硅膜19b的蚀刻。
如已经叙述的那样，在现有的方法中，由于不能使聚硅氮烷膜充分地转化为氧化硅膜，因此与CVD氧化硅膜18相比，聚硅氮烷氧化硅膜19b的蚀刻速度变大。因此，存在不能进行均一的蚀刻处理，沿元件分离沟槽的侧壁残留CVD氧化硅膜18这样的问题，或者存在产生蚀刻深度不均的问题。
在本实施方式的方法中，可以将聚硅氮烷膜充分地转化为氧化硅膜，可以使聚硅氮烷氧化硅膜19b的蚀刻速度接近于CVD氧化硅膜18的蚀刻速度。例如，可以使蚀刻速度比为1.5或其以下。因此，能够进行均一的蚀刻处理，可以在元件分离沟槽内、以希望的均一的高度来残留CVD氧化硅膜18和聚硅氮烷氧化硅膜19b。
接着，如图17所示那样，使用热磷酸作为蚀刻液，来除去氮化硅膜14。
接着，如图18所示那样，在浮栅电极膜12的表面，以及由CVD氧化硅膜18和聚硅氮烷氧化硅膜19b形成的元件分离部的表面上，形成由ONO膜形成的电极间绝缘膜22。接着，在电极间绝缘膜22上，形成控制栅电极膜23。进而，沿元件分离沟槽的延伸方向和垂直的方向，将隧道绝缘膜11、浮栅电极膜12、电极间绝缘膜22和控制栅电极膜23进行构图。由此，得到由隧道绝缘膜11、浮栅电极膜12、电极间绝缘膜22和控制栅电极膜23形成的栅结构。进而，在形成源·漏扩散层(没有图示)后，形成层间绝缘膜26。
在非易失存储单元的情况下，基于隧道绝缘膜11的电容C1，与基于电极间绝缘膜22的电容C2的电容比(耦合比)是重要的。如图18所示那样，由于电极间绝缘膜22形成于浮栅电极膜12的上面和侧面，因此为了提高电容C2的准确度，正确控制元件分离绝缘部上面的高度是重要的。如已经叙述的那样，通过使用本实施方式的方法，可以正确控制元件分离绝缘部分上面的高度，因此可以减少电容比的不均。
其后的工序没有图示，但是进行了接点、配线的形成等，形成了NAND型快擦写存储器。
如以上所述那样，通过本实施方式，使水附着在CVD氧化硅膜(第1绝缘膜)上，在附着了水的CVD氧化硅膜上形成聚硅氮烷溶液层。因此，当生成聚硅氮烷氧化硅膜(第2绝缘膜)时，不仅从上层侧，而且也从下层侧生成硅氧化物。其结果，可以将聚硅氮烷充分地转化成硅氧化物，可以形成有少量不均匀的、均质的聚硅氮烷氧化硅膜。因此，可以使聚硅氮烷氧化硅膜的蚀刻速度接近于CVD氧化硅膜的蚀刻速度，因此当在元件分离沟槽中形成元件分离部时，可以正确地控制元件分离部上面的高度。
另外，根据本实施方式，通过在CVD氧化硅膜上附着的水与在聚硅氮烷溶液层中含有的聚硅氮烷的反应，在进行固化处理等的高温热处理前，已经在CVD氧化硅膜与聚硅氮烷膜的边界附近形成了硅氧化物。因此，可以减少固化处理等的高温热处理时的膜收缩，缓和在聚硅氮烷膜转化成氧化硅膜时的应力。另外，在本实施方式中，利用在CVD氧化硅膜上附着的水的存在，在CVD氧化硅膜的附近形成含有硅氧化物的粒状部。利用该粒状部，能够吸收膜收缩时的应力，因此，可以缓和固化处理等的高温热处理时的应力。进而，即使在进行固化处理和密化处理后，也可以利用粒状部来缓和在CVD氧化硅膜与聚硅氮烷氧化硅膜的边界附近的内部应力。因此，根据本实施方式，可以防止由于应力引起的膜的脱落等。
另外，根据本实施方式，聚硅氮烷溶液层中含有的碳被捕获到含有硅氧化物的粒状部中。因此，在CVD氧化硅膜与聚硅氮烷氧化硅膜的边界附近，可以聚集碳。因此，可以防止所谓在CVD氧化硅膜与基底区域的边界处积存碳的问题，可以抑制碳给半导体器件带来的坏的影响。
另外，在上述的实施方式中，在CVD氧化硅膜上形成聚硅氮烷溶液层的工序为1次，但也可以进行多次的聚硅氮烷溶液层的形成工序。以下，参考图24和图25来说明进行多次的聚硅氮烷溶液层的形成工序时的方法。
首先，如图24所示那样，在图12的烘烤处理或放置处理后，将聚硅氮烷膜19a的上部分蚀刻除去。之后，与上述的实施方式同样，使水附着在CVD氧化硅膜18和聚硅氮烷膜19a的层叠膜的表面上，进而，在附着了水的层叠膜上形成聚硅氮烷溶液层41。
接着，如图25所示那样，与上述的实施方式同样，对于聚硅氮烷溶液层41进行烘烤处理，使溶剂挥发，形成第2层的聚硅氮烷膜(没有图示)。之后，通过对第1层的聚硅氮烷膜19a和第2层的聚硅氮烷膜进行固化处理和密化处理，可以得到第1层的聚硅氮烷氧化硅膜19b和第2层的聚硅氮烷氧化硅膜(没有图示)。在该情况下，利用与上述实施方式同样的原理，在第2层的聚硅氮烷氧化硅膜，与CVD氧化硅膜18和第1层的聚硅氮烷氧化硅膜19b的层叠膜的边界附近形成粒状部。在该粒状部中含有硅氧化物，所述硅氧化物捕获了在第1层的聚硅氮烷膜19a中含有的碳。即，在第2层的聚硅氮烷氧化硅膜与层叠膜的边界附近，可以聚集在第1层的聚硅氮烷膜19a中含有的碳。
之后，通过对第2层的聚硅氮烷氧化硅膜、第1层的聚硅氮烷氧化硅膜19b和CVD氧化硅膜18进行蚀刻，可以得到如图25所示那样的结构。即，通过该蚀刻处理，第2层的聚硅氮烷氧化硅膜完全被除去，CVD氧化硅膜18和第1层的聚硅氮烷氧化硅膜19b的层叠膜的上部分被除去。其结果是，在第2层的聚硅氮烷氧化硅膜与层叠膜的边界附近形成的、捕获了碳的硅氧化物也同时被除去。
这样，根据上述的方法，在第2层的聚硅氮烷氧化硅膜与层叠膜的边界附近，可以聚集第1层的聚硅氮烷膜19a中所含有的碳。因此，可以使在第1层的聚硅氮烷膜19a中含有的碳远离硅基板的表面，从而可以抑制碳给半导体器件带来的坏的影响。进而，通过除去捕获了碳的硅氧化物，可以进一步抑制给半导体器件带来的坏的影响。
在上述的方法中，是在使第1层的聚硅氮烷膜19a变化成聚硅氮烷氧化硅膜之前，进行水的附着处理的，但是也可以在使第1层的聚硅氮烷膜19a变化成聚硅氮烷氧化硅膜19b(参考图13和图14)之后，来进行水的附着处理。水的附着处理，也可以在对聚硅氮烷膜19a的固化处理后进行，或者也可以在密化处理后进行。在该情况下，也可以利用与上述方法同样的原理，在第2层的聚硅氮烷氧化硅膜，与CVD氧化硅膜18和第1层的聚硅氮烷氧化硅膜19b的层叠膜的边界附近，聚集第1层的聚硅氮烷氧化硅膜中所含有的碳。因此，与上述的方法同样，可以抑制碳给半导体器件带来的坏的影响。
另外，在上述的实施方式中，是对在元件分离沟槽内形成CVD氧化硅膜与聚硅氮烷氧化硅膜的层叠膜的情况来进行说明的，但对于元件分离沟槽以外的区域，上述实施方式的方法仍可以适用。例如，在具有凹凸的基底区域上形成层间绝缘膜这样的情况下，通过使用上述的方法来形成层间绝缘膜，可以形成已充分地转化为硅氧化物的均质的层间绝缘膜。
另外，在上述的实施方式中，是按照直接使水附着在CVD氧化硅膜18的表面上那样来进行的，但是也可以在CVD氧化硅膜18上形成薄的、如BPSG膜那样的吸水性高的氧化膜，然后使水附着在形成有该薄氧化膜的CVD氧化硅膜18上。
另外，在上述的实施方式中，作为含有硅的聚合物，是以聚硅氮烷为例来进行说明的，但只要是通过热处理可以转化为硅氧化物、并且与水容易反应而生成硅氧化物的这样的聚合物，都可以使用与上述实施方式同样的方法。
其他的优点和修饰对本领域技术人员来说是很容易想到的。因此，在更广的范围下，本发明不限定于这里所示和描述的具体细节和代表性的实施例。因而，在不违背所附权利要求及其等同物所限定的总发明构思的主旨的范围内，可以对本发明进行各种的修改。

Claims (20)

1.一种半导体器件的制造方法，其特征在于，具备：
在基底区域上形成含有硅氧化物作为主成分的第1绝缘膜的工序；
使水附着在所述第1绝缘膜上的工序；
在所述附着了水的第1绝缘膜上，形成含有含硅聚合物的聚合物溶液层的工序；
由所述聚合物溶液层生成含有硅氧化物作为主成分的第2绝缘膜的工序；
所述生成第2绝缘膜的工序，包括通过所述聚合物与所述第1绝缘膜上附着的水的反应来生成硅氧化物的工序。
2.如权利要求1所述的方法，其特征在于，所述基底区域具有沟槽，所述第1绝缘膜具有基于所述沟槽的凹部，所述第2绝缘膜填埋所述凹部。
3.如权利要求2所述的方法，其特征在于，所述沟槽为元件分离沟槽。
4.如权利要求3所述的方法，其特征在于，所述元件分离沟槽，是通过将半导体基板、在所述半导体基板上形成的第1栅绝缘膜和在所述第1栅绝缘膜上形成的第1栅电极膜进行构图而形成的。
5.如权利要求4所述的方法，其特征在于，进一步具备：
对所述第1绝缘膜和第2绝缘膜进行蚀刻，在所述元件分离沟槽内形成元件分离绝缘部的工序；
在所述第1栅电极膜和所述元件分离绝缘部上，形成第2栅绝缘膜的工序；
在所述第2栅绝缘膜上形成第2栅电极膜的工序。
6.如权利要求1所述的方法，其特征在于，所述生成硅氧化物的工序，包括通过所述聚合物与所述第1绝缘膜上附着的水的反应，在所述第2绝缘膜中所述第1绝缘膜的附近生成含有硅氧化物的粒状部的工序。
7.如权利要求6所述的方法，其特征在于，在所述粒状部中捕获有在所述聚合物溶液层中含有的碳。
8.如权利要求1所述的方法，其特征在于，
所述第2绝缘膜，具有在所述第1绝缘膜的边界附近的第1部分，和所述第1部分以外的第2部分，
所述第1部分的碳浓度比所述第2部分的碳浓度高。
9.如权利要求1所述的方法，其特征在于，
所述使水附着在第1绝缘膜上的工序，包括将所述第1绝缘膜维持在冷却状态下的工序，和将所述第1绝缘膜从冷却状态下释放出来的工序。
10.如权利要求1所述的方法，其特征在于，
所述生成第2绝缘膜的工序，包括使在所述聚合物溶液层中含有的溶剂挥发来形成聚合物膜的工序，和对上述聚合物膜实施热处理的工序。
11.如权利要求1所述的方法，其特征在于，进一步具备对所述第1绝缘膜和第2绝缘膜进行蚀刻的工序。
12.如权利要求1所述的方法，其特征在于，进一步具备：
使水附着在所述第2绝缘膜上的工序；
在所述附着有水的第2绝缘膜上，形成含有含硅聚合物的追加的聚合物溶液层的工序；
利用所述追加的聚合物溶液层中所含有的聚合物，与所述第2绝缘膜上附着的水的反应，来生成已捕获了在所述第2绝缘膜中含有的碳的硅氧化物的工序。
13.如权利要求1所述的方法，其特征在于，
所述生成第2绝缘膜的工序，包括：
使在所述聚合物溶液层中含有的溶剂挥发，形成聚合物膜的工序；
使水附着在所述聚合物膜上的工序；
在所述附着了水的聚合物膜上，形成含有含硅聚合物的追加的聚合物溶液层的工序；
利用所述追加的聚合物溶液层中所含有的聚合物，与所述聚合物膜上附着的水的反应，来生成已捕获了在所述聚合物膜中含有的碳的硅氧化物的工序。
14.如权利要求1所述的方法，其特征在于，所述含有硅的聚合物为全氢化硅氮烷聚合物。
15.一种半导体器件，其特征在于，具有：
基底区域；
第1绝缘膜，其形成在所述基底区域上、含有硅氧化物作为主成分；
第2绝缘膜，其形成在所述第1绝缘膜上、含有硅氧化物作为主成分，
所述第2绝缘膜，在所述第2绝缘膜中所述第1绝缘膜的附近具有含有硅氧化物的粒状部。
16.如权利要求15所述的半导体器件，其特征在于，所述粒状部含有碳。
17.如权利要求16所述的半导体器件，其特征在于，
所述粒状部的碳浓度，比所述第2绝缘膜的所述粒状部以外的部分的碳浓度高。
18.如权利要求15所述的半导体器件，其特征在于，
所述基底区域具有沟槽，
所述第1绝缘膜具有基于所述槽的凹部，
所述第2绝缘膜填埋所述的凹部。
19.如权利要求18所述的半导体器件，其特征在于，
所述基底区域，包含半导体基板、在所述半导体基板上形成的第1栅绝缘膜和在所述第1栅绝缘膜上形成的第1栅电极膜的图案，
所述沟槽，是被所述半导体基板、第1栅绝缘膜和第1栅电极膜的图案规定的元件分离沟槽，
在所述元件分离槽内形成有由所述第1绝缘膜和第2绝缘膜形成的元件分离绝缘部。
20.如权利要求19所述的半导体器件，其特征在于，进一步具备：
在所述第1栅电极膜和所述元件分离绝缘部上形成的第2栅绝缘膜、
和在所述第2栅绝缘膜上形成的第2栅电极膜。
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