JP4018596B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の形成方法、ＰＭＤ膜の形成方法、およびパッシベーション膜の形成方法に関する。
【０００２】
【従来の技術】
最近の半導体装置の素子分離には、ＳＴＩ構造が広く用いられている。これは、半導体基板の素子分離領域に溝を形成し、この溝に素子分離絶縁膜となるシリコン酸化（ＳｉＯ2）膜などを埋め込む方法である。半導体装置の微細化に伴なって溝のアスペクト比が大きくなり、従来のオゾン（Ｏ3）−ＴＥＯＳ ＣＶＤ−ＳｉＯ2膜やＨＤＰ−ＴＥＯＳ ＣＶＤ−ＳｉＯ2膜では、ＳＴＩの溝の中に、空孔やシームを発生させずに埋め込むことが困難になってきている。
【０００３】
このため、１００ｎｍ世代以降では、塗布型溶液を用いてＳＴＩ溝に素子分離絶縁膜を埋め込む方法が提案されている（例えば、非特許文献１、特許文献１参照。）。
【０００４】
この方法においては、まず、図１４（ａ）に示すように、シリコン基板１００上にＳｉＯ2膜１０１を形成し、その上にマスク部材としてのＳｉ3Ｎ4膜１０２を積層形成する。その後、通常の露光技術とＲＩＥ（Ｒｅａｃｔｉｖｅ ＩｏｎＥｔｃｈｉｎｇ）法によるドライエッチング技術とを用いて、Ｓｉ3Ｎ4膜１０２、ＳｉＯ2膜１０１、およびシリコン基板１００を順次加工する。これによって、シリコン基板１００にＳＴＩ素子分離用のＳＴＩ溝１０３を形成する。ＳＴＩ溝のサイズは、例えば幅１００ｎｍ、深さ３００ｎｍ程度である。
【０００５】
次に、図１４（ｂ）に示すように、ＳＴＩ溝１０３が完全に埋まるようにＳｉ3Ｎ4膜１０２の全面に、過水素化シラザン重合体（(ＳｉＨ2ＮＨ)n）溶液を、例えばスピンコーティング法により６００ｎｍ程度の膜厚で塗布する。これを、２００℃以下、例えば１５０℃程度で３分程度のベーキングすることにより溶媒を揮発させて、ポリシラザン（Ｐｏｌｙｓｉｌａｚａｎｅ：以下ＰＳＺと記す）膜１０５を形成する。
【０００６】
ＰＳＺ膜１０５は、３５０℃以上６００℃以下程度の水蒸気を含む雰囲気で６０分程度熱処理することによって、図１５（ｃ）に示すように、ＳｉＯ2膜１０６に変換する。
【０００７】
その後、図１５（ｄ）に示すように、酸化性雰囲気または窒素等の不活性ガス雰囲気中、９００℃程度で３０分程度の熱処理を行なう。ＳｉＯ2膜１０６に残留しているＮＨ3やＨ2Ｏは放出されて、ＳｉＯ2膜１０６より密度の高い緻密なＳｉＯ2膜１０７が形成される。
【０００８】
次に、Ｓｉ3Ｎ4膜１０２上のＳｉＯ2膜１０７を、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により選択的に除去して、図１６（ｅ）に示すようにＳｉ3Ｎ4膜１０２の表面を露出する。この結果、表面のみを露出した形状で、各ＳＴＩ溝１０３の中にＳｉＯ2膜１０７が形成される。
【０００９】
さらに、Ｓｉ3Ｎ4膜１０２およびＳｉＯ2膜１０１を順次除去して、図１６（ｆ）に示すようにシリコン基板１００の表面を露出させる。以上により、ＳＴＩ溝１０３内にＳｉＯ2膜１０７を埋め込んだＳＴＩ構造が形成される。
【００１０】
この方法では、溝幅１μｍ以上のＳＴＩ溝中に存在するＰＳＺ膜１０５は、後の工程で十分にＳｉＯ2膜１０７に変換される。しかしながら、溝幅１００ｎｍ程度以下のＳＴＩ溝１０３においては、溝内の一部のＰＳＺ膜１０５ａは、図１６（ｅ）に示すようにＳｉＯ2に十分に変換されない。こうして、未変換ＰＳＺ部分１０５ａが生じる。この未変換ＰＳＺ部分１０５ａは、ウェットエッチングレートが早いため、特にＳＴＩコーナー部における窪み（ｄｉｖｏｔ）の抑制が困難である。また、ＳＴＩの絶縁膜の高さを制御することも難しく、所望形状のＳＴＩ構造を実現するのが困難であった。
【００１１】
溝幅１００ｎｍ程度以下のＳＴＩ溝１０３内のＰＳＺ膜１０５においては、図１５（ｃ）に示したように、溝底部近傍のＰＳＺ膜１０５ａをＳｉＯ2膜１０６に変換するために必要なＨ2Ｏおよび酸素（Ｏ2）が十分に供給されないことによる。
【００１２】
ＳＴＩ溝幅が広いものから１００ｎｍ程度の狭いＳＴＩ溝幅まで均一にＳＴＩ溝中のＰＳＺ膜がＳｉＯ2膜に変換されるような製造方法が求められていた。
【００１３】
また、ＰＭＤ膜としてＰ−ＴＥＯＳ ＳｉＯ2等が従来用いられてきたが、ＰＭＤ膜には次のような特性が求められる。ゲート電極などの下地段差を平坦化できること、６００℃以下の低温で平坦化可能なことである。さらに、膜のウェットエッチングレートが熱酸化膜にできるだけ近いこと、すなわち、コンタクト形成時のＳｉ表面の露出の際、ウェットエッチング処理によるコンタクト側面の異常エッチングによる段差を防ぐことである。
【００１４】
低温ＰＭＤの候補のひとつとして、例えばＳＯＧなどの塗布型の膜が挙げられる。ＳＯＧ塗布膜は、ＳｉＯ2膜やＳｉ3Ｎ4膜などの層間絶縁膜を介してゲート電極の段差の上に塗布法を用いて形成される。下地段差の密な領域では平坦な膜が得られるが、段差が疎な領域では平坦にすることができなかった。また、従来のＳＯＧ膜では、ＳＯＧ中の溶媒を除去する際に膜の大きな体積収縮が生じて、厚い領域でＳＯＧ膜が割れるという問題があった。さらにＳＯＧ膜は、熱処理を施してＳｉＯ2膜に変化させても、ウェットエッチングレートが熱酸化膜の２倍以上もある。このため、ウェットエッチング時にコンタクト側面に段差が生じるといった問題もあった。
【００１５】
パッシベーション膜においても、カバレッジに優れるとともにプラズマダメージのないＳｉＯ2膜を実現するのは困難であった。図１７を参照して、従来用いられているＰ−ＴＥＯＳ ＳｉＯ2膜とＰ−ＳｉＮ膜との２層構造のパッシベーション膜について説明する。まず、図１７（ａ）に示すように、配線２０２を有する層間絶縁膜２０１の上に、例えばＨＤＰを用いたプラズマ（Ｐ）ＳｉＯ2膜２０３を堆積する。Ｐ−ＳｉＯ2膜２０３はカバレッジが悪いため配線２０２上では厚く堆積され、配線間では薄く堆積される。しかも、Ｐ−ＳｉＯ2膜２０３は透湿性が高いため、図１７（ｂ）に示すように透湿性の低いＰ−ＳｉＮ膜２０４がその上に堆積される。このＰ−ＳｉＮ膜２０４もカバレッジが悪いため、図１７（ｂ）に示すように配線２０２上では厚く形成される。低い透湿性を確保するためには１００ｎｍ以上の膜厚が必要とされることから、配線２０２上のＰ−ＳｉＮ膜２０４の膜厚は厚くなる。このため、図１７（ｃ）に示すようにヴィアホール２０５を開孔する領域の膜厚が厚く、ヴィアホール２０５のアスペクトが大きくなって開孔が困難になる。
【００１６】
また、従来のＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）の場合も、図１８（ａ）に示すように、配線層２０２に起因した段差を埋め込むために膜厚を厚くする必要がある。このため、図１８（ｂ）に示すように、ヴィアホール２０５のアスペクトが大きくなってしまうという問題があった。
【００１７】
【非特許文献１】
Void Free and Low Stress Shallow Trench Isolation Technology using P-SOG for sub 0.1μm Device (J.H.Heo et al., 2002 Symposium on VLSI Technology Digest of Technological Papers, pp.132〜133, 2002)
【００１８】
【特許文献１】
米国特許第６，１９１，００２号公報
【００１９】
【発明が解決しようとする課題】
上述したように従来の方法では、１００ｎｍ程度以下のＳＴＩ溝幅中に窪み（ｄｉｖｏｔ）が発生したり、ＳＴＩ溝幅により埋め込み高さが変動するため、所望のＳＴＩ構造を実現するのが困難であった。また、ＰＭＤ膜においては、低温での平坦化と酸化膜と同等のウェットエッチングレートとを同時に達成することが難しい。さらに、パッシベーション膜においても、カバレッジに優れ、プラズマダメージのないＳｉＯ2膜は得られていない。
【００２０】
本発明は、溝幅に拘わらず、素子分離溝内に埋め込まれる絶縁膜の窪み、高さの変動などによる素子分離構造の形状劣化を低減できる半導体装置の製造方法を提供することを目的する。
【００２１】
また本発明は、酸化膜と同等のウェットエッチングレートを有する平坦なＰＭＤ膜を、低温で成膜可能な半導体装置の製造方法を提供することを目的とする。
【００２２】
さらに本発明は、カバレッジに優れ、プラズマダメージのないＳｉＯ2からなるパッシベーション膜を形成可能な半導体装置の製造方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】
本発明の一態様にかかる半導体装置の製造方法は、半導体基板にマスク部材を用いて素子分離用溝を形成する工程、
前記半導体基板上に過水素化シラザン重合体からなる第１の膜を塗布法により形成し、前記素子分離用溝内に第１の膜を埋め込む工程、
前記第１の膜に含まれる溶媒を揮発させて、前記第１の膜をポリシラザンからなる第２の膜に変換する工程、
前記マスク部材上の第２の膜をＣＭＰにより除去して前記マスク部材の表面を露出し、前記素子分離用溝内に第２の膜を選択的に残置する工程、および
前記素子分離用溝内に埋め込まれた第２の膜を、水蒸気を含む雰囲気中で燃焼酸化処理することにより前記第２の膜を酸化シリコン膜に変化させる工程
を具備することを特徴とする。
【００２４】
本発明の他の態様にかかる半導体装置の製造方法は、半導体基板にマスク部材を用いて素子分離用溝を形成する工程、
過水素化シラザン重合体溶液を塗布法により前記半導体基板上に塗布して、前記素子分離用溝内に過水素化シラザン重合体を含む塗布膜を埋め込む工程、
前記塗布膜を熱処理して溶媒を揮発させ、前記塗布膜をポリシラザン膜に変換する工程、
前記マスク部材上の前記ポリシラザン膜をＣＭＰにより除去して前記マスク部材の表面を露出し、前記ポリシラザン膜を前記素子分離用溝内に選択的に残置する工程、および
前記ポリシラザン膜を熱処理して、酸化シリコン膜を形成する工程
を具備することを特徴とする。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
【００２７】
（第１の実施形態）
まず、図１および図２を参照して、本発明の第１の実施形態に係る方法により製造される半導体装置を説明する。ここで示す半導体装置は、ＳＴＩ素子分離構造を用いたＭＯＳトランジスタであり、図１にその平面図を示す。図２は、図１のＡ−Ａ線に沿った断面図である。図１および図２においては、メタル配線部上の配線層およびパッシベーション層が図示されておらず、図１においては、層間絶縁膜が図示されていない。
【００２８】
本実施形態に係るＭＯＳトランジスタは、例えば次のような方法により製造することができる。まず、シリコン基板等の半導体基板１０に、各素子を電気的に分離するためにＳＴＩ構造の素子分離領域１１を形成する。素子分離領域１１は、各種溝幅で形成することができる。素子分離領域に囲まれたシリコン基板１０の素子形成領域１２には、ソース領域１３およびドレイン領域１４を形成し、このソース／ドレイン領域間にゲート酸化膜１５を介してゲート電極１６を形成する。ゲート電極上には層間絶縁膜１７を形成して、コンタクトホール１８を開口する。このコンタクトホール１８内に導体を充填し、メタル配線１９に接続されたソース電極２０およびドレイン電極２１を形成する。さらに、多層配線層、パッシベーション膜、およびパッドなどを形成して、ＭＯＳトランジスタが完成する。
【００２９】
図３乃至図５を参照して、第１の実施形態に係る半導体装置の製造方法を説明する。これらの図面は、図１の点線部に対応した１００ｎｍ程度以下の狭いＳＴＩ領域を示している。
【００３０】
まず、図３（ａ）に示すように、シリコン基板等の半導体基板３０の表面にシリコン酸化膜（以下ＳｉＯ2膜と記す）３１を４ｎｍ程度の膜厚で形成する。その上に、ＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、窒化シリコン膜（以下Ｓｉ3Ｎ4膜と記す）３２を膜厚２００ｎｍ程度の膜厚で形成する。このＳｉ3Ｎ4膜３２は、マスク部材として作用する。その後、露光技術およびＲＩＥ法によるドライエッチング技術を用いて、Ｓｉ3Ｎ4膜３２、ＳｉＯ2膜３１、およびシリコン基板３０を順次加工する。これによって、ＳＴＩ素子分離のための素子分離溝としてのＳＴＩ溝３３をシリコン基板３０に形成する。ＳＴＩ溝３３のサイズは、例えば幅１００ｎｍ、深さ３００ｎｍ程度とすることができる。素子分離のための溝であるので、種々の幅の溝をシリコン基板上に形成することができる。
【００３１】
Ｓｉ3Ｎ4膜上にＳｉＯ2膜（図示せず）を積層し、このＳｉＯ2膜をシリコン基板３０のエッチングマスク部材として用いてもよい。
【００３２】
次に、熱酸化法を用いてシリコン基板３０を酸化し、ＳＴＩ溝３３側面に膜厚３ｎｍ程度の熱酸化膜３４を形成する。酸素ラジカルを用いた場合には、シリコン（Ｓｉ）の面方位に依存しない均一な高品質の酸化シリコン膜を、ＳＴＩ溝３３の側面に形成することができる。酸化工程においては、ＩＳＳＧ（Ｉｎ−Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）法を用いて、Ｓｉ3Ｎ4膜３２の側面を僅かに酸化しておいてもよい。
【００３３】
その後、いわゆるプルバック（Ｐｕｌｌｂａｃｋ）法を用いてＳｉ3Ｎ4膜３２の溝幅を１０ｎｍ程度広げる。この工程には、例えばホット燐酸などを用いることができる。この際、ＳｉＯ2膜３１とＳｉ3Ｎ4膜３２との選択比が２以上確保できるような等方性エッチングを用いることが望ましい。
【００３４】
加工後のＳｉ3Ｎ4膜３２の全面には、図３（ｂ）に示すように、ＳＴＩ溝３３が完全に埋まるように塗布型溶液を塗布する。例えば、Ｓｉ3Ｎ4膜３２上で膜厚６００ｎｍ程度になるように塗布膜を形成する。塗布膜は、例えば次のような方法により形成することができる。まず、スピンコーティング法を用いて過水素化シラザン重合体（（ＳｉＨ2ＮＨ）n）溶液をＳｉ3Ｎ4膜３２の全面に塗布する。次いで、２００℃以下の温度、例えば１５０℃程度で３分程度のベーキングを行なって溶媒を揮発させる。これによって、ポリシラザン（ＰＳＺ）膜３５が形成される。
【００３５】
Ｓｉ3Ｎ4膜３２の膜厚は、堆積当初の２００ｎｍから１９０ｎｍ程度に減少しているので、ＰＳＺ膜３５の表面からＳＴＩ溝３３の底部までの距離は、１１００ｎｍ程度となる。ＰＳＺ膜３５の埋め込み特性は良好であり、１００ｎｍ程度の狭いＳＴＩ溝３３に対しても空孔を発生することなく、埋め込めることが確認された。
【００３６】
次に、Ｓｉ3Ｎ4膜３２上のＰＳＺ膜３５を、例えばＣＭＰ法により選択的に除去して、図４（ｃ）に示すようにＳｉ3Ｎ4膜３２表面を露出させる。この結果、表面のみを露出した形状でＳＴＩ溝３３の中にＰＳＺ膜３５が形成される。この形状が、本発明の実施形態にとって重要なポイントである。
【００３７】
ＰＳＺ膜３５は軟弱であるので、ＣＭＰにおいては、通常よりも粒径の大きな柔らかい研磨材（スラリー）が用いられる。また、荷重を調整して研磨速度を制御することが望まれる。ＣＭＰ加工によって、ＳＴＩ溝３３底からＰＳＺ膜３５表面までの距離ｔは、４８０ｎｍ程度と非常に短くなる。
【００３８】
すなわち、ＳＴＩ溝３３底からＰＳＺ膜３５表面までの距離ｔは、従来の方法におけるマスク上の領域の膜厚に相当することになる。あるいは、距離ｔは、十分に広いＳＴＩ溝幅部におけるＰＳＺ膜の膜厚程度に相当するともいえる。ＣＭＰに先立って、水蒸気を含む雰囲気で２００℃以上４５０℃以下の温度で６０分程度熱処理してもよい。これによって、ＰＳＺ膜３５のＣＭＰに対する膜強度を高めて、耐ＣＭＰ化処理を施すことができる。なお、５００℃を越える温度で６００ｎｍ以上の膜厚のＰＳＺ膜を熱処理すると、膜収縮（ｓｈｒｉｎｋ）が起こり、膜全体がＳｉＯ2膜に変化しきれない。このため、熱処理温度は、３５０℃以上４５０℃以下とすることがより好ましい。
【００３９】
次に、図４（ｄ）に示すように、ＰＳＺ膜が５００ｎｍより薄くなった段階で水蒸気雰囲気中において、例えば８００℃の燃焼酸化（以下、ＢＯＸ酸化と称する）を３０分程度行なうことによって、ＰＳＺ膜３５は完全にＳｉＯ2膜３６に変化する。水蒸気雰囲気は、水と酸素とを供給することにより形成することができる。この際の反応は、以下の化学式（１）で表わされる。
【００４０】
ＳｉＨ2ＮＨ ＋ ２Ｏ → ＳｉＯ2 ＋ ＮＨ3 ・・・（１）
水蒸気（Ｈ2Ｏ）の分解により酸素Ｏが生じ、ＰＳＺ膜３５は酸素と反応して、ＳｉＯ2とＮＨ3（アンモニアガス）とが生成する。こうして、ＰＳＺ膜３５はＳｉＯ2膜３６に変化する。素子形成領域はＳｉ3Ｎ4膜３２に覆われているので、シリコン基板３０の表面は酸化されない。
【００４１】
この化学反応は、ＳＴＩ溝３３表面に露出しているＰＳＺ膜３５の表面から進行する。
【００４２】
８００℃で３０分間程度ＢＯＸ酸化を行なうことによって、ＰＳＺ膜３５におけるＳｉ−Ｎ結合はＳｉ−Ｏ結合へと変換される。その結果、ＳＴＩ溝３３に埋め込まれたＰＳＺ膜３５を、溝底まで完全にＳｉＯ2膜３６へ変換することができ、変換効率が向上する。
【００４３】
ＢＯＸ酸化工程においては、Ｓｉ−Ｏ結合への変換効率をさらに向上させるために、２段階ＢＯＸ酸化法を用いてもよい。この場合には、まず、水蒸気を含む雰囲気中、２００〜４５０℃の比較的低温で３０〜６０分程度保持する。２００℃未満の場合には、Ｓｉ−Ｎ結合を十分にＳｉ−Ｏ結合に変換することが困難となり、一方、４５０℃を越えると、ＰＳＺ膜３５の収縮（ｓｈｒｉｎｋ）を引き起こすおそれがある。この際の温度は、好ましくは３５０〜４５０℃である。その後、水蒸気雰囲気のまま４５０〜１０００℃、好ましくは８００℃程度の高温まで昇温して、さらに３０分程度の熱処理を行なう。４５０℃未満の場合には、ＰＳＺ膜を十分にＳｉＯ2膜に変換することが困難となる。一方、１０００℃を越えると結晶に欠陥が生じるおそれがある。
【００４４】
２段階のＢＯＸ酸化法は、ＰＳＺ膜のＳｉＯ2膜への変換に特に有効である。ＳｉＯ2膜への変換が始まる温度（例えば４００℃程度の温度）で、一定の時間保持することが重要である。高温側へ連続して昇温させると、変換が十分に進行する前にＰＳＺ膜の収縮が起こり、ＳｉＯ2膜への変換が進みにくくなる傾向がある。また、ＰＳＺ膜をＳｉＯ2膜に効率よく変換するために、水素燃焼酸化による高濃度の水蒸気を用いて水蒸気雰囲気を形成することが望まれる。
【００４５】
次に、図５（ｅ）に示すように、酸化性雰囲気または窒素等の不活性ガス雰囲気中、８００℃〜１１００℃、例えば９００℃程度で３０分程度の熱処理を行なう。この熱処理によって、ＳｉＯ2膜３６に残留しているＮＨ3やＨ2Ｏが放出されて、ＳｉＯ2膜３６が緻密化する。その結果、ＳｉＯ2膜３６より密度の高いＳｉＯ2膜３７が得られ、膜のリーク電流を低減することができる。８００℃未満の場合には、こうした効果を十分に得ることができない。一方、１０００℃を越えると、結晶欠陥を発生させるおそれがある。酸素雰囲気中であれば、膜中の炭素（Ｃ）等の不純物濃度を低減することができる。また、リーク電流や膜とシリコン基板との界面における固定電荷が低減される。一方、窒素ガス等の不活性ガス雰囲気で行なうと、ＳＴＩ溝３３中のシリコン側面の酸化を抑えることができる。この場合には、素子幅の減少（すなわちＳＴＩ幅の増加）を抑えることができる。
【００４６】
緻密化処理中も、素子形成領域はＳｉ3Ｎ4膜３２で覆われているため、シリコン基板３０の表面は酸化性雰囲気においても酸化されることがない。ＳｉＯ2膜３６の緻密化処理には、通常の炉による熱処理以外にＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｅａｌｉｎｇ）やＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）を用いてもよい。ＲＴＡの場合は、より高温、例えば９５０℃で２０秒程度の熱処理を行なうことができる。
【００４７】
次に、Ｓｉ3Ｎ4膜３２およびＳｉＯ2膜３１を除去して、図５（ｆ）に示すようにシリコン基板３０の表面を露出させる。ＳｉＯ2膜３７は、緩衝化フッ酸（バッファードＨＦ）によるウェットエッチングレートが、熱酸化膜の１．４倍程度である。ＢＯＸ酸化直後のＳｉＯ2膜３６のウェットエッチングレートは、熱酸化膜の２〜２．５倍であったので、ＳｉＯ2膜３７の熱酸化膜に対するウェットエッチングレートは低減されたことになる。このため、ＳｉＯ2膜３１を除去する際にも、ＳＴＩ溝３３上部のＳｉＯ2膜３７が過剰にエッチングされることがない。その結果、図示するように、シリコン基板３０表面より上部にわずかに突出したＳｉＯ2膜３８が埋め込まれたＳＴＩ構造が得られる。
【００４８】
この後、犠牲酸化膜の形成、チャネルイオン注入、犠牲酸化膜除去、ゲート絶縁膜の形成、ゲート電極の形成、ソース／ドレイン拡散層の形成、層間絶縁膜の形成、コンタクト形成、配線層の形成、パッシベーション膜の形成、パッド形成などを経てＭＯＳトランジスタが完成する。
【００４９】
第１の実施形態にかかる半導体装置の製造方法によれば、ＰＳＺ膜を用いて窪みや高さの変動など形状劣化のないＳＴＩ構造を有する半導体装置を形成することができる。特に、マスク部材上のＰＳＺ膜を除去してＰＳＺ膜をＳＴＩ溝内に選択的に残置し、ＳＴＩ溝底部からのＰＳＺ膜表面までの距離を低減した後に、ＢＯＸ酸化によりＰＳＺ膜をＳｉＯ2膜に変換している。このため、溝幅が１００ｎｍ程度以下の狭いＳＴＩ溝においても、ＳＴＩ溝内のＰＳＺ膜を完全にＳｉＯ2膜に変換することができる。したがって、劣化が低減された形状の素子分離構造をＳＴＩ溝内に形成することができる。
【００５０】
また、ＰＳＺ膜を薄膜化することによって、ＳＴＩ溝中におけるＰＳＺ膜のＳｉＯ2膜への変換効率が向上するとともに、ＳｉＯ2膜の緻密化が促進される。その結果、熱酸化膜に対するエッチングレートを十分に低減することができる。また、ＳＴＩ形成後のプロセスで繰り返されるシリコン基板表面の酸化工程や酸化膜除去などの工程においても、良好な形状のＳＴＩ構造を維持して素子分離が実現できる。さらに、リーク電流の低減やＳＴＩ溝底における固定電荷が低減され、製品の歩留まりを向上することができる。
【００５１】
（第２の実施形態）
図６を参照して、第２の実施形態に係る半導体装置の製造方法を説明する。本実施の形態は、ＳｉＯ2膜の緻密化工程のみが第１の実施形態とは異なる。図３（ａ）のＳＴＩ溝３３形成から、図４（ｄ）で示されるＰＳＺ膜のＳｉＯ2膜３６への変換までの工程は実施形態１と同様である。したがって、第１の実施形態と異なる工程のみを以下に説明する。
【００５２】
本実施の形態では、図６（ａ）に示すように、ＳｉＯ2膜３６を緻密なＳｉＯ2膜３７に変換させる前に、マスク部材としてのＳｉ3Ｎ4膜３２を除去する。すなわち、ＳｉＯ2膜３６の側面も露出させた後、酸化性雰囲気または不活性ガス雰囲気中で緻密化処理を行なって、緻密なＳｉＯ2膜３７ｂを形成する。ＳｉＯ2膜３６の側面からもＮＨ3やＨ2Ｏが放出されるため、ＳｉＯ2膜の緻密化が促進される。
【００５３】
その結果、ＳｉＯ2膜３１を除去する際には、ＳｉＯ2膜３７ｂは過剰にエッチングされることがなく、図６（ｂ）に示すように所望の形状で埋め込まれたＳＴＩ構造３８ｂが得られる。
【００５４】
第２の実施形態にかかる半導体装置の製造方法によっても、ＰＳＺ膜を用いてＳＴＩ溝に埋め込み良好な形状のＳＴＩ構造を形成することができる。特に、ＰＳＺ膜を薄膜化してＳｉＯ2膜に変換した後、ＳｉＯ2膜の側面を露出させて緻密化処理が行なわれる。これにより、１００ｎｍ程度以下とＳＴＩ溝幅が狭い領域においても、ＳｉＯ2膜の側面の領域からもＳｉＯ2膜の緻密化が促進される。その結果、熱酸化膜に対するエッチングレートが十分に低減される。こうして、ＳＴＩ構造の形成後のプロセスにおいても、良好な形状のＳＴＩ構造を維持することができ、製品の歩留まりを向上することができる。
【００５５】
以上、塗布型絶縁膜としてＰＳＺ膜を用いて説明したが、塗布後に熱処理を施して絶縁膜に変化し得る他の塗布膜を用いることもできる。
【００５６】
また、素子分離用溝あるいは配線部のような段差を有する半導体基板上に、ＳＴＰ法によりＰＳＺ膜のような誘電体膜を形成してもよい。ここで、図７を参照してＳＴＰ法について説明する。
【００５７】
まず、図７（ａ）に、ベースフィルム４０上に誘電体膜４１を剥離可能に塗布形成する。誘電体膜４１としては、例えば上述したようなＰＳＺ膜を用いることができる。この誘電体膜４１を、配線部からなる段差４３を有するシリコン基板４２の表面に、図７（ｂ）に示すように熱をかけながら圧着する。配線部上には、絶縁膜（図示せず）が段差を反映して形成されていてもよい。また、シリコン基板４２における段差は、素子分離用溝あるいは電極に起因するものでもよい。その後、図７（ｃ）に示すようにベースフィルム４０を剥離する。これによって、図７（ｄ）に示すように、平坦な表面をもって段差４３上に埋め込まれた誘電体膜４１を形成することができる。段差４３上における誘電体膜４１の厚みは、ベースフィルム４０上に形成する誘電体膜の厚みによって任意に制御することができる。
【００５８】
図８乃至図９を参照して、第３の実施形態に係る半導体装置の製造方法を説明する。これらの図面は、図１の点線部に対応した１００ｎｍ程度以下の狭いＳＴＩ領域３３ａと、ＳＴＩ幅が１００ｎｍより大きい領域３３ｂとの２つのＳＴＩ領域を示している。
【００５９】
まず、図８（ａ）に示すように、シリコン基板等の半導体基板３０の表面にＳｉＯ2膜３１を介してマスク部材としてのＳｉ3Ｎ4膜３２を形成し、ＳＴＩ溝３３をシリコン基板３０に形成する。ここでは、実施形態１においてすでに説明したような手法により、同様の膜厚で各膜を形成することができる。また、ＳＴＩ溝３３も、実施形態１の場合と同様の幅や深さで、同様の方法により形成することができる。
【００６０】
さらに、実施形態１と同様の手法によりＳＴＩ溝３３ａ，３３ｂの側面に熱酸化膜３４を形成した後、Ｓｉ3Ｎ4膜３２を選択的に１０ｎｍ程度横方向に後退させる。
【００６１】
次に、ＳＴＰ法を用いて、図８（ｂ）に示すようにＳＴＩ溝３３に誘電体膜３５を平坦に埋め込む。例えば、Ｓｉ3Ｎ4膜３２上で１００ｎｍ程度の膜厚になるようにＰＳＺ膜３５を堆積する。なお、ＰＳＺ膜は、ベースフィルムに塗布する塗布装置において１５０℃程度で３分程度のベーキングを行なって、溶媒を揮発させておく。
【００６２】
Ｓｉ3Ｎ4膜３２の膜厚は、堆積当初の２００ｎｍから１９０ｎｍ程度に減少しているので、ＰＳＺ膜３５の表面からＳＴＩ溝の溝底までの距離は、５９０ｎｍ程度となる。ＳＴＰ法による埋め込み特性は良好であり、１００ｎｍ程度の細いＳＴＩ溝幅への空孔なしで埋め込むことができる。また、ＳＴＩ幅が広い領域へも同時に平坦に埋め込むことができる。
【００６３】
ＳＴＰ法によりＰＳＺ膜を堆積することによって、ＳＴＩ溝３３底からＰＳＺ膜３５表面までの距離Ｄは、５９０ｎｍ程度と非常に短い距離となる。すなわち、ＳＴＩ溝３３底からＰＳＺ膜３５表面までの距離Ｄは、従来の方法におけるマスク上の領域の膜厚に相当することになる。あるいは、距離Ｄは、十分に広いＳＴＩ溝幅部におけるＰＳＺ膜の膜厚程度に相当するともいえる。
【００６４】
次に、図８（ｃ）に示すように、水蒸気雰囲気中で、例えば８００℃のＢＯＸ酸化を３０分程度行なうことによって、ＰＳＺ膜３５はＳｉＯ2膜３６に変換する。ここでの反応は、すでに説明した化学式（１）によって表わされる。
【００６５】
８００℃で３０分間程度のＢＯＸ酸化を行なうことによって、ＰＳＺ膜３５におけるＳｉ−Ｎ結合はＳｉ−Ｏ結合へと変換される。その結果、ＳＴＩ溝３３に埋め込まれたＰＳＺ膜３５を、溝底まで完全にＳｉＯ2膜３６へ変換することができる。
【００６６】
すでに説明したように、２段階ＢＯＸ酸化法を用いることによって、Ｓｉ−Ｏ結合への変換効率をさらに向上させることができる。この場合には、まず、第１ステップとして水蒸気を含む雰囲気中、２００℃〜４５０℃で３０分〜６０分程度保持する。この際の温度は、好ましくは３５０℃〜４５０℃である。その後、第２ステップとして水蒸気雰囲気を維持しつつ４５０℃〜１０００℃、好ましくは７００℃〜８００℃の高温まで昇温して、さらに３０分程度の熱処理を行なう。これによって、ＰＳＺ膜中に残留しているカーボン（Ｃ）などの不純物を取り除くこともできる。
【００６７】
２段階のＢＯＸ酸化法は、ＰＳＺ膜のＳｉＯ2膜への変換に特に有効である。ＳｉＯ2膜への変換が始まる温度（例えば４００℃程度の温度）で、一定の時間保持することが重要である。高温側へ一気に昇温させると、Ｓｉ−Ｏ結合への変換が十分に進行する前にＰＳＺ膜の収縮が起こり、ＳｉＯ2膜への変換が進みにくくなる。ＰＳＺ膜をＳｉＯ2膜に効率よく変換するために、水素燃焼酸化による高濃度の水蒸気を用いて水蒸気雰囲気を形成することが望まれる。雰囲気における水分濃度は、８０％以上であることが好ましい。
【００６８】
次に、図９（ｄ）に示すように、酸化性雰囲気、または窒素等の不活性ガス雰囲気中、８００〜１０００℃、例えば９００℃程度で３０分程度の熱処理を行なう。この熱処理によって、ＳｉＯ2膜３６中に残留しているＮＨ3やＨ2Ｏが放出されて、ＳｉＯ2膜３６が緻密化する。その結果、ＳｉＯ2膜３６より密度の高いＳｉＯ2膜３７が得られ、膜のリーク電流を低減することができる。酸素雰囲気中であれば、膜中の炭素（Ｃ）等の不純物濃度をさらに低減することができる。また、リーク電流や膜とシリコン基板との界面における固定電荷が低減される。一方、窒素ガス等の不活性ガス雰囲気中で行なうと、ＳＴＩ溝３３中のシリコン側面の酸化を抑えることができる。この場合には、素子幅の減少（すなわちＳＴＩ幅の増加）を抑えることができる。
【００６９】
緻密化処理中も、素子形成領域はＳｉ3Ｎ4膜３２で覆われているため、シリコン基板３０の表面は酸化性雰囲気中で酸化されることはない。すでに説明したように、ＲＴＡやＲＴＯによりＳｉＯ2膜３６の緻密化処理を行なうこともできる。
【００７０】
さらに、ＳＴＩの高さを調整するため、図９（ｅ）に示すように、ＳｉＯ2膜３７をエッチバックしてＳＴＩ溝部にＳｉＯ2膜３７を形成する。エッチバックは、ドライ・エッチング、ウェット・エッチング、または全面ＣＭＰとウェットエッチングとの組み合わせ等により行なうことができる。ＳＴＩの高さは、後の工程でのウェットエッチングの回数によって決定される。例えば、ＳｉＯ2膜３２のエッチング、チャネルイオン注入時の犠牲酸化膜エッチング等、エッチング工程の回数によってＳＴＩ高さを調整することができる。ここでは、ＳｉＯ2膜３７の表面がシリコン基板３０の表面から４０ｎｍ程度になるように、ＳＴＩ高さを調整した。
【００７１】
次に、Ｓｉ3Ｎ4膜３２およびＳｉＯ2膜３１を除去して、図９（ｆ）に示すようにシリコン基板３０の表面を露出させる。ＳｉＯ2膜３７は、緩衝化フッ酸（バッファードＨＦ）によるウェットエッチングレートが、熱酸化膜の１．４倍程度である。ＢＯＸ酸化直後のＳｉＯ2膜３６のウェットエッチングレートは、熱酸化膜の２〜２．５倍であったので、ＳｉＯ2膜３７の熱酸化膜に対するウェットエッチングレートは低減されたことになる。このため、ＳｉＯ2膜３１を除去する際にも、ＳＴＩ溝３３上部のＳｉＯ2膜３７が過剰にエッチングされることがない。その結果、図示するように、シリコン基板３０表面より上部にわずかに突出したＳｉＯ2膜３８が埋め込まれたＳＴＩ構造が得られる。
【００７２】
この後、犠牲酸化膜の形成、チャネルイオン注入、犠牲酸化膜除去、ゲート絶縁膜の形成、ゲート電極の形成、ソース／ドレイン拡散層の形成、層間絶縁膜の形成、コンタクト形成、配線層の形成、パッシベーション膜の形成、パッド形成などを経てＭＯＳトランジスタが完成する。
【００７３】
第３の実施形態にかかる半導体装置の製造方法によれば、ＰＳＺ膜を用いて窪みや高さの変動など形状劣化のないＳＴＩ構造を有する半導体装置を形成することができる。特に、ＳＴＩ幅が１μｍ以上の広い溝幅のみならず、ＳＴＩ溝幅が１００ｎｍ程度以下の狭い溝幅においても、ＰＳＺ膜をウェーハ全面に薄く均一に成膜することができる。このため、ＳＴＩ溝内のＰＳＺ膜を完全にＳｉＯ2膜に変換できる。したがって、ＳＴＩ溝幅によらずＳＴＩ溝内に形状劣化のない素子分離構造が実現できる。
【００７４】
また、ＰＳＺ膜を薄膜化することによって、ＳＴＩ溝中のおけるＰＳＺ膜のＳｉＯ2膜への変換効率が向上するとともに、ＳｉＯ2膜の緻密化が促進される。その結果、熱酸化膜に対するエッチングレートを十分に低減することができる。また、ＳＴＩ形成後のプロセスで繰り返されるシリコン基板表面の酸化工程や酸化膜除去などの工程においても、良好な形状のＳＴＩ構造を維持して素子分離が実現できる。さらに、リーク電流の低減やＳＴＩ溝底における固定電荷が低減され、製品の歩留まりを向上することができる。
【００７５】
（第４の実施形態）
図１０を参照して、第４の実施形態に係る半導体装置の製造方法を説明する。本実施の形態は、ＳｉＯ2膜の緻密化工程のみが第３の実施形態とは異なる。図８（ａ）のＳＴＩ溝３３形成から、図８（ｃ）で示されるＰＳＺ膜のＳｉＯ2膜３６への変換までの工程は実施形態３と同様である。したがって、第３の実施形態と異なる工程のみを以下に説明する。
【００７６】
本実施の形態では、図１０（ａ）に示すように、ＳｉＯ2膜３６を緻密なＳｉＯ2膜３７に変換させる前に、マスク部材としてのＳｉ3Ｎ4膜３２を除去する。すなわち、ＳｉＯ2膜３６の側面も露出させた後、酸化性雰囲気または不活性ガス雰囲気中で緻密化処理を行なって、緻密なＳｉＯ2膜３７ｂを形成する。ＳｉＯ2膜３６の側面からもＮＨ3やＨ2Ｏが効率よく放出されるため、ＳｉＯ2膜の緻密化が促進される。
【００７７】
このため、ＳｉＯ2膜３１を除去する際には、ＳｉＯ2膜３７ｂは過剰にエッチングされることがなく、図１０（ｂ）に示すように所望の形状で埋め込まれたＳＴＩ構造３８ｂが得られる。
【００７８】
第４の実施形態にかかる半導体装置の製造方法によっても、ＰＳＺ膜を用いてＳＴＩ溝に埋め込み良好な形状のＳＴＩ構造を形成することができる。特に、ＰＳＺ膜を薄膜化してＳｉＯ2膜に変換した後、ＳｉＯ2膜の側面を露出させて緻密化処理が行なわれる。これにより、１００ｎｍ程度以下とＳＴＩ溝幅が狭い領域においても、ＳｉＯ2膜の側面の領域からもＳｉＯ2膜の緻密化が促進される。その結果、熱酸化膜に対するエッチングレートが十分に低減される。こうして、ＳＴＩ構造の形成後のプロセスにおいても、良好な形状のＳＴＩ構造を維持することができ、製品の歩留まりを向上することができる。
【００７９】
（第５の実施形態）
図１１乃至図１２を参照して、第５の実施形態に係る半導体装置の製造方法を説明する。本実施形態は、ＰＭＤ（Ｐｒｅ−Ｍｅｔａｌ Ｄｉｅｌｅｃｔｒｉｃ）構造を形成する方法である。
【００８０】
まず、図１１（ａ）に示すように、シリコン基板５１上にゲート電極５２を形成し、これをＳｉＯ2膜やＳｉ3Ｎ4膜からなる層間絶縁膜５３で覆う。層間絶縁膜５３の表面には、ゲート電極５２に起因した段差が生じる。
【００８１】
こうした段差を有する層間絶縁膜５３上には、図１１（ｂ）に示すようにＳＴＰ法を用いて誘電体膜５４を形成する。これによって、ゲート電極５２に起因した段差は、平坦な表面を有する誘電体膜５４で埋め込まれる。
【００８２】
なお、図１１（ｃ）に示すように誘電体膜５４Ｐの表面に多少の段差が残っても問題ない場合には、塗布法により誘電体膜５４Ｐを形成してもよい。
【００８３】
ＳＴＰ法により誘電体膜５４を形成するに当たっては、例えば、ゲート電極５２上に形成された層間絶縁膜５３上において２００ｎｍ程度の膜厚となるように、誘電体膜５４としてのＰＳＺ膜を堆積する。ＰＳＺ膜は、ベースフィルムに塗布する塗布装置において１５０℃程度３分程度のベーキングを行なって、溶媒を揮発させておく。
【００８４】
ゲート電極５２に起因して層間絶縁膜５３表面に生じる段差は、層間絶縁膜５３のカバレッジを考慮しても３００ｎｍ程度である。したがって、ＰＳＺ膜５４表面から層間絶縁膜５３表面までの距離は、最大で５００ｎｍ程度となる。ＳＴＰ法による埋め込み特性は良好であり、幅１００ｎｍ程度の細いＳＴＩ溝へ空孔なしで埋め込むことができる。ＳＴＰ法により平坦なＰＳＺ膜を形成することによって、層間絶縁膜５３表面からＰＳＺ膜５４表面までの最大距離は、５００ｎｍ程度と非常に短くなる。すなわち、ＰＳＺ膜は十分に薄く形成することができる。
【００８５】
次に、図１１（ｄ）に示すように、水蒸気雰囲気中で、例えば６００℃のＢＯＸ酸化を３０分程度行なうことによって、５００ｎｍ程度の膜厚のＰＳＺ膜５４はＳｉＯ2膜５５に変換される。この際の反応は、すでに説明した化学式（１）によって表わされる。ただし、層間絶縁膜５３の下層にあるゲート電極などが酸化されないように、この熱処理は十分に低温（６００℃以下）で行なうことが望まれる。
【００８６】
６００℃で３０分間程度ＢＯＸ酸化を行なうことによって、ＰＳＺ膜５４におけるＳｉ−Ｎ結合はＳｉ−Ｏ結合へと変換される。その結果、ゲート電極に起因した段差に埋め込まれたＰＳＺ膜５４を、ＳｉＯ2膜５５へ完全に変換することができる。
【００８７】
すでに説明したように、２段階ＢＯＸ酸化法を用いることによって、Ｓｉ−Ｏ結合への変換効率をさらに向上させることができる。この場合には、まず、水蒸気を含む雰囲気中、２００〜４５０℃で３０〜６０分程度保持する。この際の温度は、好ましくは３５０〜４５０℃である。その後、水蒸気雰囲気を維持しつつ５００〜６００℃程度に昇温して、さらに３０分程度の熱処理を行なう。これによって、ＰＳＺ膜中に残留している不純物、特にカーボン（Ｃ）や窒素（Ｎ）などを取り除くことができる。雰囲気における水分濃度は、８０％以上であることが望まれる。
【００８８】
ＰＳＺ膜５４の２段階ＢＯＸ酸化によって、ＳｉＯ2膜５５への変換が進行する。こうして形成されたＳｉＯ2膜５５のウェットエッチングレートは、熱酸化膜の約２倍程度となる。なお、低温で形成されたプラズマＳｉＯ2膜などのウェットエッチングレートは、熱酸化膜の４倍程度である。したがって、こうしたプラズマＳｉＯ2膜に比べて、ＳｉＯ2膜５５は熱酸化膜に対するウェットエッチングレートを半分程度に低減することができた。
【００８９】
次に、図１２（ｅ）に示すように、耐湿性の高いプラズマＳｉ3Ｎ4５６膜を例えば２００ｎｍ程度堆積する。下地となるＳｉＯ2膜５５がＳＴＰ法によって平坦に形成されているために、均一な薄いプラズマＳｉ3Ｎ4５６膜を形成することができる。
【００９０】
さらに、リソグラフィ法およびＲＩＥ法により、図１２（ｆ）に示すようにコンタクトホール５７を形成する。
【００９１】
その後、図１２（ｇ）に示すように、配線層５８、および層間絶縁膜５９を形成する。コンタクトの配線層形成の前処理（ウェットエッチング処理）においてもコンタクトホール側面の異常エッチングが抑えられるため、良好な形状のコンタクトを形成することができる。
【００９２】
第５の実施形態にかかる半導体装置の製造方法においては、ＰＳＺ膜を用いてＣＭＰを行なうことなく、ＰＭＤ用の平坦な層間絶縁膜を６００℃以下の低温工程で形成することができる。また、コンタクト形状も劣化しない層間絶縁膜を形成することが可能である。
【００９３】
（第６の実施形態）
図１３を参照して、第６の実施形態に係る半導体装置の製造方法を説明する。本実施形態においては、平坦性のよいパッシベーション膜構造を形成する方法を示す。
【００９４】
まず、図１３（ａ）に示すように、層間絶縁膜６１上にメタル配線層６２を形成し、その上に、プラズマ法によりＰ−ＳｉＯ2膜６３を形成する。ここでは、Ａｌからなるメタル配線層６２を例に挙げて説明する。
【００９５】
メタル配線層６２に起因した段差を有するＰ−ＳｉＯ2膜６３上には、ＳＴＰ法を用いて図１３（ｂ）に示すように誘電体膜６４を形成する。メタル配線層６２に起因する段差には誘電体膜６４が埋め込まれて、平坦な表面が得られる。
【００９６】
なお、誘電体膜６４の表面に多少の段差が残っても問題ない場合には、塗布法により誘電体膜６４を形成してもよい。
【００９７】
ＳＴＰ法により誘電体膜６４を形成するに当たっては、例えばメタル配線層６２上の層間絶縁膜６上において、１００〜２００ｎｍ程度の膜厚となるように誘電体膜６４としてのＰＳＺ膜を形成する。ＰＳＺ膜は、ベースフィルムに塗布する塗布装置において１５０℃程度３分程度のベーキングを行なって、溶媒を揮発させておく。
【００９８】
メタル配線層６２に起因した段差は、層間絶縁膜６３のカバレッジを考慮しても１μｍ程度となる。ＰＳＺ膜６４の表面からプラズマＳｉＯ2膜６３の表面までの距離は、最少で２００ｎｍ程度となり、最大では１２００ｎｍ程度となる。ＳＴＰ法による埋め込み特性は良好であり、幅１００ｎｍ程度の細い溝へも空孔なしで埋め込むことができる。ＳＴＰ法によって、ＰＳＺ膜６４の成膜と平坦化とが同時に達成することができた。
【００９９】
次に、図１３（ｃ）に示すように、水蒸気雰囲気中で、例えば４００℃のＢＯＸ酸化を６０分程度行なうことによって、厚さ１μｍ程度のＰＳＺ膜６４はＳｉＯ2膜６５に変換される。ＰＳＺ膜はＳｉＯ2膜に変換される。
【０１００】
こうしたＢＯＸ酸化の際、下地の配線層６２の表面がわずかに酸化される場合がある。特に配線層６２がＡｌからなる場合には、水蒸気雰囲気中で３５０℃以上の熱処理を行なうと、プラズマＳｉＯ2膜６３を通して酸素が配線層６２表面に達する。その結果、Ａｌ配線層の表面にアルミナ（Ａｌ2Ｏ3）膜６６が５ｎｍ程度の膜厚で形成される。こうして生じたアルミナ層６６は、均一性が非常に優れ、配線層６２の周囲を覆うように形成される。このため、メタル配線層６２の信頼性を著しく向上させることができる。
【０１０１】
本実施形態においては、水蒸気を含む雰囲気中、２００〜４００℃で３０〜６０分程度保持することによって、ＢＯＸ酸化を行なうことができる。これによって、ＰＳＺ膜６４におけるＳｉ−Ｎ結合はＳｉ−Ｏ結合へ変換される。水蒸気雰囲気で酸化することによって、ＰＳＺ膜中に残留しているカーボン（Ｃ）や窒素（Ｎ）などの不純物を取り除くことができる。雰囲気中における水分濃度は、８０％以上であることが望まれる。
【０１０２】
ＰＳＺ膜６４を４００℃程度でＢＯＸ酸化することによって、ＳｉＯ2膜６５への変換が進む。このようにして得られたＳｉＯ2膜６５のウェットエッチングレートは、熱酸化膜の約２．５倍程度である。なお、従来のパッシベーション用プラズマＳｉＯ2膜のウェットエッチングレートは、熱酸化膜の５倍程度である。したがって、こうしたプラズマＳｉＯ2膜に比べて、ＳｉＯ2膜６５は熱酸化膜に対するウェットエッチングレートを半分程度に低減することがきた。
【０１０３】
その後、窒素雰囲気中、４００℃で３０分程度のアニール処理を行なってＳｉＯ2膜６５中の水分を除去してもよい。
【０１０４】
次に、図１３（ｄ）に示すように、透湿性の低いプラズマＳｉ3Ｎ4膜６７を例えば２００ｎｍ程度堆積する。下地となるＳｉＯ2膜６５がＳＴＰ法によって平坦に形成されているために、均一で薄いプラズマＳｉ3Ｎ4膜６７を形成することができる。下地が平坦なため、ＳｉＮ膜の形成にはスパッタリング法を採用することも可能である。これによって、プラズマのダメージを低減することができる。
【０１０５】
さらに、リソグラフィ法およびＲＩＥ法により、図１３（ｅ）に示すようにヴィアホール６８を形成する。ヴィアホール６８内には、常法により導電体を埋め込んでヴィアおよび配線層等を形成して、半導体装置が完成する。
【０１０６】
本実施形態の方法においては、得られるＳｉＯ2膜６５表面の平坦性が優れているために、均一な薄いプラズマＳｉ3Ｎ4膜６７を、その上に形成することができる。このため、Ｓｉ3Ｎ4膜によるストレスの異常分布による信頼性の低下は防止される。また、水分の浸入を防止するプラズマＳｉ3Ｎ4膜が安定して形成されることから、信頼性が向上する。特に、Ａｌ配線層の場合には、アルミナ膜がその周囲に形成されることによって、配線の信頼性を著しく向上させることができる。
【０１０７】
本発明は、上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲で種々変形して、実施できることは勿論である。
【０１０８】
【発明の効果】
以上詳述したように、本発明の一態様によれば、溝幅の大きさに拘わらず、素子分離溝内に埋め込まれる絶縁膜の窪み、高さの変動などによる素子分離構造の形状劣化を低減できる半導体装置の製造方法が提供される。また本発明の他の態様によれば、酸化膜と同等のウェットエッチングレートを有するＰＭＤ膜を、低温で平坦に成膜可能な半導体装置の製造方法が提供される。本発明の他の態様によれば、カバレッジに優れ、プラズマダメージのないパッシベーション膜を形成可能な半導体装置の製造方法が提供される。
【０１０９】
本発明により、ＬＳＩ製品の歩留まりを向上することができ、その工業的価値は絶大である。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係るＳＴＩ素子分離構造を用いたＭＯＳトランジスタの平面図。
【図２】 図１のＡ−Ａ線に沿って切断したＳＴＩ素子分離構造を用いたＭＯＳトランジスタの断面図。
【図３】 第１の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図４】 第１の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図５】 第１の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図６】 第２の実施形態に係る半導体装置の製造方法の一部を示す工程断面図。
【図７】 ＳＴＰ法を説明するための工程断面図。
【図８】 第３の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図９】 第３の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１０】 第４の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１１】 第５の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１２】 第５の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１３】 第６の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１４】 従来の半導体装置の製造方法を示す工程断面図。
【図１５】 従来の半導体装置の製造方法を示す工程断面図。
【図１６】 従来の半導体装置の製造方法を示す工程断面図。
【図１７】 従来の半導体装置の製造方法を示す工程断面図。
【図１８】 従来の半導体装置の製造方法を示す工程断面図。
【符号の説明】
１０…シリコン基板，１１…素子分離領域，１２…素子形成領域，１３…ソース領域，１４…ドレイン領域，１５…ゲート酸化膜，１６…ゲート電極，１７…層間絶縁膜，１８…コンタクトホール，１９…メタル配線，２０…ソース電極，２１…ドレイン電極，３０…シリコン基板，３１…ＳｉＯ2膜，３２…Ｓｉ3Ｎ4膜，３３…ＳＴＩ溝，３４…熱酸化膜，３５…ＰＳＺ膜，３６…ＳｉＯ2膜、３７…緻密化されたＳｉＯ2膜、３８…ＳＴＩ溝中に埋め込まれたＳｉＯ2膜，４０…ベースフィルム，４１…誘電体膜，４２…シリコン基板，４３…配線部からなる段差，５１…シリコン基板，５２…ゲート電極，５３…層間絶縁膜，５４…誘電体膜，５４Ｐ…誘電体膜，５５…ＳｉＯ2膜，５６…プラズマＳｉ3Ｎ4５６膜，５７…コンタクトホール，５８…配線層，５９…層間絶縁膜，６１…層間絶縁膜，６２…Ａｌ配線層，６３…Ｐ−ＳｉＯ2膜，６４…誘電体膜，６５…ＳｉＯ2膜，６６…アルミナ層，６７…Ｓｉ3Ｎ4膜，６８…ヴィアホール，１００…シリコン基板，１０１…ＳｉＯ2膜，１０２…Ｓｉ3Ｎ4膜，１０３…ＳＴＩ溝，１０５…ＰＳＺ膜，１０５ａ…ＳｉＯ2膜への変換が不十分なＰＳＺ膜，１０６、１０７…ＳｉＯ2膜，２０１…層間絶縁膜，２０２…配線，２０３…Ｐ−ＳｉＯ2膜，２０４…Ｐ−ＳｉＮ膜，２０５…ヴィアホール，２０６…ＳＯＧ膜。

Claims (13)

  1. 半導体基板にマスク部材を用いて素子分離用溝を形成する工程、
    前記半導体基板上に過水素化シラザン重合体からなる第１の膜を塗布法により形成し、前記素子分離用溝内に第１の膜を埋め込む工程、
    前記第１の膜に含まれる溶媒を揮発させて、前記第１の膜をポリシラザンからなる第２の膜に変換する工程、
    前記マスク部材上の第２の膜をＣＭＰにより除去して前記マスク部材の表面を露出し、前記素子分離用溝内に第２の膜を選択的に残置する工程、および
    前記素子分離用溝内に埋め込まれた第２の膜を、水蒸気を含む雰囲気中で燃焼酸化処理することにより前記第２の膜を酸化シリコン膜に変化させる工程
    を具備することを特徴とする半導体装置の製造方法。
  2. 前記燃焼酸化処理は、２００℃以上の温度で行なうことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記燃焼酸化処理は、２００℃以上４５０℃以下の温度に保持する低温熱処理と、４５０℃以上１０００℃以下の温度に保持する高温熱処理とを含むことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記第２の膜は、前記素子分離用溝の底部から前記第２の膜表面までの距離が６００ｎｍ以内となるように、前記素子分離用溝内に埋め込むことを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記マスク部材上の前記第２の膜をＣＭＰにより除去する前に、水蒸気を含む雰囲気中、２００℃以上４５０℃以下の温度で熱処理して、前記第２の膜の耐ＣＭＰ化処理を行なうことを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記第２の膜の耐ＣＭＰ化処理は、水蒸気を含む雰囲気中、３５０℃以上４５０℃以下の温度で行なうことを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記燃焼酸化処理の後に、８００℃以上１１００℃以下の温度で熱処理して、前記第２の膜の緻密化処理を行なうことを有することを特徴とする請求項１ないし６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記緻密化処理を行なう前に、前記マスク部材を前記半導体基板から除去して、前記第２の膜の側面を露出することを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 半導体基板にマスク部材を用いて素子分離用溝を形成する工程、
    過水素化シラザン重合体溶液を塗布法により前記半導体基板上に塗布して、前記素子分離用溝内に過水素化シラザン重合体を含む塗布膜を埋め込む工程、
    前記塗布膜を熱処理して溶媒を揮発させ、前記塗布膜をポリシラザン膜に変換する工程、
    前記マスク部材上の前記ポリシラザン膜をＣＭＰにより除去して前記マスク部材の表面を露出し、前記ポリシラザン膜を前記素子分離用溝内に選択的に残置する工程、および
    前記ポリシラザン膜を熱処理して、酸化シリコン膜を形成する工程
    を具備することを特徴とする半導体装置の製造方法。
  10. 前記酸化シリコン膜を形成する工程の後に、
    前記半導体基板上のマスク部材を除去する工程、および
    前記酸化シリコン膜を熱処理して緻密化する工程をさらに具備することを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記酸化シリコン膜を形成する工程は、水蒸気を含む雰囲気中、３５０℃以上の温度で熱処理する燃焼酸化処理であることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
  12. 前記燃焼酸化処理は、水蒸気を含む雰囲気中、３５０℃以上４５０℃以下の温度に保持する低温熱処理と、４５０℃以上１０００℃以下の温度に保持する高温熱処理とを含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記酸化シリコン膜を緻密化する熱処理は、８００℃以上１１００℃以下の温度で行なうことを特徴とする請求項１０ないし１２のいずれか１項に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4018596B2 (ja) 2002-10-02 2007-12-05 株式会社東芝 半導体装置の製造方法
JP2005166700A (ja) * 2003-11-28 2005-06-23 Toshiba Corp 半導体装置及びその製造方法
US7521378B2 (en) * 2004-07-01 2009-04-21 Micron Technology, Inc. Low temperature process for polysilazane oxidation/densification
KR100593673B1 (ko) * 2004-10-27 2006-06-28 삼성전자주식회사 반도체 장치의 제조 방법 및 이를 이용한 반도체 장치의 소자 분리막 제조 방법
JP4607613B2 (ja) 2005-02-09 2011-01-05 株式会社東芝 半導体装置の製造方法
JP4672400B2 (ja) * 2005-03-09 2011-04-20 株式会社東芝 過水素化ポリシラザン溶液およびそれを用いた半導体装置の製造方法
US7682927B2 (en) 2005-03-25 2010-03-23 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
JP4331133B2 (ja) * 2005-03-25 2009-09-16 株式会社東芝 半導体装置の製造方法
JP4417882B2 (ja) * 2005-05-27 2010-02-17 株式会社東芝 半導体装置の製造方法
JP4509868B2 (ja) * 2005-06-07 2010-07-21 株式会社東芝 半導体装置の製造方法
JP4756926B2 (ja) * 2005-06-17 2011-08-24 Ｏｋｉセミコンダクタ株式会社 素子分離構造部の製造方法
JP5116229B2 (ja) * 2005-09-09 2013-01-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2007110005A (ja) * 2005-10-17 2007-04-26 Nec Electronics Corp 半導体装置の製造方法
JP4504300B2 (ja) * 2005-11-11 2010-07-14 株式会社東芝 半導体装置およびその製造方法
JP4621613B2 (ja) 2006-03-09 2011-01-26 株式会社東芝 半導体装置の製造方法
KR101026479B1 (ko) * 2006-12-28 2011-04-01 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
KR100994891B1 (ko) * 2007-02-26 2010-11-16 주식회사 하이닉스반도체 반도체 메모리 소자의 소자 분리막 형성 방법
KR100946116B1 (ko) * 2007-06-27 2010-03-10 주식회사 하이닉스반도체 플래시 메모리 소자의 소자 분리막 형성 방법
TW200903710A (en) * 2007-07-11 2009-01-16 Promos Technologies Inc Manufacturing method for shallow trench isolation
KR100866143B1 (ko) 2007-08-03 2008-10-31 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US8084372B2 (en) * 2007-08-24 2011-12-27 Tokyo Electron Limited Substrate processing method and computer storage medium
KR101026482B1 (ko) 2007-09-10 2011-04-01 주식회사 하이닉스반도체 반도체 소자의 절연막 형성방법
JP2009076638A (ja) * 2007-09-20 2009-04-09 Toshiba Corp 半導体装置の製造方法
JP2009076673A (ja) * 2007-09-20 2009-04-09 Furukawa Electric Co Ltd:The Ｉｉｉ族窒化物半導体を用いた電界効果トランジスタ
KR100965008B1 (ko) * 2007-12-28 2010-06-21 주식회사 하이닉스반도체 반도체 메모리 소자의 소자 분리막 형성 방법
JP5306669B2 (ja) * 2008-02-29 2013-10-02 ＡｚエレクトロニックマテリアルズＩｐ株式会社 シリカ質膜の形成方法およびそれにより形成されたシリカ質膜
JP2010027904A (ja) * 2008-07-22 2010-02-04 Elpida Memory Inc 半導体装置の製造方法
US7655532B1 (en) * 2008-07-25 2010-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. STI film property using SOD post-treatment
KR20100027388A (ko) * 2008-09-02 2010-03-11 삼성전자주식회사 반도체 소자의 절연막 및 그를 이용한 반도체 소자의 형성방법
KR101003496B1 (ko) * 2008-09-29 2010-12-30 주식회사 하이닉스반도체 소자분리 구조 및 리세스 게이트를 포함하는 반도체 소자 및 제조 방법
JP4886021B2 (ja) 2008-12-16 2012-02-29 エルピーダメモリ株式会社 半導体装置及びその製造方法
JP4987898B2 (ja) * 2009-03-27 2012-07-25 株式会社東芝 半導体装置の製造方法
US8080463B2 (en) 2009-01-23 2011-12-20 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method and silicon oxide film forming method
KR101069437B1 (ko) * 2009-07-31 2011-09-30 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
JP4944228B2 (ja) * 2009-09-16 2012-05-30 株式会社日立国際電気 基板処理方法及び基板処理装置
US8329587B2 (en) * 2009-10-05 2012-12-11 Applied Materials, Inc. Post-planarization densification
KR20120099448A (ko) 2009-10-28 2012-09-10 다우 코닝 코포레이션 폴리실란-폴리실라잔 코폴리머 및 이들의 제조방법 및 용도
JP5670777B2 (ja) * 2011-02-10 2015-02-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9121237B2 (en) 2011-07-28 2015-09-01 Baker Hughes Incorporated Methods of coating wellbore tools and components having such coatings
JP5794879B2 (ja) * 2011-09-29 2015-10-14 ルネサスエレクトロニクス株式会社 半導体装置及びそれを用いたＳｉＰデバイス
CN103633135B (zh) * 2012-08-15 2016-04-13 上海华虹宏力半导体制造有限公司 一种沟槽型双层栅功率mos器件的接触孔版图
JP2014050803A (ja) 2012-09-07 2014-03-20 Toshiba Corp 回転塗布装置および回転塗布方法
CN104798176B (zh) * 2012-11-22 2018-01-02 信越化学工业株式会社 复合基板的制造方法和复合基板
JP5985406B2 (ja) 2013-01-31 2016-09-06 株式会社東芝 半導体装置の製造方法及び半導体装置の製造装置
CN104282614B (zh) * 2013-07-01 2017-09-01 中芯国际集成电路制造(上海)有限公司 一种形成浅沟槽隔离结构的方法
CN104347470B (zh) * 2013-07-29 2017-04-05 中芯国际集成电路制造(上海)有限公司 半导体器件的制备方法
US9627246B2 (en) * 2015-06-10 2017-04-18 Microchip Technology Incorporated Method of forming shallow trench isolation (STI) structures
JP6749469B2 (ja) * 2017-03-23 2020-09-02 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
US10585254B2 (en) * 2017-11-17 2020-03-10 Samsung Electronics Co., Ltd. Vertical optical via and method of fabrication
CN111952317B (zh) * 2020-08-04 2024-04-09 长江存储科技有限责任公司 三维存储器及其制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3130614B2 (ja) 1991-09-04 2001-01-31 触媒化成工業株式会社 液晶表示装置およびその製造方法
JPH05121572A (ja) 1991-10-25 1993-05-18 Fujitsu Ltd 半導体装置の製造方法
JP3227359B2 (ja) 1995-11-07 2001-11-12 触媒化成工業株式会社 半導体装置
KR0183860B1 (ko) 1996-05-21 1999-04-15 김광호 반도체 장치의 트렌치 소자 분리 방법
WO1998021750A1 (fr) 1996-11-11 1998-05-22 Catalysts & Chemicals Industries Co., Ltd. Procede d'aplanissement d'un substrat, et procede de fabrication de substrats recouverts d'un film et de dispositifs a semi-conducteur
KR100239453B1 (ko) 1997-11-06 2000-01-15 김영환 반도체 소자의 소자 격리층 형성 방법
JP3178412B2 (ja) 1998-04-27 2001-06-18 日本電気株式会社 トレンチ・アイソレーション構造の形成方法
JP5020425B2 (ja) 2000-04-25 2012-09-05 Ａｚエレクトロニックマテリアルズ株式会社 微細溝をシリカ質材料で埋封する方法
KR100354441B1 (en) * 2000-12-27 2002-09-28 Samsung Electronics Co Ltd Method for fabricating spin-on-glass insulation layer of semiconductor device
US6713365B2 (en) * 2002-09-04 2004-03-30 Macronix International Co., Ltd. Methods for filling shallow trench isolations having high aspect ratios
JP4018596B2 (ja) 2002-10-02 2007-12-05 株式会社東芝 半導体装置の製造方法

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