TWI644395B - Semiconductor device and method of manufacturing same - Google Patents

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日商瑞薩電子股份有限公司
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Abstract

本發明提供一種半導體裝置及其製造方法，前述半導體裝置包括阻止對半導體元件之電特性造成不良影響之元件隔離構造。殘留在寬度相對較窄之元件隔離溝槽中之氧化矽膜9膜厚比殘留在寬度相對較寬之元件隔離溝槽中之氧化矽膜9膜厚薄。氧化矽膜9變薄的量，係利用HDP-CVD法形成之壓縮應力較高之氧化矽膜10(上層)在下層氧化矽膜9上之疊層厚度。最終使形成在寬度相對較窄之元件隔離溝槽中元件隔離氧化膜之壓縮應力得以進一步提高。

Description

半導體裝置及其製造方法
本發明涉及一種半導體裝置及其製造方法，特別涉及一種具有寬度各異之元件隔離溝槽之元件隔離構造之半導體裝置及其製造方法。
為將形成在半導體基板上之各個元件進行電氣絕緣，在半導體基板上形成有用以對元件進行隔離之元件隔離溝槽(STI：Shallow Trench Isolation)，並將氧化膜等絕緣膜填埋在前述元件隔離溝槽中。隨著圖案之微細化和高密度化的發展，對在將絕緣膜填埋入前述元件隔離溝槽中之步驟提出了如下要求：在埋入絕緣膜時，在縱橫比高之元件隔離溝槽中填埋絕緣膜時不可產生空洞(氣泡)。
在此之前，使用高密度電漿化學氣相沉積法(High Density Plasma Chemical Vapor Deposition，以下用「HDP-CVD法」表示)作為將絕緣膜埋入元件隔離溝槽之方法。但是，此方法在用於將絕緣膜填埋於高縱橫比之元件隔離溝槽時，已難以做到不產生空洞、接縫等。
因此，在填埋高縱橫比之元件隔離溝槽時，採用O3-TEOS(Tetra Ethyl Ortho Silicate：正矽酸乙酯)之亞常壓化學氣相沉積法(Sub-Atmospheric Chemical Vapor Deposition，以下用「SA-CVD法」表示)和使用了聚矽氮烷之旋塗法(Spin On Dielectric，以下用「SOD法」表示)等被用作掩埋高縱橫比元件隔離溝槽之方法。
為了不使電特性惡化(隔離耐壓惡化等)以及在將氧化矽膜填埋於高縱橫比之元件隔離溝槽時不產生空洞，已有人提出結合使用「SOD法」和「HDP-CVD法」之解決方案。
例如，在專利文獻1中提出了以下做法：通過SOD法用聚矽氮烷膜填埋元件隔離溝槽以後，再對聚矽氮烷膜進行回蝕，然後利用HDP-CVD法在前述聚矽氮烷膜上形成氧化膜以填埋元件隔離溝槽。在專利文獻2中提出了以下做法：用O2電漿對通過SOD法填埋在元件隔離溝槽中之聚矽氮烷膜進行回蝕。
在專利文獻3中提出了以下做法：為了消除通過SOD法填埋在元件隔離溝槽中之聚矽氮烷膜之濕蝕刻速率過快而引起的在元件隔離溝槽中出現凹陷，而在已埋入元件隔離溝槽中之聚矽氮烷膜上形成蝕刻速率慢之CVD膜。在專利文獻4中提出了以下做法：通過使用了聚矽氮烷之SOD法，用富矽氧化膜將元件隔離溝槽底部掩埋，再利用HDP-CVD法在其上形成氧化膜，以填埋元件隔離溝槽。
[專利文獻1]：日本公開特許公報特開2003-031650號公報
[專利文獻2]：日本公開特許公報特開2000-183150號公報
[專利文獻3]：日本公開特許公報特開2000-114362號公報
[專利文獻4]：日本公開特許公報特開2007-142311號公報
目前，半導體裝置中存在以下問題：通過使用了O3-TEOS之SA-CVD法或SOD法形成之氧化膜之濕蝕刻速率比通過HDP-CVD法形成之氧化膜之濕蝕刻速率快。因此，為了將埋入元件隔離溝槽中之氧化膜緻密化而降低濕蝕刻速率，一般情況下要對氧化膜進行退火處理。利用SA-CVD法或SOD法形成之氧化膜在進行退火處理時膜厚之收縮率大於利用HDP-CVD法形成之氧化膜在進行退火處理時膜厚之收縮率。
在氧化膜之膜厚之收縮率較大的情況下，氧化膜因退火處理而被緻密化的程度，根據元件隔離溝槽之寬度不同而發生變化，埋在寬度越窄之元件隔離溝槽中之氧化膜越難以緻密化。因此，隨著元件隔離溝槽之寬度變窄，埋在該元件隔離溝槽中之氧化膜在進行退火處理後之濕蝕刻速率會加快，當埋在前述元件隔離溝槽中之氧化膜最終形成為元件隔離氧化膜時，自半導體基板表面算起的前述元件隔離氧化膜之高度隨著元件隔離溝槽之寬度不同而不同。
元件隔離氧化膜之高度隨元件隔離溝槽之寬度不同而不同這一特點，將造成形成於由元件隔離溝槽包圍起來之元件形成區域之MOS電晶體的閘極大小出現偏差，進而造成MOS電晶體之電特性偏差增大。還有，如果氧化膜的緻密化程度隨元件隔離溝槽的寬度的不同而不同，將導致作用在由元件隔離溝槽包圍的元件形成區域的應力就會不同。因此，即使是大小相等之MOS電晶體，該MOS電晶體之電特性也會由於與元件形成區域相鄰之元件隔離溝槽之寬度不同而產生差異。
例如，在為n溝道型MOS電晶體的情況下，如果壓縮應力作用於元件形成區域，通態電流就有變小之傾向。另一方面，還具有元件隔離溝槽之寬度較寬則壓縮應力增大，元件隔離溝槽之寬度較窄則壓縮應力減小之傾向。因此，具有以下傾向：形成在與寬度較寬之元件隔離溝槽相鄰之元件形成區域的MOS電晶體之通態電流下降，而形成在與寬度較窄之元件隔離溝槽相鄰之元件形成區域的MOS電晶體之通態電流升高。
如上前述，現有半導體裝置存在以下問題：半導體元件之電特性，會由於與形成有MOS電晶體等半導體元件之元件形成區域相鄰之元件隔離溝槽之寬度不同而出現偏差。
為解決上述問題而進行了本研究，目的在於：提供一種具有可阻止對半導體元件之電特性造成不良影響之元件隔離構造之半導體裝置。另一目的在於：提供如上前述之半導體裝置之製造方法。
本發明所涉及之半導體裝置，具有第一元件隔離溝槽、第二元件隔離溝槽以及元件隔離絕緣膜。第一元件隔離溝槽係以夾著半導體基板之第一區域的方式，以第一寬度自半導體基板之表面形成至特定之深度。第二元件隔離溝槽係以夾著半導體基板之第二區域的方式，以第二寬度自半導體基板之表面形成至特定之深度。其中，前述第二寬度比前述第一寬度窄。元件隔離絕緣膜係以填埋第一元件隔離溝槽和第二元件隔離溝槽之方式形成。前述元件隔離絕緣膜包括具有特定密度之第一絕緣膜和密度比第一絕緣膜高之第二絕緣膜。第一絕緣膜填埋於第一元件隔離溝槽中。第一絕緣膜和第二絕緣膜以第二絕緣膜層疊在第一絕緣膜上之方式填埋於第二元件隔離溝槽中。
本發明所涉及之半導體裝置之製造方法包括以下步驟：形成用以在半導體基板主表面上形成元件隔離溝槽之遮罩材之步驟；以遮罩材作為遮罩，藉由對半導體基板進行蝕刻，以夾著半導體基板之第一區域的方式，形成具有第一寬度且具特定深度之第一元件隔離溝槽，並以夾著半導體基板之第二區域的方式，形成具有第二寬度且具特定深度之第二元件隔離溝槽之步驟，其中，前述第二寬度比前述第一寬度窄；在半導體基板上形成第一絕緣膜以填埋第一元件隔離溝槽和第二元件隔離溝槽之步驟；對第一絕緣膜進行退火處理之步驟；以使第一絕緣膜位於第一元件隔離溝槽和第二元件隔離溝槽之部分殘留下來之方式，將第一絕緣膜平坦化至遮罩材表面為止之步驟；對第一絕緣膜分別殘留在第一元件隔離溝槽和第二元件隔離溝槽之部分進行濕蝕刻處理，以降低殘留在第一元件隔離溝槽中之第一絕緣膜之上表面的位置，並使殘留在第二元件隔離溝槽中之第一絕緣膜之上表面的位置低於殘留在第一元件隔離溝槽中之第一絕緣膜之上表面的位置之步驟；在半導體基板上形成比經過退火處理之第一絕緣膜密度高之第二絕緣膜，以覆蓋第一絕緣膜殘留在第一元件隔離溝槽中之部分和第一絕緣膜殘留在第二元件隔離溝槽中之部分之步驟；以使第二絕緣膜位於第一元件隔離溝槽中之部分無殘留，使第二絕緣膜部位於第二元件隔離溝槽中之分殘留下來之方式，藉由對第二絕緣膜進行蝕刻來調整第二絕緣膜高度之步驟；以及將遮罩材除去之步驟。
本發明所涉及之半導體裝置中，第一絕緣膜填埋於具有第一寬度之第一元件隔離溝槽中，第一絕緣膜及第二絕緣膜以比已經過退火處理之第一絕緣膜密度高之第二絕緣膜疊層在第一絕緣膜上之方式填埋於具有第二寬度之第二元件隔離溝槽中，其中，前述第二寬度比前述第一寬度窄。因此，最終形成在寬度相對較窄之第二元件隔離溝槽中之元件隔離絕緣膜之壓縮應力和最終形成在寬度相對較寬之第一元件隔離溝槽中之元件隔離絕緣膜之壓縮應力之差被縮小，由此可減小作用在由第一元件隔離溝槽夾著之第一區域和由第二元件隔離溝槽夾著之第二區域之壓縮應力之偏差。結果，可減小分別形成於第一區域和第二區域之半導體元件之電特性之偏差。
本發明所涉及之半導體裝置之製造方法中，僅有第一絕緣膜形成於具有第一寬度之第一元件隔離溝槽中，第一絕緣膜及第二絕緣膜以比已經過退火處理之第一絕緣膜密度高之第二絕緣膜疊層在第一絕緣膜上之方式，形成在具有第二寬度之第二元件隔離溝槽中，其中，前述第二寬度比前述第一寬度窄。因此，最終形成在寬度相對較窄之第二元件隔離溝槽中之第一絕緣膜和第二絕緣膜之壓縮應力和最終形成在寬度相對較寬之第一元件隔離溝槽中之第一絕緣膜之壓縮應力的差得以縮小，由此可減小作用在被第一元件隔離溝槽夾著之第一區域和被第二元件隔離溝槽夾著之第二區域之壓縮應力之偏差。結果，可減小分別形成在第一區域和第二區域之半導體元件之電特性之偏差。
 實施方式1
以下對本發明第一實施方式所涉及之半導體裝置及其製造方法進行說明。如圖1所示，首先，在半導體基板1主表面上形成用以形成元件隔離溝槽之遮罩材。即：在半導體基板1主表面上形成膜厚約為5~20nm之氧化矽膜2作為遮罩材，接著再在該氧化矽膜2上形成膜厚約為50~200nm之氮化矽膜3。
藉由進行特定之照片製版處理在前述氮化矽膜3上形成抗蝕圖案(圖中未示出)。藉由將前述抗蝕圖案作為遮罩對氮化矽膜3及氧化矽膜2進行乾蝕刻處理，形成由用以形成元件隔離溝槽之氮化矽膜3及氧化矽膜2構成之遮罩材。
藉由以前述氮化矽膜3和氧化矽膜2作為遮罩，對露出之半導體基板1之表面進行乾蝕刻處理，形成具有各種寬度且深度約在300~500nm左右之元件隔離溝槽4、5、6。如果假設元件隔離溝槽4寬度為W1，則元件隔離溝槽5之寬度W2就被設定為比寬度W1窄，元件隔離溝槽6之寬度W3就被設定為比寬度W2窄。此外，也可以在形成抗蝕圖案以後，藉由與遮罩材一起進行一系列乾蝕刻處理來形成元件隔離溝槽。
例如，假設元件隔離溝槽5之寬度W2約為70nm以內，設元件隔離溝槽6之寬度W3約為50nm以內。各個元件隔離溝槽4、5、6以劃分將要形成特定元件之元件形成區域之方式並夾著半導體基板1之特定區域而形成。接著，在元件隔離溝槽4、5、6之側壁面上形成膜厚約為3~20nm之氧化矽膜7。最好對前述氧化矽膜7進行氮化處理。這樣便可形成元件隔離溝槽4、5、6。
接下來，準備將聚矽氮烷溶解在二丁醚中形成之溶液，利用SOD法，以使該溶液填充在元件隔離溝槽4、5、6內之方式將該溶液塗布在半導體基板1上。接著，如圖2所示，藉由在100~200℃溫度條件下進行1~5分鐘左右之烘烤處理，以除去溶劑(二丁醚)，元件隔離溝槽4、5、6則由聚矽氮烷膜8填埋起來。
接下來，如圖3所示，藉由在300~900℃溫度條件下之水蒸氣環境中進行熱處理，聚矽氮烷膜8就變化為氧化矽膜9。在前述熱處理過程中發生如下所示之加水分解反應。
SiH2NH+2H2O→SiO2+HN3+2H2。在前述水蒸氣環境中熱處理優選使熱處理溫度變化兩階段以上之熱處理。接著，在700~1100℃溫度條件下之氮氣(N2)或者氬(Ar)等惰性氣體環境下進行10~120分鐘左右之熱處理，將氧化矽膜9緻密化。
如後前述，此時，氧化矽膜9之緻密化程度根據元件隔離溝槽之寬度而變化，隨著元件隔離溝槽寬度變窄，氧化矽膜更難以被緻密化。因此，對位於元件隔離溝槽4、5、6內部之氧化矽膜9之密度為：位於元件隔離溝槽6內部那一部分氧化矽膜9密度最低，而位於元件隔離溝槽4內部那一部分氧化矽膜9密度最高。
接下來，如圖4所示，利用化學機械研磨法(Chemical Mechanical Polishing、以下用「CMP法」表示)以氮化矽膜3為蝕刻阻擋膜，除去位於氮化矽膜3上表面以上之氧化矽膜9之部分。由此，氧化矽膜9a、9b、9c分別留在了各自所對應之元件隔離溝槽4、5、6內。
接下來，如圖5所示，藉由使用了稀氫氟酸(稀HF)或者緩衝氫氟酸(BHF)之濕蝕刻處理，對氧化矽膜9進行蝕刻。此時，如上前述，由於與氧化矽膜9a、9b、9c緻密化程度之間之關係，位於各自所對應之元件隔離溝槽4、5、6內部之氧化矽膜9a、9b、9c中，氧化矽膜9c之蝕刻速率最高，氧化矽膜9a之蝕刻速率最低。因此，對位於元件隔離溝槽4、5、6內部之氧化矽膜9a、9b、9c有選擇地進行蝕刻，其中，氧化矽膜9c上表面之位置最低，氧化矽膜9a上表面之位置最高。
此時，氧化矽膜9a、9b、9c之濕蝕刻量，以位於槽寬相對較寬之元件隔離溝槽4a之氧化矽膜9a之高度在氮化矽膜4與氧化矽膜2之界面以上，且大約高於元件隔離構造完成時之元件隔離氧化膜高度為准。具體而言，優選將完成時之元件隔離膜之高度設定為至少比矽基板1之表面高。這樣設定是為了避免在萬一元件隔離膜之表面位置變得低於矽基板1之表面位置的情況下出現以下問題：由於閘極電極包圍元件形成區域之端部所引起的逆窄溝道效應(Inverse Narrow Channel Effect)問題或由於閘極電極材料之蝕刻殘渣殘留在變低部分(陷下部分)所引起的問題。
接下來，如圖6所示，利用HDP-CVD法在半導體基板1上形成氧化矽膜10以覆蓋氧化矽膜9a、9b、9c。藉由使用HDP-CVD法，氧化矽膜10密度就會變得比氧化矽膜9a、9b、9c高。此外，也可以在形成氧化矽膜10以後再進行熱處理。
接下來，如圖7所示，以氮化矽膜3為蝕刻阻止膜，並利用CMP法將位於氮化矽膜3上表面以上之氧化矽膜10的部分除去，使半導體基板1之表面平坦化。如此一來，在元件隔離溝槽4內部，氧化矽膜10a殘留在氧化矽膜9a上；在元件隔離溝槽5內部，氧化矽膜10b殘留在氧化矽膜9b上；在元件隔離溝槽6內部，氧化矽膜10c殘留在氧化矽膜9c上。
接下來，如圖8所示，藉由使用氫氟酸(HF)進行濕蝕刻，將氧化矽膜10a、10b、10c之一部分除去。此時進行的濕蝕刻，要保證位於元件隔離溝槽4內部之氧化矽膜10a無殘留。
接下來，使用熱磷酸(H3PO4)進行濕蝕刻，除去氮化矽膜3，再使用稀氫氟酸(HF)或者緩衝氫氟酸(BHF)進行濕蝕刻，除去氧化矽膜2。接著，利用熱氧化法在半導體基板1表面上形成將成為進行離子注入時之遮罩膜(screen film)之氧化矽膜(圖中未示出)。然後，利用離子注入法進行阱注入或進行用以決定電晶體之閾值電壓之特定的雜質離子注入。接著，再次使用稀氫氟酸(HF)或者緩衝氫氟酸(BHF)進行濕蝕刻，將作為遮罩膜之氧化矽膜除去。
接下來，形成具有特定膜厚之閘極氧化膜21(參照圖10)。之後，在前述閘極絕緣膜上形成特定之導電性膜(圖中未示出)。如圖9和圖10所示，藉由在前述導電性膜上進行特定之照相製版及蝕刻以橫切元件形成區域1a、1b、1c之方式形成閘極電極22。接著，在夾著閘極電極22之元件形成區域1a、1b、1c之一個區域和另一個區域中，注入特定之導電型雜質離子。
如上前述，如圖11所示，在元件形成區域1a形成了包括源極和汲極區域23a、23b和閘極電極22a的MOS電晶體T1。如圖12所示，在元件形成區域1b形成了包括源極和汲極區域24a、24b和閘極電極22b之MOS電晶體T2。如圖13所示，在元件形成區域1c形成了包括源極和汲極區域25a、25b和閘極電極22c之MOS電晶體T3。此外，在圖11到圖13之剖面圖中，假想在圖9所示剖面線XI-XI、XII-XII、XIII-XIII方向，也相鄰地形成有與剖面線X-X方向上寬度相等之元件隔離溝槽的情況，示出了元件隔離溝槽中之疊層構造。
經過上述步驟製造之半導體裝置，能夠減小形成在與彼此寬度各異之元件隔離溝槽4、5、6相鄰之各個元件形成區域1a、1b、1c內之MOS電晶體T1、T2、T3電特性之偏差。下面對此進行詳細說明。
首先，在與聚矽氮烷膜一樣利用SOD法形成之氧化矽膜中，在進行熱處理時氧化矽膜之收縮率根據元件隔離溝槽之寬度而變化。也就是說，位於較寬元件隔離溝槽中之氧化矽膜比位於較窄元件隔離溝槽中之氧化矽膜更容易被緻密化。
本發明的發明者利用SOD法在各種寬度之元件隔離溝槽內形成氧化矽膜，最終形成了作為元件隔離氧化膜之狀態下，對元件隔離氧化膜從半導體基板表面算起之高度H和元件隔離溝槽寬度W之間之關係進行了評價。評價結果之曲線圖如圖14所示。由圖14可知，隨著元件隔離溝槽寬度W變窄，元件隔離氧化膜之高度H就變低。這是由於形成在寬度越窄之元件隔離溝槽中之元件隔離氧化膜越難以被緻密化，因而在藉由形成元件隔離氧化膜時之蝕刻，會使蝕刻氧化矽膜更好地得以蝕刻的緣故。
如上前述，元件隔離氧化膜高度隨元件隔離溝槽寬度不同而不同這一特點，是造成形成於被元件隔離溝槽所包圍之元件形成區域中之電晶體閘極大小及電特性偏差增大的原因。
如果氧化矽膜之緻密化程度隨元件隔離溝槽寬度不同而不同，那麼，影響到被元件隔離溝槽包圍之元件形成區域之應力就會不同。本發明的發明者對元件形成區域之應力和相鄰的元件隔離溝槽寬度W之間之關係進行了評價。準備了將元件形成區域之圖案和元件隔離溝槽之圖案佈置成線空間圖案狀而形成之圖案作為試料，在形成元件隔離溝槽(STI)之後，再利用UV拉曼分光法測量了元件形成區域之應力。曲線圖如圖15所示。
如圖15所示可知，如果與元件形成區域相鄰之元件隔離溝槽比某一個值之寬度還要窄，那麼，元件隔離溝槽寬度W越窄，元件形成區域之應力就會變得越小。因此，即使是大小相同之MOS電晶體，MOS電晶體之電特性也會由於與元件形成區域相鄰之元件隔離溝槽之寬度不同而不同。
在上述半導體裝置中，能夠利用隨著元件隔離溝槽寬度變窄，形成在元件隔離溝槽4、5、6中之氧化矽膜9(下層)之濕蝕刻速率加快這一性質，減小最終形成在各種寬度元件隔離溝槽中之元件隔離氧化膜之壓縮應力之偏差。
首先，氧化矽膜之濕蝕刻速率和元件隔離溝槽寬度之間關係如圖16所示。在進行該評價時，本發明的發明者在惰性氣體環境中溫度相對高的和溫度相對低的條件下分別對形成在各種寬度元件隔離溝槽中之氧化矽膜進行退火處理，之後再測量前述已實施了退火處理之氧化矽膜之濕蝕刻速率。如圖16所示可知，隨著元件隔離溝槽寬度變窄，形成在前述元件隔離溝槽中之氧化矽膜之濕蝕刻速率會加快。此外，還確認到了可藉由改變退火溫度來調整濕蝕刻速率。
如上前述，由於形成在寬度更窄之元件隔離溝槽中之氧化矽膜9(下層)之濕蝕刻速率更快，所以殘留在寬度相對較窄之元件隔離溝槽中之氧化矽膜9之膜厚就比殘留在寬度相對較寬之元件隔離溝槽中之氧化矽膜9之膜厚薄。前述氧化矽膜9之膜厚變薄量就是藉由HDP-CVD法形成之壓縮應力較高之氧化矽膜10(上層)疊層在下層之氧化矽膜9上之厚度，最終形成在寬度相對較窄之元件隔離溝槽中元件隔離氧化膜之壓縮應力就被進一步提高。
如圖17所示，在使用上述製造方法之前和之後，應力差縮小了。即縮小了最終形成在寬度相對較窄之元件隔離溝槽中之隔離氧化膜之壓縮應力和最終形成在寬度相對較寬之元件隔離溝槽中之隔離氧化膜之壓縮應力的差。結果，減小作用在各種寬度之元件隔離溝槽4、5、6相鄰之元件隔離區域1a、1b、1c之壓縮應力之偏差，從而能夠減小形成在各個元件形成區域1a、1b、1c之MOS電晶體T1、T2、T3電特性之偏差。
實施方式2
在前述半導體裝置中，以利用SOD法形成聚矽氮烷膜為例，對形成在元件隔離溝槽中之氧化矽膜(下層)進行了說明。在第二實施方式中，以藉由O3-TEOS形成氧化矽膜為例進行說明。
在前述圖1所示步驟之後，如圖18所示，藉由使用了O3和TEOS混合氣體之CVD法，在將元件隔離溝槽4、5、6填充起來的狀態下在半導體基板1上形成氧化矽膜11。接著，如圖19所示，在900~1100℃溫度條件下的惰性氣體環境中進行熱處理，將氧化矽膜11緻密化。此外，在進行前述熱處理以前，也可以在300~900℃溫度條件下的水蒸氣環境中進行熱處理。
接下來，如圖20所示，以氮化矽膜3為蝕刻阻擋膜，藉由CMP法除去位於氮化矽膜3上表面以上之氧化矽膜11之部分。由此，氧化矽膜11a、11b、11c分別留在了各自所對應之元件隔離溝槽4、5、6內部。接著，如圖21所示，進行使用了稀氫氟酸(稀HF)或者緩衝氫氟酸(BHF)之濕蝕刻處理對氧化矽膜11進行蝕刻。
此時，如上前述，位於各自所對應之元件隔離溝槽4、5、6內部之氧化矽膜11a、11b、11c中，氧化矽膜11c之蝕刻速率最高，氧化矽膜11a之蝕刻速率最低。因此，對位於元件隔離溝槽4、5、6內部之氧化矽膜11a、11b、11c有選擇地進行蝕刻，氧化矽膜11c上表面位置最低，而氧化矽膜11a上表面位置最高。
此時，氧化矽膜11a、11b、11c之濕蝕刻量，以位於槽寬相對較寬之元件隔離溝槽4a之氧化矽膜11a之高度在氮化矽膜4與氧化矽膜2之界面以上，且高於元件隔離結構完成時之元件隔離氧化膜之高度為准。具體而言即是：最好是將完成時之元件隔離膜之高度設定為至少比半導體基板1之表面高。這樣設定是為了避免萬一元件隔離膜表面低於半導體基板1表面位置時出現以下問題：由於閘極電極包圍元件形成區域之端部所引起的逆窄溝道效應(Inverse Narrow Channel Effect)問題、由於閘極電極材料之蝕刻殘渣殘留在變低之部分(陷下的部分)所引起的問題。
接下來，如圖22所示，利用HDP-CVD法在半導體基板1上形成氧化矽膜10以覆蓋氧化矽膜11a、11b、11c。藉由利用HDP-CVD法，氧化矽膜10之密度就會變得比氧化矽膜11a、11b、11c之密度更高。此外，也可以在形成氧化矽膜10以後再進行熱處理。
接下來，如圖23所示，以氮化矽膜3為蝕刻阻止膜，利用CMP法將位於氮化矽膜3上表面以上之氧化矽膜10之部分除去，從而將半導體基板1之表面平坦化。如上前述，在元件隔離溝槽4內部，氧化矽膜10a殘留在氧化矽膜11a上；在元件隔離溝槽5內部，氧化矽膜10b殘留在氧化矽膜11b上；在元件隔離溝槽6內部，氧化矽膜10c殘留在氧化矽膜11c上。
接下來，如圖24所示，藉由以氫氟酸(HF)或者緩衝氫氟酸(BHF)進行濕蝕刻，將氧化矽膜10a、10b、10c之一部分除去。此時進行之濕蝕刻，要保證位於元件隔離溝槽4內部之氧化矽膜10a無殘留。
接下來，藉由使用熱磷酸(H3PO4)進行濕蝕刻，除去氮化矽膜3，再使用稀氫氟酸(HF)或者緩衝氫氟酸(BHF)進行濕蝕刻，除去氧化矽膜2。接著，利用熱氧化法在半導體基板1表面上形成將成為進行離子注入時之遮罩膜(screen film)之氧化矽膜(圖中未示出)。然後，藉由利用離子注入法，進行阱注入或進行用以決定電晶體之閾值電壓之特定雜質離子注入。接著，藉由再次使用稀氫氟酸(HF)或者緩衝氫氟酸(BHF)進行濕蝕刻，除去作為遮罩膜之氧化矽膜。
接下來，形成特定膜厚之閘極氧化膜21(參照圖26)。之後，在該閘極絕緣膜上形成特定的導電性膜(圖中未示出)。如圖25和圖26所示，在該導電性膜上進行特定之照相製版及蝕刻以橫切元件形成區域1a、1b、1c之狀態下形成閘極電極22；在夾著閘極電極22之元件形成區域1a、1b、1c之一個區域和另一個區域，注入特定導電型雜質離子。
如圖27所示，在元件形成區域1a形成了包括源極、汲極區域23a、23b和閘極電極22a之MOS電晶體T1；如圖28所示，在元件形成區域1b形成了包括源極、汲極區域24a、24b和閘極電極22b之MOS電晶體T2；如圖29所示，在元件形成區域1c形成了包括源極、汲極區域25a、25b和閘極電極22c之MOS電晶體T3。此外，在圖27到圖29之剖面圖中，假設在圖25所示剖面線XXVII-XXVII、XXVIII-XXVIII以及XXIX-XXIX方向也相鄰形成有與剖面線XXVI-XXVI方向上寬度相等之元件隔離溝槽時，示出了元件隔離溝槽中之疊層構造。
在上述半導體裝置中，利用O3-TEOS形成了氧化矽膜11作為形成在元件隔離溝槽4、5、6內之氧化矽膜(下層)。前述O3-TEOS系列氧化矽膜11也與上述由聚矽氮烷膜形成之氧化矽膜9一樣，形成在寬度更窄之元件隔離溝槽中之氧化矽膜11之濕蝕刻速率會更快。
如上前述，殘留在寬度相對較窄之元件隔離溝槽中之氧化矽膜11膜厚就比殘留在寬度相對較寬之元件隔離溝槽中之氧化矽膜11膜厚薄。前述氧化矽膜11之膜厚變薄量即為利用HDP-CVD法形成之壓縮應力較高之氧化矽膜10(上層)疊層在下層氧化矽膜11上之厚度，最終形成在寬度相對較窄之元件隔離溝槽中之元件隔離氧化膜之壓縮應力就被進一步提高。
如上前述，最終形成在寬度相對較窄之元件隔離溝槽中之元件隔離氧化膜之壓縮應力和最終形成在寬度相對較寬之元件隔離溝槽中之元件隔離氧化膜之壓縮應力的差被縮小，因而作用在各種寬度之元件隔離溝槽4、5、6所相鄰之元件隔離區域1a、1b、1c之壓縮應力之偏差就減小。結果可減小形成在各個元件形成區域1a、1b、1c之MOS電晶體T1、T2、T3電特性之偏差。
此外，在上述各個實施方式中，以利用SOD法形成之聚矽氮烷膜和O3-TEOS系列氧化矽膜為例，對作為形成在元件隔離溝槽之氧化矽膜(下層)進行了說明。其中，作為埋入在元件隔離溝槽中之氧化矽膜並不限於上述這些氧化矽膜，只要是在溫度約為1100℃條件下進行退火處理，使膜厚變薄5%以上之絕緣膜，就可獲得所希望之效果。
以上以MOS電晶體為例，對形成在元件形成區域之半導體元件進行了說明，但並不限於MOS電晶體，只要是其工作情況受到作用于元件形成區域之應力影響之半導體元件皆可適用。使用具有上述元件隔離溝槽之元件隔離構造，就能夠減小該半導體元件電特性上之偏差。
以上所公開之實施方式僅是其中一例，並不僅限於上述例子。另外，本發明之申請範圍並不僅限於上述內容，而是等同於申請專利範圍中前述之內容。所以，除了上述內容以外，還包括在申請專利範圍中前述範圍內對上述說明進行的各種變更。
 [產業上之可利性]
本半導體裝置適用於具有所謂STI構造申請專利範圍半導體裝置。
1．．．矽基板
1a．．．元件形成區域
1b．．．元件形成區域
1c．．．元件形成區域
2．．．氧化矽膜
3．．．氮化矽膜
4．．．元件隔離溝槽
5．．．元件隔離溝槽
6．．．元件隔離溝槽
7．．．氧化矽膜
8．．．聚矽氮烷膜
9．．．氧化矽膜
9a．．．氧化矽膜
9b．．．氧化矽膜
9c．．．氧化矽膜
10．．．氧化矽膜
10a．．．氧化矽膜
10b．．．氧化矽膜
10c．．．氧化矽膜
11．．．氧化矽膜
11a．．．氧化矽膜
11b．．．氧化矽膜
11c．．．氧化矽膜
21．．．閘極氧化膜
22．．．閘極佈線
22a．．．閘極電極
22b．．．閘極電極
22c．．．閘極電極
23a、23b．．．源極/汲極區域
24a、24b．．．源極/汲極區域
25a、25b．．．源極/汲極區域
T1 MOS．．．電晶體
T2 MOS．．．電晶體
T3 MOS．．．電晶體
圖1為一剖面圖，係本發明實施方式1所涉及之半導體裝置製造方法中一步驟之剖面圖；
圖2係實施方式1中在圖1所示步驟後所進行之步驟之剖面圖；
圖3係實施方式1中在圖2所示步驟後所進行之步驟之剖面圖；
圖4係實施方式1中在圖3所示步驟後所進行之步驟之剖面圖；
圖5係實施方式1中在圖4所示步驟後所進行之步驟之剖面圖；
圖6係實施方式1中在圖5所示步驟後所進行之步驟之剖面圖；
圖7係實施方式1中在圖6所示步驟後所進行之步驟之剖面圖；
圖8係實施方式1中在圖7所示步驟後所進行之步驟之剖面圖；
圖9係同實施方式中在圖8所示步驟後所進行之步驟之平面圖；
圖10係實施方式1中沿圖9所示剖面線X-X剖開之剖面圖；
圖11係實施方式1中沿圖9所示剖面線XI-XI剖開之剖面圖；
圖12係實施方式1中沿圖9所示剖面線XII-XII剖開之剖面圖；
圖13係實施方式1中沿圖9所示剖面線XIII-XIII剖開之剖面圖；
圖14係實施方式1中元件隔離氧化膜高度與元件隔離溝槽寬度之間關係之曲線圖；
圖15係實施方式1中氧化矽膜之應力與元件隔離溝槽寬度之間關係之曲線圖；
圖16係實施方式1中氧化矽膜之濕蝕刻速率與元件隔離溝槽寬度之間關係之示意圖；
圖17係實施方式1中對氧化矽膜之應力差進行改善之結果示意圖；
圖18係本發明實施方式2所涉及之半導體裝置製造方法中一步驟之剖面圖；
圖19係實施方式2中在圖18所示步驟後所進行之步驟之剖面圖；
圖20係實施方式2中在圖19所示步驟後所進行之步驟之剖面圖；
圖21係實施方式2中在圖20所示步驟後所進行之步驟之剖面圖；
圖22係實施方式2中在圖21所示步驟後所進行之步驟之剖面圖；
圖23係實施方式2中在圖22所示步驟後所進行之步驟之剖面圖；
圖24係實施方式2中在圖23所示步驟後所進行之步驟之剖面圖；
圖25係實施方式2中在圖24所示步驟後所進行之步驟之平面圖；
圖26係實施方式2中沿圖25所示剖面線XXVI-XXVI剖開之剖面圖；
圖27係實施方式2中沿圖25所示剖面線XXVII-XXVII剖開之剖面圖；
圖28係實施方式2中沿圖25所示剖面線XXVIII-XXVIII剖開之剖面圖；及
圖29係實施方式2中沿圖25所示剖面線XXIX-XXIX剖開之剖面圖。

Claims (10)

  1. 一種半導體裝置，其特徵在於：具有：分別具有特定寬度之多個元件隔離溝槽，包含第一元件隔離溝槽、第二元件隔離溝槽及第三元件隔離溝槽；及元件隔離絕緣膜，形成以分別填埋前述多個元件隔離溝槽；前述第一元件隔離溝槽以夾著半導體基板中之第一區域的方式，以第一寬度自前述半導體基板之表面形成至特定之深度；前述第二元件隔離溝槽以夾著前述半導體基板中之第二區域的方式，以較前述第一寬度窄之第二寬度自前述半導體基板之表面形成至特定之深度；前述第三元件隔離溝槽以夾著前述半導體基板中之第三區域的方式，以較前述第二寬度窄之第三寬度自前述半導體基板之表面形成至特定之深度；前述元件隔離絕緣膜包括：具有特定密度之第一絕緣膜以及密度比前述第一絕緣膜高之第二絕緣膜；前述多個元件隔離溝槽中，分別至少填埋有前述第一絕緣膜，且前述多個元件隔離溝槽之前述特定寬度越窄，前述第二絕緣膜隨之形成得越厚，前述第一絕緣膜以前述第一絕緣膜上未疊層前述第二絕緣膜之態樣填埋在前述第一元件隔離溝槽中， 前述第一絕緣膜和前述第二絕緣膜以前述第二絕緣膜疊層在前述第一絕緣膜上之態樣填埋在前述第二元件隔離溝槽中，前述第一絕緣膜和前述第二絕緣膜以前述第二絕緣膜疊層在前述第一絕緣膜上之態樣填埋在前述第三元件隔離溝槽中，填埋在前述第三元件隔離溝槽中之前述第二絕緣膜，形成得比填埋在前述第二元件隔離溝槽中之前述第二絕緣膜更厚；且填埋在前述第二元件隔離溝槽中之前述第一絕緣膜之上表面，高於填埋在前述第三元件隔離溝槽中之前述第一絕緣膜之上表面，填埋在前述第一元件隔離溝槽中之前述第一絕緣膜之上表面，高於填埋在前述第二元件隔離溝槽中之前述第一絕緣膜之前述上表面，且位置高於前述半導體基板之表面。
  2. 如請求項1之半導體裝置，其特徵在於：前述第二絕緣膜對於特定濕蝕刻液之濕蝕刻速率，比前述第一絕緣膜對於前述濕蝕刻液之濕蝕刻速率低。
  3. 如請求項1或2之半導體裝置，其特徵在於：前述第二絕緣膜因特定之熱處理而引起之膜收縮率，比前述第一絕緣膜因前述熱處理而引起之膜收縮率小。
  4. 如請求項1或2之半導體裝置，其特徵在於：前述第一絕緣膜係塗布膜或用O3-TEOS形成之氧化矽 膜；前述第二絕緣膜係以高密度電漿化學氣相沉積法形成之氧化矽膜。
  5. 如請求項1或2之半導體裝置，其特徵在於：包括：第一電晶體，形成於前述第一區域，且含有第一閘極電極；第二電晶體，形成於前述第二區域，且含有第二閘極電極；及第三電晶體，形成於前述第三區域，且含有第三閘極電極。
  6. 一種半導體裝置之製造方法，其特徵在於：包括以下步驟：形成用以在半導體基板之主表面上形成多個元件隔離溝槽之遮罩材；以前述遮罩材作為遮罩，藉由對前述半導體基板進行蝕刻，形成分別具有特定寬度之多個元件隔離溝槽；在前述半導體基板上形成第一絕緣膜，分別填埋前述多個元件隔離溝槽；對前述第一絕緣膜進行退火處理；以使前述第一絕緣膜位於前述多個元件隔離溝槽之各者中之部分殘留之態樣，將前述第一絕緣膜平坦化至前述遮罩材之表面為止；藉由對前述第一絕緣膜殘留在前述多個元件隔離溝槽 之各者中之部分進行濕蝕刻處理，使前述第一絕緣膜之上表面的位置分別降低至特定位置；在前述半導體基板上形成密度比經退火之前述第一絕緣膜更高之第二絕緣膜，以覆蓋前述第一絕緣膜殘留在前述多個元件隔離溝槽之各者中之部分；藉由對位於前述多個元件隔離溝槽之各者中之前述第二絕緣膜進行蝕刻，調整前述第二絕緣膜高度；以及將前述遮罩材除去；形成前述多個元件隔離溝槽之步驟包括：以夾著前述半導體基板中之第一區域之方式，形成具有第一寬度且具特定深度之第一元件隔離溝槽之步驟；以夾著前述半導體基板中之第二區域之方式，形成具有比前述第一寬度窄之第二寬度且具特定深度之第二元件隔離溝槽之步驟；以夾著前述半導體基板中之第三區域之方式，形成具有比前述第二寬度窄之第三寬度且具特定深度之第三元件隔離溝槽之步驟；使前述第一絕緣膜之上表面的位置降低之步驟，包含使殘留在前述第二元件隔離溝槽中之前述第一絕緣膜之上表面的位置，低於殘留在前述第一元件隔離溝槽中之前述第一絕緣膜之上表面的位置，並使殘留在前述第三元件隔離溝槽中之前述第一絕緣膜之上表面的位置，低於殘留在前述第二元件隔離溝槽中之前述第一絕緣膜之上表面的位置，且調整殘留在前述第一元件隔離溝槽中 之前述第一絕緣膜之上表面，使其高於前述半導體基板之表面之步驟；在調整前述第二絕緣膜高度之步驟中，前述多個元件隔離溝槽之前述特定寬度越窄，前述第二絕緣膜隨之殘留越厚，前述第一元件隔離溝槽中，未殘留前述第二絕緣膜之部分，前述第二元件隔離溝槽中，殘留前述第二絕緣膜之部分，在前述第三元件隔離溝槽中，殘留之前述第二絕緣膜之部分之膜厚，調整為比前述第二元件隔離溝槽中所殘留之前述第二絕緣膜之部分之膜厚更厚。
  7. 如請求項6之半導體裝置之製造方法，其特徵在於：前述第二絕緣膜對於特定濕蝕刻液之濕蝕刻速率，比前述第一絕緣膜對於前述濕蝕刻液之濕蝕刻速率低。
  8. 如請求項6或7之半導體裝置之製造方法，其特徵在於：前述第二絕緣膜因特定熱處理而引起之膜收縮率，比前述第一絕緣膜因前述熱處理而引起之膜收縮率小。
  9. 如請求項6或7之半導體裝置之製造方法，其特徵在於：在形成前述第一絕緣膜之步驟中，將塗布膜或用O3-TEOS形成之氧化矽膜作為前述第一絕緣膜；在形成前述第二絕緣膜之步驟中，將以高密度電漿化學氣相沉積法形成之氧化矽膜作為前述第二絕緣膜。
  10. 如請求項6或7之半導體裝置之製造方法，其特徵在於： 在調整前述第二絕緣膜高度之步驟後，還包括以下步驟：在前述第一區域形成含有第一閘極電極之第一電晶體；在前述第二區域形成含有第二閘極電極之第二電晶體；及在前述第三區域形成含有第三閘極電極之第三電晶體。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8114756B1 (en) * 2010-08-04 2012-02-14 Spansion Llc Method and manufacture for high voltage gate oxide formation after shallow trench isolation formation
JP5670777B2 (ja) * 2011-02-10 2015-02-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN102693932B (zh) * 2011-03-23 2014-06-11 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的制造方法
US8748989B2 (en) * 2012-02-28 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistors
CN103579116B (zh) * 2012-08-10 2017-05-31 南亚科技股份有限公司 在基底中制作多个沟槽的方法
US8785907B2 (en) * 2012-12-20 2014-07-22 Intel Corporation Epitaxial film growth on patterned substrate
KR102013842B1 (ko) 2013-02-08 2019-08-26 삼성전자주식회사 반도체 소자의 제조 방법
US9082654B2 (en) 2013-05-30 2015-07-14 Rohm Co., Ltd. Method of manufacturing non-volatile memory cell with simplified step of forming floating gate
JP2015050375A (ja) * 2013-09-03 2015-03-16 株式会社東芝 半導体装置の製造方法
US9196728B2 (en) * 2013-12-31 2015-11-24 Texas Instruments Incorporated LDMOS CHC reliability
JP2015204443A (ja) * 2014-04-16 2015-11-16 マイクロン テクノロジー， インク． 半導体装置およびその製造方法
US20150340274A1 (en) * 2014-05-23 2015-11-26 GlobalFoundries, Inc. Methods for producing integrated circuits with an insultating layer
EP3214641B1 (en) 2014-10-31 2021-05-05 Shindengen Electric Manufacturing Co., Ltd. Method of manufacturing semiconductor device and resist glass
US9761658B2 (en) 2014-12-30 2017-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench isolation structure with raised portion between active areas and manufacturing method thereof
US9419015B1 (en) * 2015-03-13 2016-08-16 Globalfoundries Inc. Method for integrating thin-film transistors on an isolation region in an integrated circuit and resulting device
CN106340455B (zh) * 2015-07-06 2021-08-03 联华电子股份有限公司 半导体元件及其制作方法
CN105448807B (zh) * 2015-11-20 2017-11-10 浙江正邦电子股份有限公司 一种半导体器件芯片对通隔离制造工艺
US9935000B2 (en) * 2016-02-29 2018-04-03 Intel Corporation Slit stress modulation in semiconductor substrates
CN107481933B (zh) * 2016-06-08 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
US10141305B2 (en) * 2016-09-15 2018-11-27 Qualcomm Incorporated Semiconductor devices employing field effect transistors (FETs) with multiple channel structures without shallow trench isolation (STI) void-induced electrical shorts
US9824934B1 (en) * 2016-09-30 2017-11-21 International Business Machines Corporation Shallow trench isolation recess process flow for vertical field effect transistor fabrication
CN108346699B (zh) * 2017-01-23 2021-02-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件及制备方法、电子装置
US10354924B2 (en) * 2017-08-30 2019-07-16 Macronix International Co., Ltd. Semiconductor memory device and method of manufacturing the same
JP2017224857A (ja) * 2017-09-13 2017-12-21 ローム株式会社 半導体装置および半導体装置の製造方法
US20190157048A1 (en) * 2017-11-17 2019-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Plasma processing apparatus and method for forming semiconductor device structure
KR102550651B1 (ko) * 2018-06-22 2023-07-05 삼성전자주식회사 반도체 소자 및 그의 제조 방법
CN109300784A (zh) * 2018-09-30 2019-02-01 上海华力集成电路制造有限公司 半导体器件的介电层化学机械研磨方法
JP7537840B2 (ja) * 2019-03-29 2024-08-21 ラピスセミコンダクタ株式会社 半導体装置の製造方法及び固体撮像装置の製造方法
CN112802796B (zh) * 2019-11-13 2024-07-12 长鑫存储技术有限公司 浅沟槽隔离结构及其形成方法、掩膜结构
CN114823675A (zh) * 2021-01-29 2022-07-29 长鑫存储技术有限公司 半导体器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060151855A1 (en) * 2004-11-25 2006-07-13 Masahiro Kiyotoshi Semiconductor device and method of manufacturing the same
JP2008053338A (ja) * 2006-08-23 2008-03-06 Elpida Memory Inc 半導体装置の製造方法
JP2008311244A (ja) * 2007-06-12 2008-12-25 Panasonic Corp 半導体装置の製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114362A (ja) 1998-10-02 2000-04-21 Nec Corp 半導体装置の製造方法
JP2000183150A (ja) 1998-12-11 2000-06-30 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP2001203263A (ja) 2000-01-20 2001-07-27 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JP2001244328A (ja) 2000-02-29 2001-09-07 Denso Corp 半導体装置の製造方法
JP2003031650A (ja) * 2001-07-13 2003-01-31 Toshiba Corp 半導体装置の製造方法
KR100428805B1 (ko) * 2001-08-09 2004-04-28 삼성전자주식회사 트렌치 소자분리 구조체 및 그 형성 방법
KR100443126B1 (ko) * 2002-08-19 2004-08-04 삼성전자주식회사 트렌치 구조물 및 이의 형성 방법
JP2004311487A (ja) * 2003-04-02 2004-11-04 Hitachi Ltd 半導体装置の製造方法
US6869860B2 (en) * 2003-06-03 2005-03-22 International Business Machines Corporation Filling high aspect ratio isolation structures with polysilazane based material
GB0312796D0 (en) * 2003-06-04 2003-07-09 Trikon Technologies Ltd Trench filling methods
US20040248375A1 (en) * 2003-06-04 2004-12-09 Mcneil John Trench filling methods
KR100512939B1 (ko) * 2003-07-10 2005-09-07 삼성전자주식회사 트렌치 소자분리 방법
JP2005166700A (ja) * 2003-11-28 2005-06-23 Toshiba Corp 半導体装置及びその製造方法
US7682927B2 (en) * 2005-03-25 2010-03-23 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
JP2007142311A (ja) 2005-11-22 2007-06-07 Toshiba Corp 半導体装置及びその製造方法
US7268057B2 (en) * 2005-03-30 2007-09-11 Micron Technology, Inc. Methods of filling openings with oxide, and methods of forming trenched isolation regions
JP5116229B2 (ja) * 2005-09-09 2013-01-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7811935B2 (en) * 2006-03-07 2010-10-12 Micron Technology, Inc. Isolation regions and their formation
JP2007281300A (ja) 2006-04-10 2007-10-25 Toshiba Corp 半導体装置およびその製造方法
JP4751232B2 (ja) * 2006-04-21 2011-08-17 株式会社東芝 不揮発性半導体記憶装置
JP2007335807A (ja) 2006-06-19 2007-12-27 Toshiba Corp 半導体装置の製造方法
CN100550343C (zh) * 2007-01-26 2009-10-14 联华电子股份有限公司 半导体元件的浅沟槽隔离层及其制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060151855A1 (en) * 2004-11-25 2006-07-13 Masahiro Kiyotoshi Semiconductor device and method of manufacturing the same
JP2008053338A (ja) * 2006-08-23 2008-03-06 Elpida Memory Inc 半導体装置の製造方法
JP2008311244A (ja) * 2007-06-12 2008-12-25 Panasonic Corp 半導体装置の製造方法

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