KR100734088B1 - 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 돌기형 트랜지스터의 제조시, 소자의 신뢰성 및 셀 특성을 효과적으로 개선하여 제조 수율을 향상시킬 수 있는 트랜지스터의 제조방법을 개시한다. 개시된 본 발명의 트랜지스터의 제조방법은, 활성 영역 및 소자분리 영역이 구비된 반도체 기판을 제공하는 단계; 상기 소자분리 영역의 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 하부에 유동성 절연막을 형성하는 단계; 상기 유동성 절연막 상에 상기 트렌치를 매립하도록 치밀한 절연막을 형성하여 소자분리막을 형성하는 단계; 상기 활성 영역의 일부 측면이 노출되도록 상기 치밀한 절연막 및 유동성 절연막의 일부 영역을 식각하는 단계; 상기 식각되지 않은 유동성 절연막의 측면에 스페이서막을 형성하는 단계; 상기 유동성 절연막의 측면에 형성된 스페이서막을 포함한 기판 결과물 상에 게이트를 형성하는 단계;를 포함한다.
Description
도 1은 반도체 소자의 평면도.
도 2a 내지 도 2c는 도 1의 A－A´선 및 B－B´선에 대응하며, 종래기술에 따른 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도.
도 3은 종래기술의 문제점을 나타내는 단면도.
도 4a 내지 도 4f는 도 1의 A－A´선 및 B－B´선에 대응하며, 본 발명의 실시예에 따른 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
41 : 반도체 기판 42 : 패드산화막
43 : 패드질화막 44 : 제1하드마스크막
T´: 트렌치 45 : SOG막
46 : HDP막 47 : 소자분리막
48 : 스페이서막 49 : 게이트도전막
50 : 금속계막 51 : 제2하드마스크막
52 : 게이트
본 발명은 트랜지스터의 제조방법에 관한 것으로, 특히, 돌기형 트랜지스터의 제조시 소자의 신뢰성 및 셀 특성을 효과적으로 개선하여 제조 수율을 향상시킬 수 있는 트랜지스터의 제조방법에 관한 것이다.
최근, 고집적 모스펫(MOSFET) 소자의 디자인 룰이 100nm급 이하로 급격히 감소함에 따라 그에 대응하여 트랜지스터의 채널 길이(Length)와 폭(Width)이 감소하고 있고, 아울러, 접합영역으로의 도핑농도는 증가하여 전계(Electric Field) 증가에 따른 접합 누설 전류는 증가하고 있다. 이로 인해 기존의 플래너(Planer) 채널 구조를 갖는 트랜지스터의 구조로는 고집적 소자에서 요구하는 문턱전압 값을 얻기가 어려워지게 되었고, 리프레쉬 특성을 향상시키는데 한계점에 이르게 되었다.
이에, 채널 영역을 확장시킬 수 있는 3차원 구조의 채널을 갖는 모스펫 소자의 구현에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.
이러한 노력의 하나로 최근 로직 소자(Logic Device) 분야에서는 3차원 구조의 채널을 갖는 트랜지스터로서 돌기형 트랜지스터(Fin Transistor) 구조가 제안된 바 있다. 상기 돌기형 트랜지스터는 소자분리 영역을 식각해 활성 영역을 돌출시킴으로써, 활성 영역의 양측면 및 상부면을 노출시키고, 그런 다음, 돌출된 활성 영역을 감싸도록 게이트 라인을 형성시킨 구조로서, 이 경우, 활성 영역의 노출된 세 면 모두에 채널이 형성되어 채널을 통한 전류구동(Current Drive) 특성이 획기적으로 향상된다.
도 1은 반도체 소자의 평면도이고, 도 2a 내지 도 2c는 도 1의 A－A´선 및 B－B´선에 대응하며 종래기술에 따른 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도로서, 이하에서는, 도 2a 내지 도 2c를 참조하여 종래 기술에 따른 돌기형 트랜지스터의 제조방법을 설명하기로 한다.
여기서, 도 1의 미설명된 도면부호 11은 활성 영역을, 12는 소자분리 영역을, 13은 게이트라인을 각각 나타낸다.
도 2a를 참조하면, 활성 영역과 소자분리 영역이 구비된 반도체 기판(21)의 소자분리 영역을 식각하여 트렌치(T)를 형성한 다음, 상기 트렌치를 매립하도록 소자분리막(24)을 형성한다. 이때, 상기 소자분리막(24)은 SOG(Spin-On Glass)막(22)과 HDP(High Density Plasma)막(23)의 적층구조로 형성한다. 이는, 반도체 소자의 고집적화로 인하여 미세해진 소자분리 영역의 매립시 매립 특성을 향상시키기 위함이다.
도 2b를 참조하면, 상기 활성 영역의 일부 측면이 노출되도록 상기 HDP막(23) 및 SOG막(22)의 일부을 식각하여 핀 패턴을 형성한다. 여기서, 상기 핀 패턴의 형성시 트렌치(T) 하부의 SOG막(22)이 노출된다.
도 2c를 참조하면, 상기 핀 패턴을 포함한 기판(21) 결과물을 세정한다. 이때, 상기 HDP막(23)과 SOG막(22)의 식각 속도 차이로 인하여 상기 핀 패턴의 SOG막(22) 부분이 조금더 많이 식각된다.
이어서, 상기 핀 패턴을 포함한 기판 결과물 상에 게이트절연막(도시안됨), 게이트도전막(25), 금속계막(26) 및 하드마스크막(27)이 적층된 구조의 게이트(28) 를 형성한다. 이후, 도시하지는 않았으나, 상기 게이트(28) 양측 기판 영역에 소오스/드레인 영역을 형성하여 돌기형 트랜지스터를 제조한다.
그러나, 전술한 종래기술에서는 SOG막과 HDP막의 식각 속도 차이로 인하여 상기 핀 패턴의 양측면의 SOG막에 보윙 현상이 발생하게 되며, 도 3에 도시된 바와 같이, 게이트(28) 형성 공정시 증착된 게이트도전막(25)이 상기 보윙 현상이 발생하는 부분(B)에 잔류하게 된다. 이로 인하여, 게이트 배선시 합선 현상이 유발되며 소자의 속도 및 제조 수율이 저하되므로, 반도체 소자의 신뢰성 및 셀 특성이 저하된다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 안출된 것으로, 돌기형 트랜지스터의 제조시 제조 수율을 향상시키며 소자의 신뢰성 및 셀 특성을 개선할 수 있는 트랜지스터의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은, 활성 영역 및 소자분리 영역이 구비된 반도체 기판을 제공하는 단계; 상기 소자분리 영역의 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 하부에 유동성 절연막을 형성하는 단계; 상기 유동성 절연막 상에 상기 트렌치를 매립하도록 치밀한 절연막을 형성하여 소자분리막을 형성하는 단계; 상기 활성 영역의 일부 측면이 노출되도록 상기 치밀한 절연막 및 유동성 절연막의 일부 영역을 식각하는 단계; 상기 식각되지 않은 유동성 절연막의 측면에 스페이서막을 형성하는 단계; 상기 유동성 절연막의 측면에 형 성된 스페이서막을 포함한 기판 결과물 상에 게이트를 형성하는 단계;를 포함한다.
여기서, 상기 유동성 절연막은 SOG(Spin-On Glass)막으로 형성한다.
상기 치밀한 절연막은 HDP(High Density Plasma)막으로 형성한다.
상기 트렌치의 하부에 유동성 절연막을 형성하는 단계는, 상기 트렌치 내에 유동성 절연막을 증착하는 단계;와 상기 트렌치의 하부에만 유동성 절연막이 잔류되도록 트렌치 상부의 유동성 절연막 부분을 습식 식각을 통해 제거하는 단계;를 포함한다.
상기 트렌치 상부의 유동성 절연막 부분을 제거하는 습식 식각은 희석된 불산 용액(HF+H2O), 또는, 불화암모늄 용액(NH4F+H2O)으로 수행한다.
상기 트렌치 내에 유동성 절연막을 증착하는 단계 후, 상기 트렌치 상부의 유동성 절연막 부분을 습식 식각을 통해 제거하는 단계 전, 상기 유동성 절연막이 안정화되도록 베이킹하는 단계;와 상기 베이킹된 유동성 절연막이 경화되도록 어닐링하는 단계;를 더 포함한다.
상기 베이킹은 100∼400℃의 온도에서 수행한다.
상기 어닐링은 300∼700℃의 온도와 O2,H2/O2,H2O 분위기에서 수행한다.
상기 유동성 절연막을 어닐링한 후, 상기 유동성 절연막을 CMP(Chemical Mechanical Polishing)하는 단계를 더 포함한다.
상기 유동성 절연막의 측면에 스페이서막을 형성하는 단계는, 상기 활성 영역의 일부 측면이 노출된 기판 결과물 상에 스페이서막을 증착하는 단계;와 상기 스페이서막이 유동성 절연막의 측면에만 잔류되도록 상기 스페이서막을 에치백하는 단계;를 포함한다.
상기 스페이서막을 에치백하는 단계는 플라즈마 식각 방식으로 수행한다.
상기 스페이서막을 형성하는 단계 후, 그리고, 상기 게이트를 형성하는 단계 전, 상기 스페이서막을 포함한 기판 결과물을 세정하는 단계;를 더 포함한다.
상기 세정은 희석된 불산 첨가 용액을 사용하는 습식 식각, 또는, 플라즈마를 사용하는 건식 세정 방식으로 수행한다.
상기 세정은 스페이서막이 5∼10Å의 두께만큼 식각되도록 수행한다.
상기 트렌치를 형성하는 단계 후, 그리고, 상기 트렌치 내에 유동성 절연막을 증착하는 단계 전, 상기 트렌치 내에 측벽산화막과 라이너질화막을 차례로 형성하는 단계;를 더 포함한다.
상기 유동성 절연막은 트렌치의 1/4∼3/4을 매립하도록 형성한다.
상기 스페이서막은 산화막으로 형성한다.
상기 스페이서막은 700∼900℃의 온도와 50mTorr∼10Torr의 압력에서 SiH4, Si2H6 및 Si2H2Cl2 가스와 N2O, O2 가스의 열화학반응을 통해 형성한다.
상기 스페이서막의 피복률이 70∼95%가 되도록 형성한다.
상기 스페이서막은 30∼200Å의 두께로 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명 하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 SOG막과 HDP막의 적층구조로 이루어진 소자분리막을 식각하여 핀 패턴을 형성한 다음, 상기 핀 패턴의 보윙 현상이 발생되는 부분에 스페이서막을 형성한다.
이렇게 하면, 상기 보윙 현상이 효과적으로 방지할 수 있으므로 제조 수율을 향상시키며, 이를 통해, 소자의 신뢰성 및 셀 특성을 개선할 수 있다.
자세하게, 도 4a 내지 도 4f는 도 1의 A－A´선 및 B－B´선에 대응하며, 본 발명의 실시예에 따른 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 4a를 참조하면, 활성 영역과 소자분리 영역이 구비된 반도체 기판(41) 상에 패드산화막(42)과 패드질화막(43)의 적층구조로 이루어진 제1하드마스크막(44)을 형성한다. 여기서, 상기 패드산화막(42)은 통상 실리콘산화막(SiO2)으로 형성하고 상기 패드질화막(43)은 통상 실리콘질화막(Si3N4)으로 형성한다. 이어서, 상기 제1하드마스크막(44) 및 기판(41)을 차례로 건식 식각하여 기판(41) 소자분리 영역에 트렌치(T´)를 형성한다.
도 4b를 참조하면, 상기 트렌치(T´) 내에 측벽산화막(도시안됨)과 라이너질화막(도시안됨)을 차례로 형성한다. 이때, 상기 측벽산화막은 통상 실리콘산화막(SiO2)으로 형성하고, 상기 라이너질화막은 통상 실리콘질화막(Si3N4)으로 형성한다.
이어서, 상기 트렌치(T´)를 포함한 기판 결과물 상에 SOG(Spin-On Glass)막(45)을 증착한 다음, 상기 SOG막(45)이 안정화되도록 베이킹하며, 상기 베이킹된 SOG막(45)이 경화되도록 어닐링한다. 여기서, 상기 베이킹은 100∼400℃ 정도의 온도에서 수행하며, 상기 어닐링은 300∼700℃ 정도의 온도와 O2,H2/O2,H2O 분위기에서 수행한다. 이때, 상기 SOG막(45)을 어닐링한 후, 상기 SOG막(45)에 CMP 공정을 수행하여도 무방하다.
그 다음, 상기 트렌치(T´)의 하부에만 SOG막(45)이 잔류되도록 트렌치(T´) 상부의 SOG막(45) 부분을 습식 식각을 통해 제거한다. 이때, 상기 습식 식각은 희석된 불산 용액(HF+H2O), 또는, 불화암모늄 용액(NH4F+H2O)을 사용하여 수행한다. 여기서, 상기 습식 식각후, 잔류되는 SOG막(45)의 높이는 후속으로 형성되는 HDP막의 매립 특성과 소자의 디자인 룰(Design Rule)에 따라 다르며, 일반적으로 SOG막(45)이 상기 트렌치(T´)의 1/4∼3/4 정도의 깊이를 매립하도록 한다.
계속해서, 상기 트렌치(T´)를 완전 매립하도록 SOG막(45) 상에 HDP(High Density Plasma)막(46)을 증착하여, 상기 기판(41)의 액티브 영역을 한정하는 소자분리막(47)을 형성한다. 이어서, 소자분리막(47)의 표면을 CMP(Chemical Mechanical Polishing)한다.
여기서, 상기 소자분리막(47)을 SOG막(45)과 HDP막(46)의 적층구조로 형성한 것은, 최근 반도체 소자의 고집적화 추세에 따라 미세해진 소자분리 영역의 매립시 매립 특성을 향상시키기 위함이다. 연이어, 상기 CMP된 소자분리막(47)을 포함한 기판(41) 결과물에서 상기 제1하드마스크막 및 라이너질화막의 일부를 제거한다.
도 4c를 참조하면, 상기 HDP막(46) 및 SOG막(45)으로 구성된 소자분리막(47)을 건식 식각하여 상기 활성 영역의 일부 측면이 돌출된 핀 패턴을 형성한다. 이때, 상기 핀 패턴의 형성시 트렌치(T´) 하부의 SOG막(45)이 노출된다.
이어서, 상기 핀 패턴을 포함한 기판(41) 결과물을 세정한다. 이때, 상기 HDP막(46)과 SOG막(45)의 식각 속도 차이로 인하여 SOG막(45)이 조금더 많이 식각되어, 상기 핀 패턴 양측의 SOG막(45) 부분에서 보윙 현상이 발생하게 된다.
도 4d를 참조하면, 상기 핀 패턴이 형성된 기판(41) 표면 상에 피복성이 좋은 막, 예컨데, 실리콘산화막(SiO2)을 사용하여 스페이서막(48)을 형성한다. 여기서, 상기 스페이서막(48)은 700∼900℃ 정도의 온도와 50mTorr∼10Torr 정도의 압력에서 SiH4, Si2H6 및 Si2H2Cl2 가스와 N2O, O2 가스의 열화학반응을 통해 형성하며, 상기 핀 패턴에 대한 스페이서막(48)의 피복률(Step Coverage)이 70∼95% 정도가 되도록 30∼200Å 정도의 두께로 형성한다.
도 4e를 참조하면, 상기 스페이서막(48)이 상기 핀 패턴 양측면의 SOG막(45) 상에만 잔류되도록 상기 스페이서막(48)을 건식 식각한다. 여기서, 상기 건식 식각 공정은 직진성이 우수한 플라즈마 식각 방식을 사용하여 수행한다.
그다음, 상기 건식 식각된 스페이서막(48)을 포함한 기판(41) 결과물을 세정한다. 이때, 상기 세정은 희석된 불산 첨가 용액을 사용하는 습식 식각, 또는, 플라즈마를 사용하는 건식 세정 방식으로 수행하며, 상기 세정을 통해 스페이서 막(48)이 5∼10Å 정도의 두께만큼 식각되도록 한다.
여기서, 핀 패턴 측면의 SOG막(45)에 스페이서막(48)을 형성함으로써 상기 SOG막(45)과 HDP막(46)의 식각 속도 차이로 인해 유발되는 보윙 현상을 효과적으로 억제할 수 있으며, 이를 통해, 상기 보윙 현상으로 인한 소자간의 합선 및 소자의 신뢰성 저하를 방지할 수 있다.
도 4f를 참조하면, 스페이서막(48)을 포함한 기판(41) 결과물 상에 게이트절연막(도시안됨)을 형성한 다음, 게이트도전막(49), 금속계막(50) 및 제2하드마스크막(51)을 차례로 증착한다. 이어서, 상기 막들(51,50,49)을 차례로 패터닝하여 게이트(52)를 형성한다.
이때, 상기 게이트절연막은 통상 열산화 공정을 통한 산화막으로 형성하고, 상기 게이트도전막(49)은 통상 폴리실리콘막으로 형성한다. 또한, 상기 금속계막(50)은 통상 텅스텐막, 또는, 텅스텐실리사이드막으로 형성하며, 상기 제2하드마스크막(51)은 통상 실리콘질화막(Si3N4)으로 형성한다.
이후, 도시하지는 않았으나, 상기 게이트 양측벽에 스페이서를 형성하고, 상기 게이트의 기판 영역에 소오스/드레인 영역을 형성하여 돌기형 트랜지스터(Fin Transister)를 제조한다.
여기서, 본 발명은 상기 보윙 현상을 유발하는 부분에 스페이서막을 형성함으로써 상기 부분에서 보이드가 발생될 가능성을 줄일 수 있고, 또한, 상기 부분에 게이트 도전막이 잔류하는 것을 방지하여 게이트 라인 간의 합선 등으로 인한 소자 불량을 감소시킬 수 있다. 따라서, 소자의 신뢰성 및 셀 특성을 효과적으로 개선할 수 있으며, 이를 통해, 제조 수율을 향상시켜 제조 원가를 절감할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 핀 패턴의 형성시 보윙 현상이 발생한 부분에 스페이서를 형성함으로써 상기 부분에 게이트도전막이 잔류하는 것을 방지할 수 있으며, 이를 통해, 상기 보윙 현상을 완화시킬 수 있다.
또한, 본 발명은 상기 보윙 현상을 완화함으로써 게이트 라인의 형성 공정을 용이하게 하고 배선의 신뢰도를 향상시키며, 반도체 소자의 속도를 향상시킬 수 있다.
게다가, 본 발명은 돌기형 트랜지스터의 제조시 소자의 속도를 향상시킴으로써 소자의 신뢰성 및 셀 특성을 효과적으로 개선할 수 있으며, 이를 통해, 제조 수율을 향상시켜 제조 원가를 절감할 수 있다.
Claims (20)
- 활성 영역 및 소자분리 영역이 구비된 반도체 기판을 제공하는 단계;상기 소자분리 영역의 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치의 하부에 유동성 절연막을 형성하는 단계;상기 유동성 절연막 상에 상기 트렌치를 매립하도록 치밀한 절연막을 형성하여 소자분리막을 형성하는 단계;상기 활성 영역의 일부 측면이 노출되도록 상기 치밀한 절연막 및 유동성 절연막의 일부 영역을 식각하는 단계;상기 식각되지 않은 유동성 절연막의 측면에 스페이서막을 형성하는 단계;상기 유동성 절연막의 측면에 형성된 스페이서막을 포함한 기판 결과물 상에 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 유동성 절연막은 SOG(Spin-On Glass)막으로 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 치밀한 절연막은 HDP(High Density Plasma)막으로 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 트렌치의 하부에 유동성 절연막을 형성하는 단계는,상기 트렌치 내에 유동성 절연막을 증착하는 단계;상기 트렌치의 하부에만 유동성 절연막이 잔류되도록 트렌치 상부의 유동성 절연막 부분을 습식 식각을 통해 제거하는 단계;를 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 4 항에 있어서,상기 트렌치 상부의 유동성 절연막 부분을 제거하는 습식 식각은 희석된 불산 용액(HF+H2O), 또는, 불화암모늄 용액(NH4F+H2O)으로 수행하는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 4 항에 있어서,상기 트렌치 내에 유동성 절연막을 증착하는 단계 후, 상기 트렌치 상부의 유동성 절연막 부분을 습식 식각을 통해 제거하는 단계 전,상기 유동성 절연막이 안정화되도록 베이킹하는 단계;상기 베이킹된 유동성 절연막이 경화되도록 어닐링하는 단계;를 더 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 베이킹은 100∼400℃의 온도에서 수행하는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 어닐링은 300∼700℃의 온도와 O2,H2/O2,H2O 분위기에서 수행하는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 유동성 절연막을 어닐링한 후, 상기 유동성 절연막을 CMP(Chemical Mechanical Polishing)하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 유동성 절연막의 측면에 스페이서막을 형성하는 단계는,상기 활성 영역의 일부 측면이 노출된 기판 결과물 상에 스페이서막을 증착하는 단계;상기 스페이서막이 유동성 절연막의 측면에만 잔류되도록 상기 스페이서막을 에치백하는 단계;를 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 10 항에 있어서,상기 스페이서막을 에치백하는 단계는 플라즈마 식각 방식으로 수행하는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 스페이서막을 형성하는 단계 후, 그리고, 상기 게이트를 형성하는 단계 전,상기 스페이서막을 포함한 기판 결과물을 세정하는 단계;를 더 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 12 항에 있어서,상기 세정은 희석된 불산 첨가 용액을 사용하는 습식 식각, 또는, 플라즈마를 사용하는 건식 세정 방식으로 수행하는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 12 항에 있어서,상기 세정은 스페이서막이 5∼10Å의 두께만큼 식각되도록 수행하는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 트렌치를 형성하는 단계 후, 그리고, 상기 트렌치 내에 유동성 절연막을 증착하는 단계 전,상기 트렌치 내에 측벽산화막과 라이너질화막을 차례로 형성하는 단계;를 더 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 유동성 절연막은 트렌치의 1/4∼3/4을 매립하도록 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 스페이서막은 산화막으로 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 스페이서막은 700∼900℃의 온도와 50mTorr∼10Torr의 압력에서 SiH4, Si2H6 및 Si2H2Cl2 가스와 N2O, O2 가스의 열화학반응을 통해 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 스페이서막의 피복률이 70∼95%가 되도록 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 스페이서막은 30∼200Å의 두께로 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
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