KR100949865B1 - 반도체 소자의 소자 분리막 제조 방법 - Google Patents
반도체 소자의 소자 분리막 제조 방법 Download PDFInfo
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Abstract
본 발명은 패드 질화막과 패드 산화막 사이에 폴리실리콘층을 형성하고 H2 분위기에서 어닐링 공정을 수행함으로써, 후속 공정인 내벽 산화막 형성 공정에서 트렌치의 상부 코너가 라운딩되어 전계가 집중되는 것을 방지하고 활성 영역과 소자 분리 영역 사이에 모트(moat)가 발생하는 것을 억제하는 반도체 소자의 소자 분리막 제조 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 소자 분리막 제조 방법은 반도체 기판 상부에 패드 산화막, 폴리실리콘층 및 패드 질화막을 순차적으로 형성하는 단계와, 소자분리마스크를 이용하여 상기 패드 질화막 및 폴리실리콘층을 식각하여 상기 패드 산화막의 소정 영역을 노출시키는 단계와, H2 분위기에서 어닐링 공정을 수행하는 단계와, 상기 노출된 패드 산화막 및 그 하부의 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 매립하는 갭필 절연막을 상기 구조물의 전면에 형성하는 단계와, 평탄화 공정을 수행하여 상기 폴리실리콘층을 노출시키는 단계 및 상기 폴리실리콘층을 제거하는 단계를 포함한다.
Description
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 소자 분리막 제조 방법을 도시한 단면도들.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 소자 분리막 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자의 소자 분리막 제조 방법에 관한 것으로, 특히 패드 질화막과 패드 산화막 사이에 폴리실리콘층을 형성하고 H2 분위기에서 어닐링 공정을 수행함으로써, 후속 공정인 내벽 산화막 형성 공정에서 트렌치의 상부 코너가 라운딩되어 전계가 집중되는 것을 방지하고 활성 영역과 소자 분리 영역 사이에 모트(moat)가 발생하는 것을 억제하는 반도체 소자의 소자 분리막 제조 방법에 관한 것이다.
도면을 참조하여 종래 기술을 간략하게 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 소자 분리막 제조 방법을 도시한 단면도들이다. 도 1a 내지 도 1e를 참조하면, 반도체 기판(10) 상부에 패드 산화막(20) 및 패드 질화막(30)을 순차적으로 형성한 후 소자분리마스크(미도시)를 이용하여 패드 질화막(30) 및 패드 산화막(20)을 식각하여 반도체 기판(10)의 소정 영역을 노출시킨다. 그 다음에, 패드 질화막(30) 및 패드 산화막(20)을 마스크로 반도체 기판(10)을 식각하여 트렌치(40)를 형성한 후 트렌치(40)를 매립하는 갭필 절연막(50)을 상기 구조물의 전면에 형성한 후 평탄화 공정을 수행하여 소자 분리막(60)을 형성한다.
상기의 종래 기술에 따른 반도체 소자의 소자 분리막 제조 방법은 트렌치의 상부 코너가 뾰쪽하여 전계가 집중되게 되어 트랜지스터의 오동작이 발생하며, 활성 영역과 소자 분리 영역의 경계면에 모트가 발생되어 험프(hump)의 원인이 된다는 문제점이 있다. 또한, 질화막을 하드 마스크로 사용하므로 인산을 이용한 후속 식각 공정에서 완벽하게 제거되지 않는 다는 문제점이 있다.
본 발명은 패드 질화막과 패드 산화막 사이에 폴리실리콘층을 형성하고 H2 분위기에서 어닐링 공정을 수행함으로써, 후속 공정인 내벽 산화막 형성 공정에서 트렌치의 상부 코너가 라운딩되어 전계가 집중되는 것을 방지하고 활성 영역과 소자 분리 영역 사이에 모트(moat)가 발생하는 것을 억제하는 반도체 소자의 소자 분리막 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 소자 분리막 제조 방법은 반도체 기판 상부에 패드 산화막, 폴리실리콘층 및 패드 질화막을 순차적으로 형성하는 단계와, 소자분리마스크를 이용하여 상기 패드 질화막 및 폴리실리콘층을 식각하여 상기 패드 산화막의 소정 영역을 노출시키는 단계와, H2 분위기에서 어닐링 공정을 수행하는 단계와, 상기 노출된 패드 산화막 및 그 하부의 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 포함하는 상기 반도체 기판, 상기 폴리실리콘층 및 상기 패드 질화막 상부에 갭필 절연막을 형성하는 단계와, 평탄화 공정을 수행하여 상기 폴리실리콘층을 노출시키는 단계 및 상기 폴리실리콘층을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 소자 분리막 제조 방법을 도시한 단면도들이다. 도 2a 내지 도 2h를 참조하면, 반도체 기판(100) 상부에 패드 산화막(110), 폴리실리콘층(120) 및 패드 질화막(130)을 순차적으로 형성한다. 여기서, 패드 산화막(130)은 반도체 기판(100)의 표면을 50 내지 500Å 산화시켜 형성하는 것이 바람직하며, 폴리실리콘층(120)의 두께는 50 내지 2000Å이며 패드 질화막(110)의 두께는 50 내지 2000Å인 것이 바람직하다.
다음에는 소자분리마스크(미도시)를 이용하여 패드 질화막(130) 및 폴리실리콘층(120)을 식각하여 패드 산화막(110)의 소정 영역을 노출시키는 개구부(140)를 형성한다.
다음에는, H2 분위기에서 어닐링 공정을 수행한다. 상기 어닐링 공정은 500 내지 1200℃의 온도에서 50sccm 내지 10slm의 유량을 가지는 H2 분위기에서 1초 내지 2시간동안 수행되는 것이 바람직하며, 상기 H2 어닐링 공정은 퍼니스 어닐링 또는 RTP 공정인 것이 바람직하다. 상기 H2 어닐링 공정에 의하여 폴리실리콘층(120)의 측면이 식각되어 도 2c에 도시된 바와 같이 언더컷(undercut)이 형성된다. 폴리실리콘층(120)의 측면의 식각량이 5 내지 500Å이 되도록 조절하는 것이 바람직하다.
그 다음에, 노출된 패드 산화막(110) 및 그 하부의 반도체 기판(100)을 식각하여 트렌치(150)를 형성한다. 여기서, 트렌치(150)를 형성한 후 트렌치(150)의 상부 코너를 라운딩하기 위하여 산화 공정을 수행하여 트렌치(150)의 측벽에 측벽 산화막(160)을 형성하는 것이 바람직하다. 여기서, 측벽 산화막(160)의 두께는 50 내지 300Å인 것이 바람직하며, 상기 산화 공정은 1 내지 2회 반복할 수 있다.
다음에는, 트렌치(150)를 포함하는 반도체 기판(100), 폴리실리콘층(120) 및 패드 질화막(130) 상부에 갭필 절연막(170)을 형성한 후 평탄화 공정을 수행하여 폴리실리콘층(120)을 노출시킨다. 여기서, 상기 평탄화 공정을 수행한 후 남아있는 폴리실리콘층(125)의 두께는 50 내지 1000Å이 되도록 하는 것이 바람직하다. 그 다음에, 남아있는 폴리실리콘층(125)을 제거하여 소자 분리막(180)을 형성한다.
본 발명에 따른 반도체 소자의 소자 분리막 제조 방법은 패드 질화막과 패드 산화막 사이에 폴리실리콘층을 형성하고 H2 분위기에서 어닐링 공정을 수행함으로써, 후속 공정인 내벽 산화막 형성 공정에서 트렌치의 상부 코너가 라운딩되어 전계가 집중되는 것을 방지하고 활성 영역과 소자 분리 영역 사이에 모트(moat)가 발생하는 것을 억제하는 효과가 있다.
Claims (9)
- 반도체 기판 상부에 패드 산화막, 폴리실리콘층 및 패드 질화막을 순차적으로 형성하는 단계;소자분리마스크를 이용하여 상기 패드 질화막 및 폴리실리콘층을 식각하여 상기 패드 산화막의 소정 영역을 노출시키는 단계;H2 분위기에서 어닐링 공정을 수행하는 단계;상기 노출된 패드 산화막 및 그 하부의 반도체 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치를 포함하는 상기 반도체 기판, 상기 폴리실리콘층 및 상기 패드 질화막 상부에 갭필 절연막을 형성하는 단계;평탄화 공정을 수행하여 상기 폴리실리콘층을 노출시키는 단계; 및상기 폴리실리콘층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 패드 산화막은 상기 반도체 기판의 표면을 50 내지 500Å 산화시켜 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 폴리실리콘층의 두께는 50 내지 2000Å인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 패드 질화막의 두께는 50 내지 2000Å인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 어닐링 공정은 500 내지 1200℃의 온도에서 50sccm 내지 10slm의 유량을 가지는 H2 분위기에서 1초 내지 2시간동안 수행되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항 또는 제 5 항에 있어서,상기 어닐링 공정은 퍼니스 어닐링 또는 RTP 공정인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 트렌치를 형성하는 단계는 상기 트렌치의 측벽에 측벽 산화막을 형성하 는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 7 항에 있어서,상기 측벽 산화막의 두께는 50 내지 300Å인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 평탄화 공정을 수행한 후 남아있는 폴리실리콘층의 두께는 50 내지 1000Å인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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| KR20020057789A (ko) * | 2001-01-04 | 2002-07-12 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 장치의 제조 방법 |
| KR20020086099A (ko) * | 2001-05-11 | 2002-11-18 | 아남반도체 주식회사 | 반도체 소자 분리를 위한 트렌치 제조 방법 |
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