JP2001257259A - 素子分離構造形成方法 - Google Patents

素子分離構造形成方法

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JP2001257259A JP2000067281A JP2000067281A JP2001257259A JP 2001257259 A JP2001257259 A JP 2001257259A JP 2000067281 A JP2000067281 A JP 2000067281A JP 2000067281 A JP2000067281 A JP 2000067281A JP 2001257259 A JP2001257259 A JP 2001257259A
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Abstract

(57)【要約】 【課題】 酸化防止窒化膜を用いたＳＴＩ構造を有する
半導体装置において、結晶欠陥による不良発生を低減で
き、またトランジスタのハンプ特性を抑制しながら素子
寸法精度も維持できるＳＴＩ構造の素子分離構造形成方
法を提供する。 【解決手段】 少なくとも、半導体基板の主表面に所定
の分離溝を形成した後、この分離溝表面を酸化して酸化
膜を形成しその上に酸化防止膜を堆積するバリア膜形成
工程Ｓ６と、このバリア膜形成工程の後で基板全面に絶
縁物を堆積し、分離溝を埋め込む分離溝充填工程Ｓ７
と、半導体装置を製造する分離溝充填工程以降の工程中
で最も高い温度よりも高い温度で湿式酸化処理を行うア
ニール工程Ｓ８とを含んで、素子分離構造形成方法を構
成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に素子間の分離に浅い溝分離構造（以
下、ＳＴＩ構造とする）を用いた素子分離構造形成方法
に関する。
【０００２】
【従来の技術】半導体装置の一層の高集積化の進展に伴
い、素子寸法のみならず素子間寸法についても一層の微
細化が求められている。素子間絶縁耐圧を維持しながら
素子間寸法を縮小する有力な素子分離技術として、分離
すべき素子間の半導体基板に所定の深さの溝を形成し、
この溝を絶縁物で埋め込んだＳＴＩ構造による素子分離
技術の開発が精力的に進められている。
【０００３】しかし、シリコン基板でＳＴＩ構造を用い
た場合は、ＳＴＩ構造形成以降の酸化工程で分離溝を埋
めた絶縁物を通して酸素が溝壁面のシリコンに到達し、
溝内部のシリコンの酸化が進行して体積が増加すること
により、ストレスがシリコンに加えられてシリコン格子
が撓み、基板内にディスロケーション( dislocation)形
態の欠陥が誘発されてしまうという問題があった。もし
ストレスによる欠陥が発生してしまうと、後工程でジャ
ンクション領域の欠陥につながってリーク電流の原因と
なり、トランジスタなどの動作特性低下を誘発する。
【０００４】この問題を解決する方法として、例えば特
開平８−４６０２９号公報，特開平９−１８１１６３号
公報或いは特開２０００−１２６７７号公報には、溝を
絶縁物で埋め込む前に、酸化防止膜としてのシリコン窒
化膜（以下、酸化防止窒化膜とする），シリコン酸窒化
膜或いはこれらを積層した膜を予め形成する方法が開示
されている。
【０００５】しかし、酸化防止窒化膜を用いた場合、分
離溝形成に用いたパッド窒化膜を除去する際に、図２６
に示すように基板表面の分離溝領域１２と素子領域２１
との境界部で酸化防止窒化膜３２０がオーバエッチング
されてＲ部のようになり、後工程の酸化膜エッチングで
更に拡大して図２７に示すように窪み３３５が発生する
という問題があった。このような窪み３３５が発生する
と、後の例えばゲート電極形成工程でゲート電極材料が
エッチングされずにこの窪み３３５に残って、図２の素
子平面図のＰ部のような隣接ゲート電極間の短絡不良が
発生しやすくなる。また、素子領域端部にゲート電極が
形成されて電界が集中することによりハンプ特性が発生
しやすくなる。
【０００６】特開平８−４６０２９号公報では、この窪
み３３５の発生を抑制するために酸化防止窒化膜３２０
の膜厚を５ｎｍ未満にする方法を開示している。
【０００７】また、特開平９−１８１１６３号公報に
は、図２８に示すように分離溝形成領域のパッド酸化膜
４０１上に堆積されたシリコン窒化膜４０２を除去して
開口４１１，４１２，４１３を形成してこの開口４１
１，４１２，４１３部を一旦ＬＯＣＯＳ酸化し、次にこ
のＬＯＣＯＳ酸化膜４０５を除去して分離溝形成領域の
開口４１１，４１２，４１３に二酸化シリコン又は窒化
シリコンからなる側壁２６を形成した後、シリコン基板
をエッチングして分離溝を形成し、素子が形成される活
性領域の分離溝との境界部の角に丸みを持たせてトラン
ジスタのハンプ特性を抑制する製造方法が開示されてい
る。
【０００８】更に特開２０００−１２６７７号公報で
は、分離溝形成領域上の第１酸化防止膜（パッド窒化膜
に相当）を開口し、この開口内壁に側壁を形成して分離
溝を形成することで、酸化防止窒化膜の膜厚を厚くして
も第１酸化防止膜除去時に分離溝の縁部分での窪み３３
５の発生を抑制する方法が開示されている。
【０００９】
【発明が解決しようとする課題】上述した従来のＳＴＩ
構造形成方法によれば、酸化防止窒化膜の厚さに関わら
ずＳＴＩ構造の縁部分に窪み３３５が発生するのを抑制
するのに一定の効果が得られている。
【００１０】しかし、上述した従来のＳＴＩ構造形成方
法のいずれにおいても、ＳＴＩ構造形成以降の工程で加
わる熱ストレスで発生する欠陥等によるリーク電流増大
等の素子の動作不良については、ほとんど考慮されてい
なかった。
【００１１】このため、上述のＳＴＩ構造をＳＲＡＭや
ＤＲＡＭなどの半導体記憶装置に適用した場合、全メモ
リセルの中に不良メモリセルが含まれる割合が大きくな
ることが分かった。発明者が実験した結果によれば、不
良セルが含まれる割合は、１０％から５０％程度あっ
て、冗長回路で救済できない場合もあり、完成品での歩
留が低下するという問題があった。
【００１２】また、特開平９−１８１１６３号公報に開
示された製造方法によれば、トランジスタの「ハンプ特
性」を抑制できる効果は得られるが、分離溝形成領域開
口後ＬＯＣＯＳ酸化処理を行っているため、図２８
（ａ）のＳ部に示すように素子領域２１，２２中へのＬ
ＯＣＯＳ酸化膜の食い込みが避けられず、且つその食い
込み量ｄの制御が困難であるため素子寸法の精度が低下
するという問題がある。
【００１３】本発明は、酸化防止窒化膜を用いたＳＴＩ
構造を有する半導体装置において、結晶欠陥による不良
発生を低減でき、またトランジスタのハンプ特性を抑制
しながら素子寸法精度も維持できるＳＴＩ構造の素子分
離構造形成方法を提供しようとするものである。
【００１４】
【課題を解決するための手段】本発明の半導体装置の素
子分離構造形成方法は、半導体基板の主表面に所定の分
離溝を形成した後、この分離溝表面を酸化して酸化膜を
形成しその上に酸化防止膜を堆積するバリア膜形成工程
と、前記バリア膜形成工程の後で前記基板の主表面全面
に絶縁物を堆積し、前記分離溝を埋め込む分離溝充填工
程と、前記半導体装置を製造する前記分離溝充填工程以
降の工程中で最も高い温度よりも高い温度で湿式酸化処
理を行うアニール工程とを少なくとも含み構成される。
【００１５】このとき、酸化防止膜は、シリコン窒化膜
とすることができる。
【００１６】また、絶縁物は、ＣＶＤ法で堆積されたシ
リコン酸化物とすることができる。
【００１７】更に、アニール工程の処理温度は１０５０
℃〜１２００℃の範囲が望ましい。
【００１８】本発明の他の素子分離構造形成方法は、半
導体基板の主表面に第１の絶縁膜と第１の酸化防止膜を
下層側からこの順序で形成するパッド膜形成工程と、分
離溝形成領域上の前記第１の絶縁膜と前記第１の酸化防
止膜を除去して開口を形成し前記基板を露出させるパッ
ド膜開口工程と、前記開口内の前記基板を所定量エッチ
ングする第１の基板エッチング工程と、前記第１の基板
エッチング工程の後で前記開口の側壁に側壁膜を形成す
るサイドウォール形成工程と、前記サイドウォール形成
工程の後で前記基板を所定量エッチングして分離溝を形
成する第２の基板エッチング工程と、を少なくとも含み
構成することもできる。
【００１９】このとき、第１の絶縁膜は基板表面を酸化
して形成した酸化膜とし、第１の酸化防止膜はシリコン
窒化膜とすることができる。
【００２０】また、側壁膜はシリコン酸化膜とすること
ができる。
【００２１】また、第１の基板エッチング工程における
エッチング量は、１０ｎｍ〜５０ｎｍの範囲が望まし
い。
【００２２】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
【００２３】図１は、本発明の第１の実施形態の素子分
離構造形成方法の概略ステップを示すフローチャートで
ある。図２は、本発明の素子分離構造を有する半導体装
置に含まれるＭＯＳトランジスタの一例の模式的な平面
図で、素子領域２１，２２と、分離溝１１，１２，１３
と、ゲート電極３１，３２，３３と、ゲート電極３１の
下部のチャンネル領域２３，２４を含んでいる。図３〜
図１３は、本実施形態の主な工程での図２のＸ−Ｘ’線
に沿った断面を模式的に示す工程断面図である。
【００２４】図１を参照すると、本実施形態の素子分離
構造形成方法は、少なくとも、半導体基板の主表面に所
定の分離溝を形成した後、この分離溝表面を酸化して酸
化膜を形成しその上に酸化防止膜を堆積するバリア膜形
成工程Ｓ６と、このバリア膜形成工程の後で基板全面に
絶縁物を堆積し、分離溝を埋め込む分離溝充填工程Ｓ７
と、半導体装置を製造する分離溝充填工程以降の工程中
で最も高い温度よりも高い温度で湿式酸化処理を行うア
ニール工程Ｓ８とを含み、構成されている。
【００２５】次に、本実施形態の動作を、半導体基板に
シリコン基板（以下、Ｓｉ基板とする）を用いた場合を
例とし、図１〜図１３を参照して説明する。
【００２６】まず、Ｓｉ基板１０１の主表面を酸化し
て、約１５ｎｍの第１のシリコン酸化膜（以下、ＳｉＯ
膜とする）１０２を形成し、その上にエッチングマスク
となる第１のシリコン窒化膜（以下、ＳｉＮ膜とする）
１０３を例えばプラズマＣＶＤ法で１５０ｎｍ程度堆積
する。更に、この第１のＳｉＮ膜１０３の上にフォトレ
ジスト（以下、ＰＲとする）１０４を塗布して、公知の
リソグラフィ技術を用いて分離溝形成領域上のＰＲ１０
４を除去する。（図３） 次に、第１のＳｉＮ膜１０３及び第１のＳｉＯ膜１０２
を異方性エッチングして開口を形成し、Ｓｉ基板面を露
出させる。（図４） 次に、ＰＲ１０４を剥離し、Ｓｉ基板の主表面全面に第
２のＳｉＯ膜を厚さが１０〜３０ｎｍになるように堆積
（図示せず）した後、この主表面を異方性エッチングし
て素子領域２１，２２上を被覆している第１のＳｉＮ膜
１０３上の第２のＳｉＯ膜を除去し、開口の測壁に側壁
膜１０５を形成する。（図５） 次に、開口内に露出しているシリコンを、第１のＳｉＮ
膜１０３及び側壁膜１０５をエッチングマスクとして２
００〜４００ｎｍ程度エッチングした後（図６）、側壁
膜１０５をエッチングして除去し、分離溝１１，１２，
１３を形成する。（図７） 次に、バリア膜形成工程Ｓ６で、酸素雰囲気中で分離溝
１１，１２，１３のシリコン露出表面を酸化して膜厚が
１０〜２０ｎｍの第３のＳｉＯ膜１１０を形成た後（図
８）、Ｓｉ基板１０１の主表面全面に酸化防止膜となる
第２のＳｉＮ膜１２０を膜厚が５〜１０ｎｍとなるよう
に堆積する。
【００２７】次に、分離溝充填工程Ｓ７で、Ｓｉ基板１
０１の主表面全面に分離溝１１，１２，１３を埋め込む
絶縁物となる第４のＳｉＯ膜１３０を、例えばＴＥＯＳ
（テトラ・エチル・オルソ・シリケート）を用いたＣＶ
Ｄ法により４００〜７００ｎｍ程度堆積した後、アニー
ル工程Ｓ８で、少なくとも後工程でこのＳｉ基板１０１
に加えられる熱処理温度よりも高い温度（ここでは、１
１００℃とする）で約５分間の湿式酸化処理を施す。
（図９） 次に、化学的機械的研磨（ＣＭＰ）法により、素子領域
２１，２２上を被覆している第１のＳｉＮ膜１０３を停
止層として第４のＳｉＯ膜１３０を研磨し、第１のＳｉ
Ｎ膜１０３を露出させる。（図１０） 次に、例えば熱リン酸を用いたウェットエッチングによ
り第１のＳｉＮ膜１０３を除去する。このとき、表面近
傍の第２のＳｉＮ膜１２０も同時にエッチングされる。
（図１１） 次に、第１のＳｉＯ膜１０２をウェットエッチングによ
り除去して素子領域２１，２２のＳｉ基板表面を露出さ
せる。（図１２） 次に、この露出した素子領域２１，２２のＳｉ基板表面
を所定量酸化させて犠牲酸化膜（図示せず）を形成し、
この犠牲酸化膜を除去した後、ゲート絶縁膜となる第５
のＳｉＯ膜１４０を所定の膜厚で形成する。
【００２８】以後は、この素子領域２１，２２に公知の
素子形成方法，配線形成方法で所望の素子を形成し、配
線して半導体装置は完成するので、説明は省略する。
【００２９】本実施形態では、分離溝形成のための基板
エッチングの前に側壁膜１０５を設けると共に、分離溝
１１，１２，１３に第４のＳｉＯ膜１３０を埋め込んだ
後、アニール工程Ｓ８において、後工程でこのＳｉ基板
１０１に加えられる熱処理温度よりも高い１１００℃の
温度で、約５分間の湿式酸化処理を施したことにより、
第４のＳｉＯ膜１３０の高密度化と同時に酸化防止膜で
ある第２のＳｉＮ膜１２０の一部が酸化されＳｉＯＮと
なるので、後工程での熱処理（ゲート酸化，注入イオン
の活性化処理等）による素子領域２１，２２中での欠陥
の発生を抑制できると共に、第１のＳｉＮ膜１０３をウ
ェットエッチングにより除去する際の分離溝１１，１
２，１３の上端部での第２のＳｉＮ膜１２０のオーバエ
ッチ（図１１のＱ部）を抑止できる。
【００３０】図２９は、ＳＴＩ構造を用いたＳＲＡＭセ
ルを含む半導体装置において、分離溝に絶縁物を充填し
た後のアニール温度を横軸にし、結晶欠陥に起因すると
考えられる完成品の不良ビット発生率を縦軸にして、ア
ニール温度と不良ビット発生率との関係について、発明
者が実験した結果を示すグラフである。このグラフに示
されているとおり、分離溝に絶縁物を充填した後、１０
５０℃以上の十分高い温度でアニール処理を施すことに
より、ＳＴＩ構造形成以降の工程での熱処理による素子
不良の発生も抑制されるので、製品歩留を大幅に向上さ
せることができる。
【００３１】上述のように１０５０℃以上で湿式酸化処
理を施すことにより、工程数を増加させることなく２つ
の効果が同時に満たされる。
【００３２】尚、発明者が実験した結果、１０５０℃以
上の乾式アニールによっても不良セルの発生率を低減で
きることが確かめられた。この場合には、第２のＳｉＮ
膜１２０の一部は酸化されることなくＳｉＮ膜のままで
あった。
【００３３】次に、本発明の第２の実施形態の分離溝形
成方法を説明する。
【００３４】図１４は、本発明の第２の実施形態の素子
分離構造形成方法の概略ステップを示すフローチャート
である。図１５〜図２３は、本実施形態の主な工程での
図２のＸ−Ｘ’に沿った断面を模式的に示す工程断面図
である。
【００３５】図１４を参照すると、本実施形態の素子分
離構造形成方法は、少なくとも、半導体基板の主表面に
第１の絶縁膜と第１の酸化防止膜を下層側からこの順序
で形成するパッド膜形成工程Ｓ２０１と、分離溝形成領
域上の第１の絶縁膜と第１の酸化防止膜を除去して開口
を形成し基板を露出させるパッド膜開口工程Ｓ２０２
と、開口内に露出した基板を所定量エッチングする第１
の基板エッチング工程Ｓ２０３と、第１の基板エッチン
グ工程２０３の後で開口の側壁に側壁膜を形成するサイ
ドウォール形成工程Ｓ２０４と、サイドウォール形成工
程２０４の後で基板を所定量エッチングして分離溝を形
成する第２の基板エッチング工程Ｓ２０５とを含み、構
成されている。
【００３６】次に、本実施形態の動作を、半導体基板に
Ｓｉ基板を用いた場合を例とし、図１５〜図２３を参照
して説明する。
【００３７】まず、パッド膜形成工程Ｓ２０１で、Ｓｉ
基板２０１の主表面を酸化して、第１の絶縁膜となる約
１５ｎｍの第１のＳｉＯ膜２０２を形成し、その上に第
１の酸化防止膜となる第１のＳｉＮ膜２０３を例えばプ
ラズマＣＶＤ法で１５０ｎｍ程度堆積する。更に、この
第１のＳｉＮ膜２０３の上にＰＲ２０４を塗布して、公
知のリソグラフィ技術を用いて分離溝形成領域上のＰＲ
２０４を除去する。（図１５） 次に、パッド膜開口工程Ｓ２０２で、ＰＲ２０４が除去
されている分離溝形成領域上の第１のＳｉＮ膜２０３及
び第１のＳｉＯ膜２０２を異方性エッチングして開口２
１１，２１２，２１３を形成し、Ｓｉ基板面を露出させ
る。（図１６）次に、第１の基板エッチング工程Ｓ２０
３で、開口２１１，２１２，２１３内に露出したＳｉ基
板２０１を約２０ｎｍエッチングし、ＰＲ２０４を剥離
する。（図１７） 次に、サイドウォール形成工程Ｓ２０４で、Ｓｉ基板２
０１の主表面全面に第２のＳｉＯ膜を厚さが１０〜３０
ｎｍになるように堆積（図示せず）した後、この主表面
を全面異方性エッチングして素子領域２１，２２上を被
覆している第１のＳｉＮ膜２０３上の第２のＳｉＯ膜を
除去し、開口２１１，２１２，２１３の測壁に側壁膜２
０５を形成する。（図１８） 次に、第２の基板エッチング工程Ｓ２０５で、開口２１
１，２１２，２１３内に露出しているＳｉ基板２０１
を、第１のＳｉＮ膜２０３及び側壁膜２０５をエッチン
グマスクとして２００〜４００ｎｍ程度エッチングした
後、側壁膜２０５をエッチングして除去し、分離溝１
１，１２，１３を形成する。（図１９） 以後は、第１の実施形態と同様に、まず、酸素雰囲気中
で分離溝１１，１２，１３のシリコン露出表面を酸化し
て膜厚が１０〜２０ｎｍの第３のＳｉＯ膜２１０を形成
た後、Ｓｉ基板２０１の主表面全面に酸化防止膜となる
第２のＳｉＮ膜２２０を膜厚が５〜１０ｎｍとなるよう
に堆積する。
【００３８】次に、Ｓｉ基板２０１の主表面全面に分離
溝１１，１２，１３を埋め込む絶縁物となる第４のＳｉ
Ｏ膜２３０を、例えばＴＥＯＳ（テトラ・エチル・オル
ソ・シリケート）を用いたＣＶＤ法により４００〜７０
０ｎｍ程度堆積した後、少なくとも後工程でこのＳｉ基
板２０１に加えられる熱処理温度よりも高い温度（ここ
では、１１００℃とする）で約５分間の湿式酸化処理を
施す。（図２０） 次に、化学的機械的研磨（ＣＭＰ）法により、素子領域
２１，２２上を被覆している第１のＳｉＮ膜２０３を停
止層として第４のＳｉＯ膜２３０を研磨し、第１のＳｉ
Ｎ膜２０３を露出させる。（図２１） 次に、例えば熱リン酸を用いたウェットエッチングによ
り第１のＳｉＮ膜２０３及び表面近傍の第２のＳｉＮ膜
２２０を除去する。（図２２） 次に、第１のＳｉＯ膜２０２をウェットエッチングによ
り除去して素子領域２１，２２のＳｉ基板表面を露出さ
せる。（図２３） 以後は、第１の実施形態の場合と同様、この露出した素
子領域２１，２２のＳｉ基板表面を所定量酸化させて犠
牲酸化膜（図示せず）を形成し、この犠牲酸化膜を除去
した後、この素子領域２１，２２に公知の素子形成方
法，配線形成方法で所望の素子を形成し、配線して半導
体装置は完成するので、説明は省略する。
【００３９】本実施形態では、パッド膜開口工程Ｓ２０
１で露出させたＳｉ基板２０１の分離溝形成領域を所定
量（通常１０〜５０ｎｍ）エッチングした後、開口２１
１，２１２，２１３の内壁に側壁膜２０５を設けて分離
溝１１，１２，１３を形成したことにより、素子領域２
１，２２の寸法精度の低下を抑制しつつ、素子領域２
１，２２の端部でのリーク電流（ハンプ特性）を抑制す
ることができる。その作用効果について、図を参照して
更に説明する。
【００４０】図２４，図２５は、いずれもゲート絶縁膜
である第５のＳｉＯ膜２４０とゲート電極２５０まで形
成した後の図２のＹ−Ｙ’線に沿った模式的な断面図
で、それぞれＳＴＩ構造を本実施形態の方法で形成した
ものと、本実施形態の第１の基板エッチング工程Ｓ２０
３を施さずに形成したものである。
【００４１】図２４，２５を参照・比較すると、本実施
形態の方法によりＳＴＩ構造を形成した場合、分離溝１
１，１２，１３近傍の素子領域２１，２２の端部はＢ部
のように緩やかな傾斜部を備えるているが、第１の基板
エッチング工程Ｓ２０３を施さずにＳＴＩ構造を形成し
た場合、Ａ部のように端部の傾斜がやや急峻になってい
る。このため、第２のＳｉＮ膜２２０と第３のＳｉＯ膜
２２０にオーバエッチが発生した場合、このオーバエッ
チング部に形成されるゲート電極２５０の影響は、図２
５の形状に比べて図２４の形状の方が大幅に緩和されて
おり、本実施形態の方法によりＳＴＩ構造を形成するこ
とで素子領域２１，２２の端部でのリーク電流を抑制で
きるという効果が得られる。
【００４２】また、本実施形態のおいても、後工程での
ゲート酸化，注入イオンの活性化処理等の熱処理による
活性領域中での欠陥の発生を抑制すると共に、第１のＳ
ｉＮ膜をウェットエッチングにより除去する際の分離溝
の上端部での第２のＳｉＮ膜のオーバエッチを抑止でき
るのは、第１の実施形態の場合と同様である。
【００４３】尚、本発明は、上記第１，第２の実施形態
に限定されるものでなく、その趣旨の範囲内で種々変更
が可能であることは言うまでもないことである。
【００４４】例えば、基板はシリコン基板を例として説
明したが、少なくとも表面にシリコン膜を有する絶縁基
板（ＳＯＩ基板）を用いることもできる。
【００４５】
【発明の効果】本発明の素子分離構造形成方法によれ
ば、素子分離構造形成工程以降の工程で半導体基板に加
えられる熱処理による活性領域中での欠陥の発生を抑制
することができるので、欠陥に伴う素子の特性不良を低
減でき、半導体装置の歩留向上を図ることができるとい
う効果が得られる。
【００４６】また、第１のＳｉＮ膜をウェットエッチン
グにより除去する際の分離溝の上端部での第２のＳｉＮ
膜のオーバエッチが抑止され、活性領域との境界部に発
生する分離溝部の窪みを小さくできるので、後工程、特
にゲート電極形成工程での加工が容易になり、窪みへの
ゲート電極材料のエッチング残りによる隣接ゲート電極
間の短絡等の不良発生も抑制できるという効果が得られ
る。
【００４７】更に、分離溝形成領域上の開口部内壁へ側
壁膜を設ける前に基板を所定量エッチングした場合は、
多少の窪みができても、リーク電流の発生を緩和できる
という効果も得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の素子分離構造形成方
法の概略ステップを示すフローチャートである。
【図２】本発明の素子分離構造を有する半導体装置に含
まれるＭＯＳトランジスタの一例の模式的な平面図であ
る。
【図３】第１の実施形態の主な工程での図２のＸ−Ｘ’
線に沿った断面を模式的に示す工程断面図である。
【図４】第１の実施形態の主な工程での工程断面図であ
る。
【図５】第１の実施形態の主な工程での工程断面図であ
る。
【図６】第１の実施形態の主な工程での工程断面図であ
る。
【図７】第１の実施形態の主な工程での工程断面図であ
る。
【図８】第１の実施形態の主な工程での工程断面図であ
る。
【図９】第１の実施形態の主な工程での工程断面図であ
る。
【図１０】第１の実施形態の主な工程での工程断面図で
ある。
【図１１】第１の実施形態の主な工程での工程断面図で
ある。
【図１２】第１の実施形態の主な工程での工程断面図で
ある。
【図１３】第１の実施形態の主な工程での工程断面図で
ある。
【図１４】本発明の第２の実施形態の素子分離構造形成
方法の概略ステップを示すフローチャートである。
【図１５】第２の実施形態の主な工程での工程断面図で
ある。
【図１６】第２の実施形態の主な工程での工程断面図で
ある。
【図１７】第２の実施形態の主な工程での工程断面図で
ある。
【図１８】第２の実施形態の主な工程での工程断面図で
ある。
【図１９】第２の実施形態の主な工程での工程断面図で
ある。
【図２０】第２の実施形態の主な工程での工程断面図で
ある。
【図２１】第２の実施形態の主な工程での工程断面図で
ある。
【図２２】第２の実施形態の主な工程での工程断面図で
ある。
【図２３】第２の実施形態の主な工程での工程断面図で
ある。
【図２４】第２の実施形態の方法によりＳＴＩ構造を形
成した後、ゲート電極まで形成した後の図２のＹ−Ｙ’
線に沿った模式的な断面図である。
【図２５】第２の実施形態の方法における第１の基板エ
ッチング工程を施さずにＳＴＩ構造を形成した後、ゲー
ト電極まで形成した後の図２のＹ−Ｙ’線に沿った模式
的な断面図である。
【図２６】従来の技術の問題点を説明するための模式的
な断面図である。
【図２７】従来の技術の問題点を説明するための模式的
な断面図である。
【図２８】特開平９−１８１１６３号公報の開示された
方法の問題を説明するための模式的な断面図である。
【図２９】湿式酸化処理温度の効果を示す実験結果のグ
ラフである。
【符号の説明】
１１，１２，１３ 分離溝 ２１，２２ 素子領域 １０１，２０１ Ｓｉ基板 １０２，２０２ 第１のＳｉＯ膜 １０３，２０３ 第１のＳｉＮ膜 １０４，２０４ ＰＲ １０５，２０５ 側壁膜 １１０，２１０ 第３のＳｉＯ膜 １２０，２２０ 第２のＳｉＮ膜 １３０，２３０ 第４のＳｉＯ膜 １４０，２４０ 第５のＳｉＯ膜 ２１１，２１２，２１３ 開口

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主表面に所定の分離溝を形
    成した後、この分離溝表面を酸化して酸化膜を形成しそ
    の上に酸化防止膜を堆積するバリア膜形成工程と、前記
    バリア膜形成工程の後で前記基板の主表面全面に絶縁物
    を堆積し、前記分離溝を埋め込む分離溝充填工程と、前
    記半導体装置を製造する前記分離溝充填工程以降の工程
    中で最も高い温度よりも高い温度で湿式酸化処理を行う
    アニール工程とを少なくとも含むことを特徴とする半導
    体装置の素子分離構造形成方法。
  2. 【請求項２】 酸化防止膜がシリコン窒化膜である請求
    項１記載の素子分離構造形成方法。
  3. 【請求項３】 絶縁物がＣＶＤ法で堆積されたシリコン
    酸化物である請求項１又は２記載の素子分離構造形成方
    法。
  4. 【請求項４】 アニール工程の処理温度が１０５０℃〜
    １２００℃の範囲である請求項１乃至３いずれか１項に
    記載の素子分離構造形成方法。
  5. 【請求項５】 半導体基板の主表面に第１の絶縁膜と第
    １の酸化防止膜を下層側からこの順序で形成するパッド
    膜形成工程と、分離溝形成領域上の前記第１の絶縁膜と
    前記第１の酸化防止膜を除去して開口を形成し前記基板
    を露出させるパッド膜開口工程と、前記開口内の前記基
    板を所定量エッチングする第１の基板エッチング工程
    と、前記第１の基板エッチング工程の後で前記開口の側
    壁に側壁膜を形成するサイドウォール形成工程と、前記
    サイドウォール形成工程の後で前記基板を所定量エッチ
    ングして分離溝を形成する第２の基板エッチング工程と
    を少なくとも含むことを特徴とする半導体装置の素子分
    離構造形成方法。
  6. 【請求項６】 第１の絶縁膜が基板表面を酸化して形成
    された酸化膜であり第１の酸化防止膜がシリコン窒化膜
    である請求項５記載の素子分離構造形成方法。
  7. 【請求項７】 側壁膜がシリコン酸化膜である請求項５
    又は６記載の素子分離構造形成方法。
  8. 【請求項８】 第１の基板エッチング工程におけるエッ
    チング量が１０ｎｍ〜５０ｎｍである請求項５乃至７い
    ずれか１項に記載の素子分離構造形成方法。
  9. 【請求項９】 基板がシリコンウェハ又は少なくとも表
    面にシリコン膜を有する絶縁基板（ＳＯＩ基板）である
    請求項１乃至８いずれか１項に記載の素子分離構造形成
    方法。
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