JPH11340313A - トレンチ隔離形成方法 - Google Patents

トレンチ隔離形成方法

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JPH11340313A
JPH11340313A JP11126435A JP12643599A JPH11340313A JP H11340313 A JPH11340313 A JP H11340313A JP 11126435 A JP11126435 A JP 11126435A JP 12643599 A JP12643599 A JP 12643599A JP H11340313 A JPH11340313 A JP H11340313A
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trench
film
oxide film
forming
nitride film
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Yotetsu Go
容哲 呉
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Abstract

(57)【要約】 【課題】 トレンチ隔離の絶縁特性を向上させ、ゲート
酸化膜の信頼度を確保するトレンチ隔離形成方法を提供
する。 【解決手段】 半導体基板１００上にトレンチ形成領域
を定義して少なくとも一つの窒化膜を含むトレンチマス
ク層１０６が形成される。トレンチを形成するためにト
レンチマスク層１０６を使用して半導体基板がエッチン
グされる。トレンチ内壁に熱酸化膜１１２が形成された
後、熱酸化膜１１２上に後続酸化工程時トレンチ内壁の
酸化を防止するためのシリコン窒化膜１１４が形成され
る。トレンチを完全に充填するようにトレンチ隔離膜１
１６が形成される。湿式エッチング溶液を使用してトレ
ンチマスク層１０６がストリップされる。ストリップ工
程時発生された酸化防止用窒化膜１１４のリセス部位を
充填するために半導体基板１００上に高温酸化膜１２０
が形成されることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、より詳しくはトレンチ隔離(t
rench isolation)の絶縁特性を向上させ、ゲート酸化膜
の信頼度(reliability)を確保するトレンチ隔離形成方
法に関するものである。
【０００２】
【従来の技術】半導体素子が高集積化されることによっ
て、半導体装置の製造工程がもっと複雑になっている。
また、単位素子分離方法において、小さい面積での優れ
た電気的特性を有する素子隔離技術の開発が要求されて
いる。
【０００３】現在２５６ＭビットＤＲＡＭの場合、ＬＯ
ＣＯＳ方法を利用した素子隔離技術は、活性領域(activ
e region)の確保及び隔離特性を確保するのに限界に到
達している。ＬＯＣＯＳ技術の限界は、バードビック(b
ird's beak)による活性オープニング(active opening)
不良、フィールド酸化膜薄膜化(field oxide thinning)
による後続工程マージンの減少、そしてフィールド酸化
膜のシリコン表面下部へのリセス(recess)量の不足によ
る効果的な隔離長さ(effective isolation length)の減
少等で現れている。これにより、素子隔離膜の電気的特
性不良が発生される。
【０００４】このような問題点を解決するために、シリ
コン基板を隔離に必要な深さまでエッチングしてトレン
チ(trench)を形成し、ＣＶＤ酸化膜で充填した後平坦化
(planarization)して素子隔離を具現する浅いトレンチ
隔離(shallow trench isolation)技術が研究開発され、
製造工程に適用されている。
【０００５】図１乃至図５は、従来の半導体装置のトレ
ンチ隔離形成方法の工程順に示す図である。図１を参照
すると、従来の半導体装置のトレンチ隔離形成方法はま
ず、半導体基板２上にパッド酸化膜(pad oxide)３、パ
ッド窒化膜(pad nitride)４、ＨＴＯ(High Temperature
Oxidation)酸化膜５、そして反射防止膜(Anti-Reflect
ive Layer;ＡＲＬ)６が順に形成される。
【０００６】反射防止膜６上にトレンチ形成領域を定義
するためのフォトレジストパターン(photoresist patte
rn)１０が形成される。フォトレジストパターン１０を
マスクとして使用して半導体基板２の上部が露出される
時まで反射防止膜６、ＨＴＯ酸化膜５、パッド窒化膜
４、そしてパッド酸化膜３が順にエッチングされてトレ
ンチマスク層８が形成される。図２のように、フォトレ
ジスト膜パターン１０が除去された後、トレンチマスク
層８を使用して半導体基板２がエッチングされてトレン
チ１２が形成される。この際、反射防止膜６が同時にエ
ッチングされて除去される。
【０００７】図３を参照すると、トレンチ内壁(interio
r walls of trench)即ち、トレンチ底及び両側壁にトレ
ンチ１２形成のためのエッチング工程時発生された半導
体基板２の損傷部位を除去するために熱酸化膜１４が形
成される。熱酸化膜１４を含んでトレンチ１２を完全に
充填するようにトレンチマスク層８ａ上にトレンチ隔離
膜であるＵＳＧ(Undoped Silicate Glass)膜１５、そし
てＵＳＧ膜の応力(stress)を緩和させるためのＰＥ−Ｔ
ＥＯＳ(Plasma Enhanced Tetra Ethyl Ortho Silicate)
酸化膜１６が順に形成される。
【０００８】最後に、図４を参照すると、パッド窒化膜
４の上部表面が露出される時まで平坦化エッチング工程
が遂行された後、パッド窒化膜４及びパッド酸化膜３が
除去されると、図５に示すように、トレンチ隔離１８が
完成される。しかし、上述のような従来トレンチ隔離１
８において、トレンチ１２に充填されるトレンチ隔離膜
１５とシリコン間の熱膨張係数(thermal expansion coe
fficient)の差によって発生された強い応力(stress)が
トレンチ内壁に加わるようになる。例えば、トレンチ隔
離膜であるＵＳＧ膜１５はシリコン基板より約３乃至１
０倍程度小さい膨脹率を有するため引張応力(tensile s
tress)を発生させる。
【０００９】また、ゲート酸化膜形成などの後続酸化工
程時、トレンチ内壁に応力が加わるようになる。即ち、
後続酸化工程時、トレンチ内壁が酸化され、この際形成
される酸化膜により体積膨脹による応力が発生される。
【００１０】この原因による応力はトレンチ内壁のシリ
コン格子損傷及びディスロケーション(dislocation)等
マイクロ欠陥(micro defect)を発生させるようになる。
特に、ディスロケーションはトレンチ下部の側壁(side
wall)及びコーナー(corner)部位に主に発生される。こ
のような欠陥は接合漏洩及びトランジスタのソース／ド
レーンのターンオン(turnon)を常に保持する等トレンチ
隔離の絶縁特性の劣化をもたらすようになり、製品の動
作特性、収率(yield)、そして信頼度等に悪影響を与え
るようになる。
【００１１】
【発明が解決しようとする課題】本発明は、上述の諸般
問題点を解決するため提案されたものとして、トレンチ
内壁の酸化及びこれによる応力が防止でき、トレンチ隔
離膜形成時トレンチ内壁に加えられる応力を緩和させる
ことができる応力バッファ膜を有するトレンチ隔離形成
方法を提供することにその目的がある。
【００１２】
【課題を解決するための手段】上述の目的を達成するた
めの本発明によると、トレンチ隔離形成方法は、半導体
基板上にトレンチ形成領域を定義して少なくとも一つの
第１窒化膜を含むトレンチマスク層を形成する段階と、
トレンチを形成するためにトレンチマスク層を使用して
半導体基板をエッチングする段階と、エッチング段階で
発生された基板損傷を除去するためにトレンチの両側壁
及び底に熱酸化膜を形成する段階と、熱酸化膜上にトレ
ンチの両側壁及び底の酸化を防止するための第２窒化膜
を形成する段階と、トレンチを完全に充填するようにト
レンチ隔離膜を形成する段階と、湿式エッチング溶液を
使用してトレンチマスク層をストリップ(strip)する段
階と、ストリップ工程により発生された第２窒化膜のリ
セス部位を充填するために半導体基板上に高温酸化膜を
形成する段階と、半導体基板の上部表面が露出される時
まで高温酸化膜及びトレンチ隔離膜を平坦化エッチング
してトレンチ隔離を形成する段階とを含む。
【００１３】この方法の望ましい実施形態において、ト
レンチ隔離膜形成後、トレンチマスク層の上部表面が露
出される時までＣＭＰ工程を遂行する段階を付加的に含
むことができる。この方法の望ましい実施形態におい
て、トレンチ隔離膜形成後、トレンチ隔離物質を緻密化
させるためのアニーリング工程を遂行する段階を付加的
に含むことができる。
【００１４】図１０を参照すると、本発明の実施形態に
よる新規なトレンチ隔離形成方法は、熱酸化膜上にトレ
ンチ内壁の酸化を防止するためのシリコン窒化膜が形成
される。トレンチを完全に充填するようにトレンチ隔離
膜が形成された後、マスク用窒化膜がストリップされ
る。ストリップ工程により発生されたトレンチ酸化防止
用窒化膜のリセス部位を十分に充填できるように高温酸
化膜が形成される。
【００１５】このような半導体装置の製造方法により、
トレンチ内壁にシリコン窒化膜を形成することによって
後続酸化工程時トレンチ内壁が酸化されて体積膨脹によ
るトレンチ内壁に加えられる応力を防止でき、トレンチ
隔離膜形成時トレンチ内壁に加えられる応力を緩和させ
ることができる。また、マスク用窒化膜をストリップす
る工程で発生されたトレンチ酸化防止用窒化膜のリセス
部位を高温酸化膜で充填することによって、ゲートポリ
ストリンガ(gate poly stringer)が防止でき、ゲート酸
化膜の信頼度を確保することができる。
【００１６】
【発明の実施の形態】以下、図６乃至図１２を参照して
本発明の実施形態を詳しく説明する。図６乃至図１１
は、本発明の実施形態によるトレンチ隔離形成方法の工
程順に示す図であり、図１２は、本発明の実施形態によ
るトランジスタ形成後のトレンチ隔離構造を示す断面図
である。
【００１７】図６を参照すると、本発明の実施形態によ
るトレンチ隔離形成方法はまず、半導体基板１００上に
パッド酸化膜１０２、パッド窒化膜１０３、ＨＴＯ酸化
膜１０４、そして反射防止膜１０５が順に形成される。
パッド酸化膜１０２は、例えば熱酸化(thermal oxidati
on)方法で形成され、約７０Å乃至１６０Åの厚さ範囲
内で形成される。パッド窒化膜１０３は、約１５００Å
厚さで蒸着され、ＨＴＯ酸化膜１０４は約５００Å厚さ
で蒸着される。例えば反射防止膜１０５は、ＳｉＯＮで
形成され、約６００Å厚さで蒸着される。
【００１８】この際、ＨＴＯ酸化膜１０４及び反射防止
膜１０５は、後続トレンチエッチング工程及び平坦化エ
ッチング工程でマスク役割を果たすようになる。また、
反射防止膜１０５は、トレンチ形成領域を定義してフォ
トレジストパターン１０８を形成する工程で、ＣＤ(Cri
tical Dimension)の均一度及び工程条件が確保されるよ
うにする。しかし、ＨＴＯ酸化膜１０４及び反射防止膜
１０５は、素子の集積度によって形成されない場合があ
る。
【００１９】反射防止膜１０５上にトレンチ形成領域を
定義するための即ち、活性領域と非活性領域を定義する
ためのフォトレジストパターン１０８が形成される。フ
ォトレジストパターン１０８をマスクとして使用して反
射防止膜１０５、ＨＴＯ酸化膜１０４、パッド窒化膜１
０３、そしてパッド酸化膜１０２が乾式エッチング工程
で順にエッチングされてトレンチマスク層１０６が形成
される。
【００２０】図７を参照すると、フォトレジストパター
ン１０８が灰化(ashing)等で除去された後、トレンチマ
スク層１０６を使用して半導体基板１００が乾式エッチ
ング方法でエッチングされてトレンチ１１０が形成され
る。トレンチ１１０は、約０.１μm〜１.５μm範囲内の
深さ、望ましくは、０.２５μmの浅い深さを有するよう
に形成される。
【００２１】トレンチ１１０形成のためのエッチング工
程条件によって、トレンチ１１０上部のエッジ部分が階
段型のプロファイル(profile)を有するように形成する
ことができる。これはトレンチ上部エッジ部分の急傾斜
が緩和されるようにして後続ゲート酸化膜形成時、活性
領域のエッジ部位で発生されるゲート酸化膜の薄膜化(t
hinning)現象を防止するためのものである。即ち、ゲー
ト酸化膜の信頼度を確保するためのものである。トレン
チ１１０形成中に反射防止膜１０５が除去される。
【００２２】図８において、トレンチ１１０形成時発生
されたシリコン格子損傷等漏洩ソース(leakage source)
として作用する欠陥(defect)を除去するためにトレンチ
１１０の内壁即ち、トレンチ１１０両側壁及び底に熱酸
化膜１１２が形成される。この熱酸化膜１１２は約１０
０Å乃至５００Åの厚さ範囲をターゲット(target)で形
成される。この際、熱酸化膜１１２は、トレンチ底に約
５０Å乃至３００Åの厚さ範囲内で形成される。
【００２３】熱酸化膜１１２を含んでトレンチマスク層
１０６ａ上にトレンチ内壁の酸化を防止するための窒化
膜１１４が例えば、ＬＰＣＶＤ法で約３０Å乃至３００
Åの厚さ範囲内で形成される。窒化膜１１４は、シリコ
ン窒化膜(Ｓｉ3Ｎ4)として望ましくは、固有の応力が小
さいシリコンリッチ(Ｓｉ−rich)窒化膜(Ｓｉ4Ｎ4)であ
る。窒化膜１１４は、後続トレンチ隔離膜形成工程及び
ゲート酸化膜形成などの後続酸化工程時トレンチ内壁に
加えられる応力を緩和させるバッファ層(buffer layer)
役割を果たす。
【００２４】窒化膜１１４上にトレンチ１１０が完全に
充填されるように充填(filling)特性の良いトレンチ隔
離膜１１６、例えば、ＵＳＧ膜(ＴＥＯＳ−Ｏ3 ＣＶＤ
法)１１６が形成される。ＵＳＧ膜(Ｏ3 ＴＥＯＳ)１１
６上にＵＳＧ膜(Ｏ3 ＴＥＯＳ)１１６の応力特性を相
殺させる膜質、例えば、ＰＥ−ＴＥＯＳ膜(またはＰＥ
−ＯＸ膜)１１８が形成される。ＵＳＧ膜(Ｏ3 ＴＥＯ
Ｓ)１１６はトレンチ深さが０.２５μmの場合、約５０
００Åの厚さで形成される。
【００２５】後続平坦化エッチング工程でトレンチ隔離
膜１１６の過度なリセスを防止するためにＵＳＧ膜(Ｏ3
ＴＥＯＳ)１１６を緻密化(densification)させるアニ
ーリング工程が遂行される。例えば、ＵＳＧ膜(Ｏ3 Ｔ
ＥＯＳ)１１６が９００℃以上の高温でアニーリングさ
れる。このようなアニーリング工程はＮ2雰囲気または
湿式雰囲気(Ｈ2及びＯ2雰囲気)条件で進められる。湿式
アニーリングは、７００℃以上１０５０℃以下の温度で
遂行される。
【００２６】図９を参照すると、パッド窒化膜１０３を
エッチング停止層として使用してＰＥ−ＴＥＯＳ膜(ま
たはＰＥ−ＯＸ膜)１１８及びＵＳＧ膜(Ｏ3 ＴＥＯＳ)
１１６がＣＭＰ(Chemical Mechanical Polishing)など
の平坦化エッチング工程でエッチングされる。
【００２７】図１０のように、パッド窒化膜１０３がリ
ン酸(phosphoric acid)などの湿式エッチング溶液によ
り除去されるが、この際リン酸がトレンチ酸化防止用窒
化膜１１４に沿ってトレンチ下部に浸透して所望しない
リセス部位(参照番号１１９)が発生される。このような
リセス部位(参照番号１１９）は後続洗浄工程により増
加され、結果的に所望しないトレンチ隔離膜１１６内の
大きいボイド(void)を誘発するようになる。また、リセ
ス部位は、後続ゲート電極形成工程時ポリストリンガ(p
oly stringer)などを誘発するようになって、活性領域
のエッジ部位で発生されるゲート酸化膜の薄膜化現象を
誘発するようになる。
【００２８】このような問題点を解決するために、リセ
ス部位(参照番号１１９)を充填するために十分な厚さで
半導体基板１００上に高温酸化膜１２０が形成される。
高温酸化膜１２０は、例えば、ＬＰ−ＴＥＯＳ酸化膜で
あり、約１００Å乃至５００Åの厚さ範囲内で形成され
る。
【００２９】最後に、高温酸化膜１２０及びトレンチ隔
離膜１１６が例えば、乾式エッチバック工程、または、
望ましくは湿式エッチバック工程で平坦化エッチングさ
れると、図１１に示すように、トレンチ隔離１２２が形
成される。後続工程で、図１２のように、活性領域上に
ゲート酸化膜１２４及びゲート電極を有するトランジス
タ１２６が形成される。
【００３０】
【発明の効果】本発明は、トレンチ内壁にシリコン窒化
膜を形成することによって、後続酸化工程時トレンチ内
壁が酸化されて体積膨脹によるトレンチ内壁に加えられ
る応力が防止でき、トレンチ隔離膜形成時トレンチ内壁
に加えられる応力を緩和させることができ、したがっ
て、トレンチ隔離の絶縁特性を向上させる効果がある。
【００３１】また、マスク用窒化膜のストリップ工程で
発生されたトレンチ酸化防止用窒化膜のリセス部位を高
温酸化膜で充填することによって、ゲートポリストリン
ガを防止でき、ゲート酸化膜の信頼度を確保することが
できる効果がある。
【図面の簡単な説明】
【図１】 従来のトレンチ隔離形成方法を工程順に示す
図である。
【図２】 従来のトレンチ隔離形成方法を工程順に示す
図である。
【図３】 従来のトレンチ隔離形成方法を工程順に示す
図である。
【図４】 従来のトレンチ隔離形成方法を工程順に示す
図である。
【図５】 従来のトレンチ隔離形成方法を工程順に示す
図である。
【図６】 本発明の実施形態によるトレンチ隔離形成方
法を工程順に示した図である。
【図７】 本発明の実施形態によるトレンチ隔離形成方
法を工程順に示した図である。
【図８】 本発明の実施形態によるトレンチ隔離形成方
法を工程順に示した図である。
【図９】 本発明の実施形態によるトレンチ隔離形成方
法を工程順に示した図である。
【図１０】 本発明の実施形態によるトレンチ隔離形成
方法を工程順に示した図である。
【図１１】 本発明の実施形態によるトレンチ隔離形成
方法を工程順に示した図である。
【図１２】 本発明の実施形態によるトランジスタ形成
後のトレンチ隔離構造を示す断面図である。
【符号の説明】
２，１００ 半導体基板 ３，１０２ パッド酸化膜 ４，１０３ パッド窒化膜 ５，１０４ ＨＴＯ酸化膜 ６，１０５ 反射防止膜 ８，１０６ トレンチマスク層 １０，１０８ フォトレジストパターン １２，１１０ トレンチ １４，１１２ 熱酸化膜 １５，１１６ トレンチ隔離膜 １８，１２２ トレンチ隔離 １１４ トレンチ酸化防止用窒化膜 １２０ 高温酸化膜 １２６ トランジスタ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にトレンチ形成領域を定義
    して少なくとも一つの第１窒化膜を含むトレンチマスク
    層を形成する段階と、 トレンチを形成するために前記トレンチマスク層を使用
    して半導体基板をエッチングする段階と、 前記エッチング段階で発生された基板損傷を除去するた
    めにトレンチの両側壁及び底に熱酸化膜を形成する段階
    と、 前記熱酸化膜上にトレンチの両側壁及び底の酸化を防止
    するための第２窒化膜を形成する段階と、 前記トレンチを完全に充填するようにトレンチ隔離膜を
    形成する段階と、 湿式エッチング溶液を使用して前記トレンチマスク層を
    ストリップする段階と、 前記ストリップ工程により発生された第２窒化膜のリセ
    ス部位を充填するために半導体基板上に高温酸化膜を形
    成する段階と、 前記半導体基板の上部表面が露出される時まで前記高温
    酸化膜及びトレンチ隔離膜を平坦化エッチングしてトレ
    ンチ隔離を形成する段階とを含むことを特徴とするトレ
    ンチ隔離形成方法。
  2. 【請求項２】 前記酸化防止用窒化膜は、トレンチの両
    側壁及び底に加えられる応力を緩和させるバッファ層と
    して作用することを特徴とする請求項１に記載のトレン
    チ隔離形成方法。
  3. 【請求項３】 前記酸化防止用窒化膜は、ＬＰＣＶＤ法
    で形成されるシリコン窒化膜であることを特徴とする請
    求項１に記載のトレンチ隔離形成方法。
  4. 【請求項４】 前記シリコン窒化膜は、シリコン含有量
    が相対的に多いシリコンリッチ窒化膜であることを特徴
    とする請求項３に記載のトレンチ隔離形成方法。
  5. 【請求項５】 前記マスク用窒化膜は、約１５００Åの
    厚さで形成され、熱酸化膜は、約１００Å乃至５００Å
    の厚さ(トレンチ底に約５０Å乃至３００Å厚さ)範囲内
    で形成され、前記酸化防止用窒化膜は、約３０Å乃至３
    ００Åの厚さ範囲内で形成されることを特徴とする請求
    項１に記載のトレンチ隔離形成方法。
  6. 【請求項６】 前記トレンチ隔離膜形成後、トレンチマ
    スク層の上部表面が露出される時までＣＭＰ工程を遂行
    する段階を付加的に含むことを特徴とする請求項１に記
    載のトレンチ隔離形成方法。
  7. 【請求項７】 前記高温酸化膜は、ＬＰ−ＴＥＯＳ酸化
    膜であることを特徴とする請求項１に記載のトレンチ隔
    離形成方法。
  8. 【請求項８】 前記平坦化エッチング工程は、湿式エッ
    チバックまたは乾式エッチバックのいずれかの工程で遂
    行されることを特徴とする請求項１に記載のトレンチ隔
    離形成方法。
  9. 【請求項９】 前記トレンチ隔離形成方法は、トレンチ
    隔離膜形成後、トレンチ隔離物質を緻密化させるための
    アニーリング工程を遂行する段階を付加的に含むことを
    特徴とする請求項１に記載のトレンチ隔離形成方法。
  10. 【請求項１０】 前記アニーリング工程は、Ｎ2雰囲気
    で少なくとも９００℃以上１１５０℃以下の温度で遂行
    されることを特徴とする請求項９に記載のトレンチ隔離
    形成方法。
  11. 【請求項１１】 前記アニーリング工程は、湿式雰囲気
    で少なくとも７００℃以上１０５０℃以下の温度で遂行
    されることを特徴とする請求項９に記載のトレンチ隔離
    形成方法。
JP11126435A 1998-05-07 1999-05-06 トレンチ隔離形成方法 Pending JPH11340313A (ja)

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KR199816334 1998-05-07
KR1019980016334A KR100280107B1 (ko) 1998-05-07 1998-05-07 트렌치 격리 형성 방법

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Application Number Title Priority Date Filing Date
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JP (1) JPH11340313A (ja)
KR (1) KR100280107B1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002063690A1 (fr) * 2001-02-08 2002-08-15 Hitachi, Ltd. Dispositif de circuit integre a semi-conducteur et son procede de fabrication
JP2002368076A (ja) * 2001-04-27 2002-12-20 Samsung Electronics Co Ltd 素子分離膜形成方法及びこれを利用した半導体装置の製造方法
US6964905B2 (en) 2001-07-11 2005-11-15 Renesas Technology Corp. Semiconductor device and method of manufacturing therefor
JP2005340446A (ja) * 2004-05-26 2005-12-08 Toshiba Corp 半導体装置およびその製造方法
JP2006253624A (ja) * 2005-03-09 2006-09-21 Hynix Semiconductor Inc 半導体素子の素子分離膜形成方法
JP2007184588A (ja) * 2005-12-29 2007-07-19 Agere Systems Inc 頑丈なシャロー・トレンチ分離構造およびシャロー・トレンチ分離構造を形成する方法

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7157385B2 (en) * 2003-09-05 2007-01-02 Micron Technology, Inc. Method of depositing a silicon dioxide-comprising layer in the fabrication of integrated circuitry
KR100322531B1 (ko) * 1999-01-11 2002-03-18 윤종용 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자
US6300219B1 (en) * 1999-08-30 2001-10-09 Micron Technology, Inc. Method of forming trench isolation regions
KR100338767B1 (ko) * 1999-10-12 2002-05-30 윤종용 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법
US6248635B1 (en) * 1999-10-25 2001-06-19 Advanced Micro Devices, Inc. Process for fabricating a bit-line in a monos device using a dual layer hard mask
KR100335495B1 (ko) * 1999-11-12 2002-05-08 윤종용 디봇 발생을 방지하며 공정이 간단한 소자분리막의 제조방법
JP2001168306A (ja) * 1999-12-09 2001-06-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US6348395B1 (en) * 2000-06-07 2002-02-19 International Business Machines Corporation Diamond as a polish-stop layer for chemical-mechanical planarization in a damascene process flow
KR100557943B1 (ko) * 2000-06-30 2006-03-10 주식회사 하이닉스반도체 플라즈마공정에 의한 에스티아이 공정의 특성개선방법
US6432798B1 (en) * 2000-08-10 2002-08-13 Intel Corporation Extension of shallow trench isolation by ion implantation
US7192335B2 (en) 2002-08-29 2007-03-20 Micron Technology, Inc. Method and apparatus for chemically, mechanically, and/or electrolytically removing material from microelectronic substrates
US7153195B2 (en) * 2000-08-30 2006-12-26 Micron Technology, Inc. Methods and apparatus for selectively removing conductive material from a microelectronic substrate
US7160176B2 (en) * 2000-08-30 2007-01-09 Micron Technology, Inc. Methods and apparatus for electrically and/or chemically-mechanically removing conductive material from a microelectronic substrate
US7153410B2 (en) 2000-08-30 2006-12-26 Micron Technology, Inc. Methods and apparatus for electrochemical-mechanical processing of microelectronic workpieces
US7094131B2 (en) 2000-08-30 2006-08-22 Micron Technology, Inc. Microelectronic substrate having conductive material with blunt cornered apertures, and associated methods for removing conductive material
US7220166B2 (en) * 2000-08-30 2007-05-22 Micron Technology, Inc. Methods and apparatus for electromechanically and/or electrochemically-mechanically removing conductive material from a microelectronic substrate
US7078308B2 (en) * 2002-08-29 2006-07-18 Micron Technology, Inc. Method and apparatus for removing adjacent conductive and nonconductive materials of a microelectronic substrate
US7074113B1 (en) * 2000-08-30 2006-07-11 Micron Technology, Inc. Methods and apparatus for removing conductive material from a microelectronic substrate
US7134934B2 (en) 2000-08-30 2006-11-14 Micron Technology, Inc. Methods and apparatus for electrically detecting characteristics of a microelectronic substrate and/or polishing medium
US7112121B2 (en) * 2000-08-30 2006-09-26 Micron Technology, Inc. Methods and apparatus for electrical, mechanical and/or chemical removal of conductive material from a microelectronic substrate
US7129160B2 (en) * 2002-08-29 2006-10-31 Micron Technology, Inc. Method for simultaneously removing multiple conductive materials from microelectronic substrates
US6867448B1 (en) 2000-08-31 2005-03-15 Micron Technology, Inc. Electro-mechanically polished structure
KR100379612B1 (ko) * 2000-11-30 2003-04-08 삼성전자주식회사 도전층을 채운 트렌치 소자 분리형 반도체 장치 및 그형성 방법
KR100353832B1 (ko) * 2000-12-14 2002-09-28 주식회사 하이닉스반도체 반도체 소자의 소자 격리막 형성 방법
JP2002203894A (ja) * 2001-01-04 2002-07-19 Mitsubishi Electric Corp 半導体装置の製造方法
KR100512167B1 (ko) * 2001-03-12 2005-09-02 삼성전자주식회사 트렌치 소자 분리형 반도체 장치 및 트렌치형 소자 분리막형성방법
AU2002316303A1 (en) * 2001-06-21 2003-01-08 Micron Technology, Inc. Microelectronic substrate having conductive material with blunt cornered apertures, and associated methods for removing conductive material
DE10131706B4 (de) * 2001-06-29 2005-10-06 Atmel Germany Gmbh Verfahren zur Herstellung eines DMOS-Transistors
US6541351B1 (en) 2001-11-20 2003-04-01 International Business Machines Corporation Method for limiting divot formation in post shallow trench isolation processes
US6806165B1 (en) * 2002-04-09 2004-10-19 Advanced Micro Devices, Inc. Isolation trench fill process
US6791155B1 (en) 2002-09-20 2004-09-14 Integrated Device Technology, Inc. Stress-relieved shallow trench isolation (STI) structure and method for forming the same
KR100521369B1 (ko) * 2002-12-18 2005-10-12 삼성전자주식회사 고속도 및 저전력 소모 반도체 소자 및 그 제조 방법
KR100454849B1 (ko) * 2002-12-20 2004-11-03 아남반도체 주식회사 반도체 소자의 제조방법
US7125815B2 (en) * 2003-07-07 2006-10-24 Micron Technology, Inc. Methods of forming a phosphorous doped silicon dioxide comprising layer
US7112122B2 (en) * 2003-09-17 2006-09-26 Micron Technology, Inc. Methods and apparatus for removing conductive material from a microelectronic substrate
DE10345347A1 (de) * 2003-09-19 2005-04-14 Atmel Germany Gmbh Verfahren zur Herstellung eines DMOS-Transistors mit lateralem Driftregionen-Dotierstoffprofil
KR100621621B1 (ko) * 2003-12-19 2006-09-13 삼성전자주식회사 자기 정렬된 게이트 도전막을 구비하는 비휘발성 메모리장치 및 그 제조 방법
US7112513B2 (en) * 2004-02-19 2006-09-26 Micron Technology, Inc. Sub-micron space liner and densification process
US7153777B2 (en) * 2004-02-20 2006-12-26 Micron Technology, Inc. Methods and apparatuses for electrochemical-mechanical polishing
US7053010B2 (en) * 2004-03-22 2006-05-30 Micron Technology, Inc. Methods of depositing silicon dioxide comprising layers in the fabrication of integrated circuitry, methods of forming trench isolation, and methods of forming arrays of memory cells
US7271464B2 (en) * 2004-08-24 2007-09-18 Micron Technology, Inc. Liner for shallow trench isolation
US20060043534A1 (en) * 2004-08-26 2006-03-02 Kirby Kyle K Microfeature dies with porous regions, and associated methods and systems
US7235459B2 (en) * 2004-08-31 2007-06-26 Micron Technology, Inc. Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry
US7566391B2 (en) * 2004-09-01 2009-07-28 Micron Technology, Inc. Methods and systems for removing materials from microfeature workpieces with organic and/or non-aqueous electrolytic media
US7271463B2 (en) 2004-12-10 2007-09-18 Micron Technology, Inc. Trench insulation structures including an oxide liner that is thinner along the walls of the trench than along the base
US7217634B2 (en) * 2005-02-17 2007-05-15 Micron Technology, Inc. Methods of forming integrated circuitry
US7510966B2 (en) * 2005-03-07 2009-03-31 Micron Technology, Inc. Electrically conductive line, method of forming an electrically conductive line, and method of reducing titanium silicide agglomeration in fabrication of titanium silicide over polysilicon transistor gate lines
US8012847B2 (en) 2005-04-01 2011-09-06 Micron Technology, Inc. Methods of forming trench isolation in the fabrication of integrated circuitry and methods of fabricating integrated circuitry
US8501632B2 (en) * 2005-12-20 2013-08-06 Infineon Technologies Ag Methods of fabricating isolation regions of semiconductor devices and structures thereof
US8936995B2 (en) 2006-03-01 2015-01-20 Infineon Technologies Ag Methods of fabricating isolation regions of semiconductor devices and structures thereof
JP2008041901A (ja) * 2006-08-04 2008-02-21 Toshiba Corp 半導体装置及びその製造方法
US8105956B2 (en) * 2009-10-20 2012-01-31 Micron Technology, Inc. Methods of forming silicon oxides and methods of forming interlevel dielectrics
JP6649190B2 (ja) * 2016-06-28 2020-02-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61137338A (ja) 1984-12-10 1986-06-25 Hitachi Ltd 半導体集積回路装置の製造方法
US5189501A (en) 1988-10-05 1993-02-23 Sharp Kabushiki Kaisha Isolator for electrically isolating semiconductor devices in an integrated circuit
US5206182A (en) 1989-06-08 1993-04-27 United Technologies Corporation Trench isolation process
US5190889A (en) 1991-12-09 1993-03-02 Motorola, Inc. Method of forming trench isolation structure with germanium silicate filling
US5316965A (en) * 1993-07-29 1994-05-31 Digital Equipment Corporation Method of decreasing the field oxide etch rate in isolation technology
BE1007588A3 (nl) 1993-09-23 1995-08-16 Philips Electronics Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een halfgeleiderlichaam met veldisolatiegebieden gevormd door met isolerend materiaal gevulde groeven.
JP2955459B2 (ja) 1993-12-20 1999-10-04 株式会社東芝 半導体装置の製造方法
US5447884A (en) 1994-06-29 1995-09-05 International Business Machines Corporation Shallow trench isolation with thin nitride liner
US5521422A (en) 1994-12-02 1996-05-28 International Business Machines Corporation Corner protected shallow trench isolation device
KR0176155B1 (ko) 1995-06-22 1999-04-15 김광호 반도체 장치의 소자분리 방법
KR100195208B1 (ko) 1996-04-15 1999-06-15 윤종용 반도체 장치의 소자분리막 형성 방법
US5712185A (en) 1996-04-23 1998-01-27 United Microelectronics Method for forming shallow trench isolation
KR0183879B1 (ko) 1996-06-07 1999-04-15 김광호 반도체장치의 소자분리막 형성방법
KR100190048B1 (ko) 1996-06-25 1999-06-01 윤종용 반도체 소자의 소자 분리 방법
US5858842A (en) 1996-07-03 1999-01-12 Samsung Electronics Co., Ltd. Methods of forming combined trench and locos-based electrical isolation regions in semiconductor substrates
KR100195243B1 (ko) 1996-09-05 1999-06-15 윤종용 얕은 트랜치 분리를 이용한 반도체 장치의 제조방법
US5834358A (en) 1996-11-12 1998-11-10 Micron Technology, Inc. Isolation regions and methods of forming isolation regions
KR100226488B1 (ko) * 1996-12-26 1999-10-15 김영환 반도체 소자 격리구조 및 그 형성방법
US5786262A (en) * 1997-04-09 1998-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Self-planarized gapfilling for shallow trench isolation
US5863827A (en) 1997-06-03 1999-01-26 Texas Instruments Incorporated Oxide deglaze before sidewall oxidation of mesa or trench
KR100230431B1 (ko) * 1997-07-25 1999-11-15 윤종용 2 종류의 산화막을 사용하는 트렌치 소자 분리 방법
US5837612A (en) 1997-08-01 1998-11-17 Motorola, Inc. Silicon chemical mechanical polish etch (CMP) stop for reduced trench fill erosion and method for formation
TW353797B (en) * 1997-12-27 1999-03-01 United Microelectronics Corp Method of shallow trench isolation
US6004862A (en) * 1998-01-20 1999-12-21 Advanced Micro Devices, Inc. Core array and periphery isolation technique
TW391051B (en) * 1998-11-06 2000-05-21 United Microelectronics Corp Method for manufacturing shallow trench isolation structure
US6008108A (en) * 1998-12-07 1999-12-28 United Microelectronics Corp. Method of fabricating a shallow-trench isolation structure in an integrated circuit
TW406350B (en) * 1998-12-07 2000-09-21 United Microelectronics Corp Method for manufacturing the shallow trench isolation area

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002063690A1 (fr) * 2001-02-08 2002-08-15 Hitachi, Ltd. Dispositif de circuit integre a semi-conducteur et son procede de fabrication
JP2002368076A (ja) * 2001-04-27 2002-12-20 Samsung Electronics Co Ltd 素子分離膜形成方法及びこれを利用した半導体装置の製造方法
JP4637442B2 (ja) * 2001-04-27 2011-02-23 三星電子株式会社 素子分離膜形成方法及びこれを利用した半導体装置の製造方法
US6964905B2 (en) 2001-07-11 2005-11-15 Renesas Technology Corp. Semiconductor device and method of manufacturing therefor
US7683455B2 (en) 2001-07-11 2010-03-23 Renesas Technology Corp. Semiconductor device and method of manufacturing thereof
JP2005340446A (ja) * 2004-05-26 2005-12-08 Toshiba Corp 半導体装置およびその製造方法
JP4594648B2 (ja) * 2004-05-26 2010-12-08 株式会社東芝 半導体装置およびその製造方法
JP2006253624A (ja) * 2005-03-09 2006-09-21 Hynix Semiconductor Inc 半導体素子の素子分離膜形成方法
JP2007184588A (ja) * 2005-12-29 2007-07-19 Agere Systems Inc 頑丈なシャロー・トレンチ分離構造およびシャロー・トレンチ分離構造を形成する方法

Also Published As

Publication number Publication date
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