JP2006253624A - 半導体素子の素子分離膜形成方法 - Google Patents

半導体素子の素子分離膜形成方法 Download PDF

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Abstract

【課題】非活性領域と活性領域間の界面に発生するおそれのあるモウト現象を改善してセルのしきい値電圧特性を向上させ、これにより安定したトランジスタの特性を確保して半導体素子の信頼性を増大させる半導体素子の素子分離膜形成方法を提供する。
【解決手段】パターニングされたパッド膜が形成された半導体基板の所定の領域にパターニング工程を行い、非活性領域と活性領域を画定するトレンチを形成する段階と、前記トレンチが含まれた結果物の全面にライナー膜を形成する段階と、前記トレンチの内部にのみトレンチ埋め込み用絶縁膜を形成する段階と、前記トレンチの内部以外に形成されたライナー膜および前記ライナー膜の下部に形成された、パターニングされたパッド膜を除去する段階と、前記結果物の全面に犠牲膜を形成する段階と、前記犠牲膜が形成された結果物の全面に、前記活性領域の半導体基板が露出するまで平坦化工程を行い、前記活性領域の半導体基板と段差のない素子分離膜を形成する段階とを含む。
【選択図】図５

Description

本発明は、半導体素子の製造方法に係り、さらに詳しくは、半導体素子の素子分離膜形成方法に関する。
半導体素子の高集積化に伴い、半導体装置の製造工程がさらに複雑になっている。また、単位素子分離方法において、小さい面積における優れた電気的特性を持つ素子分離技術の開発が切実に要求されている。
素子分離膜を製造する技術としては、薄いトレンチ素子分離(shallow trench isolation)方法があるが、次に、この技術について詳細に説明する。
まず、半導体基板上にパッド酸化膜およびパッド窒化膜を順次形成する。前記パッド酸化膜上に素子分離マスクを形成し、これを用いたエッチング工程で前記パッド窒化膜、パッド酸化膜および一定厚さの半導体基板をエッチングする。これにより、前記半導体基板にトレンチが形成される。その後、前記トレンチを埋め込むトレンチ埋め込み用絶縁膜を形成し、前記絶縁膜の上面を平坦に形成する。前記パッド窒化膜およびパッド酸化膜を除去する。
この際、前記トレンチを埋め込む酸化膜と半導体基板との境界部、言い換えれば素子分離領域である非活性領域と活性領域との境界部に位置した前記酸化膜が前記トレンチの内側にエッチングされるモウトが発生して後続の工程を難しくするうえ、半導体基板の漏れ電流を誘発させる。
したがって、非活性領域と活性領域間の界面に発生するおそれのあるモウト現象を改善してセルのしきい値電圧特性を向上させ、安定したトランジスタの特性を確保して半導体素子の信頼性を増大させる技術が要求されている。
そこで、本発明は、このような問題点を解決するためのもので、その目的は、非活性領域と活性領域間の界面に発生するおそれのあるモウト現象を改善してセルのしきい値電圧特性を向上させ、これにより安定したトランジスタの特性を確保して半導体素子の信頼性を増大させる半導体素子の素子分離膜形成方法を提供することにある。
上記目的を達成するための本発明のある思想は、パターニングされたパッド膜が形成された半導体基板の所定の領域にパターニング工程を行い、非活性領域と活性領域を画定するトレンチを形成する段階と、前記トレンチが含まれた結果物の全面にライナー膜を形成する段階と、前記トレンチの内部にのみトレンチ埋め込み用絶縁膜を形成する段階と、前記トレンチの内部以外に形成されたライナー膜および前記ライナー膜の下部に形成された、パターニングされたパッド膜を除去する段階と、前記結果物の全面に犠牲膜を形成する段階と、前記犠牲膜が形成された結果物の全面に、前記活性領域の半導体基板が露出するまで平坦化工程を行い、前記活性領域の半導体基板と段差のない素子分離膜を形成する段階とを含むことを特徴とする、半導体素子の素子分離膜形成方法を提供する。
前記パッド膜はパッド窒化膜であることが好ましく、前記パッド膜はパッド酸化膜、パッド窒化膜が順次形成されることが好ましい。
前記トレンチを形成した後、前記形成されたトレンチの側壁にウォール酸化膜を形成する段階をさらに含むことが好ましく、前記ライナー膜は窒化ライナー膜であることが好ましい。
前記トレンチの内部にのみトレンチ埋め込み用絶縁膜を形成する段階は、前記ライナー膜が形成された半導体基板の全面にトレンチ埋め込み用絶縁膜を形成した後、前記パッド膜が露出するまで平坦化工程を行って形成することが好ましい。
前記トレンチの内部以外に形成されたライナー膜および前記パターニングされたパッド膜を除去する段階は、前記ライナー膜およびパッド膜が除去されると同時に、トレンチの内部側壁に形成されたライナー膜も所定の深さだけ除去され、前記非活性領域と前記活性領域との界面にはモウトが形成されることが好ましい。
前記犠牲膜は、前記非活性領域と前記活性領域との界面に形成されたモウトを充填しながら形成されることが好ましい。
前記犠牲膜は、ＣＶＤ方式またはＰＶＤ方式のいずれか一つの蒸着方法によって形成される犠牲酸化膜、または酸素雰囲気の成長工程によって形成される犠牲酸化膜からなることが好ましい。
前記犠牲酸化膜は３〜５時間の時間、１０〜１００Ｔｏｒｒの圧力、Ｈ２とＯ２ガスを用いたドライ酸化工程またはウェット酸化工程によって形成されることが好ましい。
前記平坦化工程は、ドライエッチング工程、ＣＭＰ工程およびウェットエッチング工程のいずれか一つで行うことが好ましい。
前記ドライエッチング工程は、前記犠牲膜と前記トレンチ埋め込み用絶縁膜間の選択比が高いガスを用いて行われることが好ましい。
前記ドライエッチング工程は、ＣＨ３ガスとＣＦ４ガスの混合ガスを使用し、２００Ｗの高バイアスパワーで行われることが好ましい。
前記ＣＭＰ工程は、前記犠牲膜と前記トレンチ埋め込み用絶縁膜間の選択比が高いスラリーを用いて行われることが好ましい。
また、本発明の他の思想は、活性領域と不活性領域間の界面にモウトが形成されながら前記非活性領域にはトレンチ埋め込み用絶縁膜で埋め込まれた素子分離膜が備えられた半導体基板を提供する段階と、前記結果物の全面に犠牲膜を形成する段階と、前記犠牲膜が形成された結果物の全面に、前記活性領域の半導体基板が露出するまで平坦化工程を行い、前記活性領域の半導体基板と段差のない素子分離膜を形成する段階とを含むことを特徴とする、半導体素子の素子分離膜形成方法を提供する。
前記犠牲膜は、ＣＶＤ方式またはＰＶＤ方式のいずれか一つの蒸着方法によって形成される犠牲酸化膜、または酸素雰囲気の成長工程によって形成される犠牲酸化膜からなってもよい。
前記犠牲酸化膜は３〜５時間の時間、１０〜１００Ｔｏｒｒの圧力、Ｈ２とＯ２ガスを用いたドライ酸化工程、またはウェット酸化工程によって形成されてもよい。
前記平坦化工程は、ドライエッチング工程、ＣＭＰ工程およびウェットエッチング工程のいずれか一つで行われてもよい。
前記ドライエッチング工程は、前記犠牲膜と前記トレンチ埋め込み用絶縁膜間の選択比が高いガスを用いて行われてもよい。
前記ドライエッチング工程は、ＣＨ３ガスとＣＦ４ガスの混合ガスを使用し、２００Ｗの高バイアスパワーで行われてもよい。
前記ＣＭＰ工程は、前記犠牲膜と前記トレンチ埋め込み用絶縁膜間の選択比が高いスラリーを用いて行われてもよい。
本発明によれば、活性領域と非活性領域間の界面に形成されたモウトに前記犠牲酸化膜が満たされた後、前記モウトに満たされた犠牲酸化膜以外の犠牲酸化膜は、前記平坦化工程によって除去されることにより、非活性領域と活性領域間の界面に発生しうるモウト現象を改善してセルのしきい値電圧特性を向上させる。したがって、セルのしきい値電圧特性が向上すると、安定したトランジスタの特性を確保して半導体素子の信頼性を増加させるという効果がある。
本発明によれば、前記活性領域と非活性領域間の界面に形成されたモウトに前記犠牲酸化膜が充填されることにより、後続の工程の際に発生する残留物によるブリッジフェールを防止するという効果がある。
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。一方、ある膜が他の膜あるいは半導体基板の‘上’にあるまたは接触していると記載される場合、前記ある膜は前記他の膜、あるいは半導体基板に直接的に接触して存在することもでき、あるいは、それらの間に第３の膜が挟まれることもできる。
図１〜図６は本発明に係る半導体素子の素子分離膜形成方法を説明するための断面図である。
図１を参照すると、半導体基板１０上にパッド酸化膜１２、パッド窒化膜１４を順次形成する。次に、前記パッド窒化膜１４の形成された半導体基板１０に、活性領域と非活性領域を画定するパターニング工程を行い、半導体基板の所定の領域がエッチングされたトレンチを形成する。
次に、前記トレンチの形成された結果物に熱酸化工程を行い、トレンチの側壁にウォール酸化膜１６を形成する。前記ウォール酸化膜１６が形成された結果物の側壁に沿って窒化ライナー膜１８を所定の厚さに形成する。
その後、前記結果物の全面に前記ウォール酸化膜１６および窒化ライナー膜１８が積層形成されたトレンチを埋め込むために、半導体基板の全面を十分覆う程度のギャップフィル特性に優れたＨＤＰ酸化膜であるトレンチ埋め込み用絶縁膜２０を形成する。
図２を参照すると、前記トレンチ埋め込み用絶縁膜２０が形成された結果物の全面にＣＭＰ工程のような平坦化工程を前記窒化ライナー膜１８が露出するまで行い、素子分離膜２０ａを形成する。
この際、前記ＣＭＰ工程のような平坦化工程の際に、パッド窒化膜１４上に形成された窒化ライナー膜１８は研磨阻止層として作用する。
図３を参照すると、前記素子分離膜２０ａが形成された結果物において、パッド窒化膜１４の上部およびトレンチの側壁に形成された窒化ライナー膜１８を除去しかつパッド窒化膜１４を除去するエッチング工程を行うことにより、トレンチの側壁が所定の厚さだけリセスされた素子分離膜２０ｂを形成する。
前記窒化ライナー膜１８およびパッド窒化膜１４を除去するエッチング工程の際、前記窒化膜とこの窒化膜に隣接したトレンチ埋め込み用絶縁膜であるＨＤＰ酸化膜２０ａとのエッチング選択比の差により、前記ＨＤＰ酸化膜２０ｂの側壁が所定の厚さだけリセスされると同時にトレンチの側壁に残存した窒化ライナー膜１８が所定の深さだけエッチングされる。したがって、素子分離膜の形成された非活性領域と活性領域間の界面にはモウト（図３のＡ）が発生する。
図４を参照すると、次に、前記パッド窒化膜１４の下部に形成されたパッド酸化膜１２を除去するエッチング工程を行うと、活性領域の半導体基板１０が露出される。
前記パッド酸化膜１２の除去工程の際に前記所定の深さだけエッチングされた窒化ライナー膜１８がさらにエッチングされ、非活性領域と活性領域との界面に発生するモウトがさらに深くなる（図４のＢ）。すなわち、図３の半導体基板１０の高さとａ程度の差がつくモウト（Ａ）が形成されるが、図３以後の工程を行った後、図４の半導体基板１０の高さと同様の高さを有するモウトＢが形成される。
図５を参照すると、前記パッド酸化膜１２が除去された結果物の全面に、以後行われる平坦化工程の際に犠牲膜として使用されるＳｉＯ２膜の犠牲酸化膜２２が形成される。
前記犠牲酸化膜２２は、ＣＶＤ方式またはＰＶＤ方式のいずれか一つの蒸着方法によって形成することもでき、パッド酸化膜１２の除去により露出した半導体基板１０および素子分離膜２０ｂの酸化膜上に酸素雰囲気の成長工程によって形成することもできる。
前記酸素雰囲気中の酸化膜成長工程は、３〜５時間程度の時間、１０〜１００Ｔｏｒｒ程度の圧力、Ｈ２とＯ２ガスを用いたドライ酸化工程またはウェット酸化工程によって行われる。
前記犠牲酸化膜２２は、所定の深さだけエッチングされた窒化ライナー膜１８により発生した非活性領域と活性領域との界面のモウト（図４のＢ）を充填すると同時に素子分離膜２０ｂの厚さ以上に形成する。
図６を参照すると、前記犠牲酸化膜２２の形成された結果物の全面に前記活性領域の半導体基板１０が露出するまで平坦化工程を行うと、活性領域と同一の高さを持つ素子分離膜２０ｃの形成工程が完了する。
前記平坦化工程が行われた後、犠牲酸化膜２２が除去されることにより、活性領域の半導体基板１０が露出すると同時に非活性領域の素子分離膜の高さ２０ｃが前記活性領域の半導体基板の高さと同一の高さとなるようにする。
前記平坦化工程は、ドライエッチング工程、ＣＭＰ工程およびウェットエッチング工程のいずれか一つで行うことが好ましい。
前記平坦化を行うためのドライエッチング工程は、ＳｉＯ２からなる犠牲酸化膜２２とＨＤＰ酸化膜からなる素子分離膜２０ｂ間の選択比の高いＣＨ３ガスとＣＦ４ガスよの混合ガスを使用し、高バイアスパワーを２００Ｗ以上とした工程条件で行う。
また、前記平坦化を行うためのＣＭＰ工程は、ＳｉＯ２からなる犠牲酸化膜２２とＨＤＰ酸化膜からなる素子分離膜２０ｂ間の選択比の高いスラリーを使用する。
本発明によれば、活性領域と非活性領域間の界面に形成されたモウトに前記犠牲酸化膜が充填された後、前記モウトに充填された犠牲酸化膜以外の犠牲酸化膜は、前記平坦化工程によって除去されることにより、非活性領域と活性領域間の界面に発生しうるモウト現象を改善してセルのしきい値電圧特性を向上させる。したがって、セルのしきい値電圧特性が向上すると、安定したトランジスタの特性を確保して半導体素子の信頼性を増大させる。
本発明によれば、前記活性領域と前記非活性領域間の界面に形成されたモウトに前記犠牲酸化膜が充填されることにより、後続の工程の際に発生する残留物によるブリッジフェールを防止する。
本発明は、具体的な実施例についてのみ詳細に説明したが、本発明の技術的思想の範囲内で変形または変更することが可能なのは、本発明の属する分野の当業者には明らかなことである。また、このような変形または変更は本発明の特許請求の範囲に属すると言える。
本発明に係る半導体素子の素子分離膜形成方法を説明するための断面図である。 本発明に係る半導体素子の素子分離膜形成方法を説明するための断面図である。 本発明に係る半導体素子の素子分離膜形成方法を説明するための断面図である。 本発明に係る半導体素子の素子分離膜形成方法を説明するための断面図である。 本発明に係る半導体素子の素子分離膜形成方法を説明するための断面図である。 本発明に係る半導体素子の素子分離膜形成方法を説明するための断面図である。
符号の説明
１０ 半導体基板
１４ パッド窒化膜
１６ ウォール酸化膜
１８ 窒化ライナー膜
２０ トレンチ埋め込み用絶縁膜
２０ａ，２０ｂ，２０ｃ 素子分離膜（ＨＤＰ酸化膜）

Claims (21)

  1. パターニングされたパッド膜が形成された半導体基板の所定の領域にパターニング工程を行い、非活性領域と活性領域を画定するトレンチを形成する段階と、
    前記トレンチが含まれた結果物の全面にライナー膜を形成する段階と、
    前記トレンチの内部にのみトレンチ埋め込み用絶縁膜を形成する段階と、
    前記トレンチの内部以外に形成されたライナー膜および前記ライナー膜の下部に形成された、パターニングされたパッド膜を除去する段階と、
    前記結果物の全面に犠牲膜を形成する段階と、
    前記犠牲膜が形成された結果物の全面に、前記活性領域の半導体基板が露出するまで平坦化工程を行い、前記活性領域の半導体基板と段差のない素子分離膜を形成する段階とを含むことを特徴とする半導体素子の素子分離膜形成方法。
  2. 前記パッド膜は、パッド窒化膜であることを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
  3. 前記パッド膜は、パッド酸化膜、パッド窒化膜が順次形成されることを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
  4. 前記トレンチの形成後、
    前記形成されたトレンチの側壁にウォール酸化膜を形成する段階をさらに含むことを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
  5. 前記ライナー膜は、窒化ライナー膜であることを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
  6. 前記トレンチの内部にのみトレンチ埋め込み用絶縁膜を形成する段階は、
    前記ライナー膜が形成された半導体基板の全面にトレンチ埋め込み用絶縁膜を形成した後、前記パッド膜が露出するまで平坦化工程を行って形成することを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
  7. 前記トレンチの内部以外に形成されたライナー膜および前記パターニングされたパッド膜を除去する段階は、
    前記ライナー膜およびパッド膜が除去されると同時に、トレンチの内部側壁に形成されたライナー膜も所定の深さ除去され、前記非活性領域と前記活性領域との界面にはモウトが形成されることを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
  8. 前記犠牲膜は、前記非活性領域と前記活性領域との界面に形成されたモウトを充填しながら形成されることを特徴とする請求項１または７記載の半導体素子の素子分離膜形成方法。
  9. 前記犠牲膜は、ＣＶＤ方式またはＰＶＤ方式のいずれか一つの蒸着方法によって形成される犠牲酸化膜、または酸素雰囲気の成長工程によって形成される犠牲酸化膜からなることを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
  10. 前記犠牲酸化膜は、３〜５時間の時間、１０〜１００Ｔｏｒｒの圧力、Ｈ２とＯ２ガスを用いたドライ酸化工程またはウェット酸化工程によって形成されることを特徴とする請求項９記載の半導体素子の素子分離膜形成方法。
  11. 前記平坦化工程は、ドライエッチング工程、ＣＭＰ工程およびウェットエッチング工程のいずれか一つで行われることを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
  12. 前記ドライエッチング工程は、前記犠牲膜と前記トレンチ埋め込み用絶縁膜間の選択比が高いガスを用いて行われることを特徴とする請求項１１記載の半導体素子の素子分離膜形成方法。
  13. 前記ドライエッチング工程は、ＣＨ３ガスとＣＦ４ガスとの混合ガスを使用し、２００Ｗの高バイアスパワーで行われることを特徴とする請求項１１または１２記載の半導体素子の素子分離膜形成方法。
  14. 前記ＣＭＰ工程は、前記犠牲膜と前記トレンチ埋め込み用絶縁膜間の選択比が高いスラリーを用いて行われることを特徴とする請求項１１記載の半導体素子の素子分離膜形成方法。
  15. 活性領域と不活性領域間の界面にモウトが形成されており且つ前記非活性領域にはトレンチ埋め込み用絶縁膜で埋め込まれた素子分離膜が備えられた半導体基板を提供する段階と、
    前記結果物の全面に犠牲膜を形成する段階と、
    前記犠牲膜の形成された結果物の全面に前記活性領域の半導体基板が露出するまで平坦化工程を行い、前記活性領域の半導体基板と段差のない素子分離膜を形成する段階とを含むことを特徴とする半導体素子の素子分離膜形成方法。
  16. 前記犠牲膜は、ＣＶＤ方式またはＰＶＤ方式のいずれか一つの蒸着方法によって形成される犠牲酸化膜、または酸素雰囲気の成長工程によって形成される犠牲酸化膜からなることを特徴とする請求項１５記載の半導体素子の素子分離膜形成方法。
  17. 前記犠牲酸化膜は、３〜５時間の時間、１０〜１００Ｔｏｒｒの圧力、Ｈ２とＯ２ガスを用いたドライ酸化工程またはウェット酸化工程によって形成されることを特徴とする請求項１６記載の半導体素子の素子分離膜形成方法。
  18. 前記平坦化工程は、ドライエッチング工程、ＣＭＰ工程およびウェットエッチング工程のいずれか一つで行われることを特徴とする請求項１５記載の半導体素子の素子分離膜形成方法。
  19. 前記ドライエッチング工程は、前記犠牲膜と前記トレンチ埋め込み用絶縁膜間の選択比が高いガスを用いて行われることを特徴とする請求項１８記載の半導体素子の素子分離膜形成方法。
  20. 前記ドライエッチング工程は、ＣＨ３ガスとＣＦ４ガスとの混合ガスを使用し、２００Ｗの高バイアスパワーで行われることを特徴とする請求項１５または１９記載の半導体素子の素子分離膜形成方法。
  21. 前記ＣＭＰ工程は、前記犠牲膜と前記トレンチ埋め込み用絶縁膜間の選択比が高いスラリーを用いて行われることを特徴とする請求項１５記載の半導体素子の素子分離膜形成方法。
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