JP5013708B2 - 半導体素子の製造方法 - Google Patents

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Description

本発明は、フラッシュメモリ素子の製造方法に係り、特に、素子の面積は増加させないながらアクティブ領域の面積のみを増加させて素子の収率を向上させることが可能なフラッシュメモリ素子の製造方法に関する。
半導体素子の集積度が増加するにつれて、アクティブ領域とフィールド領域を画定するための素子分離膜はＳＴＩ工程を用いて形成する。ＳＴＩ工程は、半導体基板の所定の領域に所定の深さのトレンチを形成し、ＨＤＰ酸化膜で埋め込んで素子分離膜を形成する方法である。ところが、半導体素子、例えばＮＡＮＤ型フラッシュメモリ素子の集積度が増加するにつれて、素子の特性を左右するアクティブ領域の面積が小さくなっているため、ＳＴＩ工程を適用しても、アクティブ領域とフィールド領域のピッチ(pitch)が小さくなる。したがって、素子の特性確保のために、アクティブ領域の面積を増加させなければならない。しかしながら、素子の面積を増加させずにアクティブ領域の面積を増加させると、相対的にフィールド領域が小さくなりながら、トレンチにＨＤＰ酸化膜のギャップフィルの際にボイドが発生する。逆に、フィールド領域の面積を増加させると、アクティブ領域の面積が小さくなって素子の特性に良くない影響を与えるおそれがある。
そこで、本発明の目的は、素子の面積を増加させず且つフィールド領域の面積を減少させないながら、アクティブ領域の面積を増加させることが可能な半導体素子の製造方法を提供することにある。
上記目的を達成するために、本発明では、アクティブ領域とフィールド領域を画定するための素子分離膜をＳＴＩ工程を用いて形成した後、アクティブ領域の半導体基板をエッチングして曲面構造に形成することにより、アクティブ領域の面積を増加させ、同じ集積度を維持しながら素子の電気的特性を向上させる。
本発明の一実施例に係る半導体素子の製造方法は、半導体基板上の所定の領域にトレンチを形成した後、絶縁膜を埋め込んでアクティブ領域とフィールド領域を画定する素子分離膜を形成する段階と、前記アクティブ領域の半導体基板を所定の深さにエッチングするが、表面が曲面となるようにエッチングする段階とを含む。
前記半導体基板のエッチング工程は、ウェットエッチング工程またはドライエッチング工程を用いる。
前記ドライエッチング工程は、ブランケットエッチングを行うか、或いはハードマスクをフィールド領域の上部に形成した後行う。
前記ドライエッチング工程は、Ｃｌ２、ＨＢｒ、ＣＦ４、ＳＦ６、Ｏ２、Ａｒガスを用いて行う。
前記半導体基板をエッチングした後、前記半導体基板の表面のダメージを補償するための酸化工程を行い、前記酸化工程によって成長した酸化膜を除去するためのウェットエッチング工程を行う段階をさらに含む。
前記曲面からなる半導体基板の上部にトンネル酸化膜および第１導電層を形成した後、パターニングしてフローティングゲートパターンを形成する段階と、全体構造の上部に誘電体膜を形成し、第２導電層を形成した後、パターニングすることにより、フローティングゲートとコントロールゲートが積層されたスタックゲートを形成する段階とをさらに含む。
前記アクティブ領域の半導体基板を所定の深さにエッチングするが、前記フローティングゲートの高さより深くエッチングして、前記フローティングゲートが前記素子分離膜によって孤立するように形成する。
上述したように、本発明によれば、アクティブ領域の半導体基板を所定の深さにエッチングしながら表面が曲面となるようにして、素子の全体面積を増加させず且つフィールド領域を減少させないながら、アクティブ領域の面積を増加させることができるため、半導体素子の集積度を向上させることができ、電気的特性を向上させて安定的な素子を製造することができる。
以下に添付図面を参照しながら、本発明の実施例を詳細に説明する。
図１（ａ）〜図１（ｄ）は、本発明の比較例に係る半導体素子の製造方法を説明するために順次示した素子の断面図であって、フラッシュメモリ素子の製造方法を例として説明する。
図１（ａ）を参照すると、半導体基板１１の上部にパッド酸化膜１２およびパッド窒化膜１３を形成する。アクティブ領域とフィールド領域を画定するための素子分離マスクを用いたフォトおよびエッチング工程によってパッド窒化膜１３およびパッド酸化膜１２の所定の領域をエッチングした後、露出した半導体基板１１を所定の深さにエッチングしてトレンチを形成する。トレンチの側壁にウォール酸化膜（図示せず）を形成した後、トレンチが埋め込まれるように全体構造の上部に絶縁膜１４を形成する。
図１（ｂ）を参照すると、絶縁膜１４を研磨してパッド窒化膜１３を露出させた後、パッド窒化膜１３を除去し、洗浄工程を行って、トレンチの内部に絶縁膜１４が埋め込まれた素子分離膜１４ａを形成する。
図１（ｃ）を参照すると、半導体基板１１の表面が曲面となるように半導体基板１１をエッチングする。これにより、アクティブ領域の面積が増加する。ここで、半導体基板１１の表面を曲面にするために、ウェットエッチングまたはドライエッチング法を用いる。ドライエッチング工程を用いる場合、ブラケットエッチングを行うか、またはポリシリコンハードマスクをフィールド領域の上部に形成した後ドライエッチング工程を行う。この際、エッチングガスとしては、Ｃｌ２、ＨＢｒ、ＣＦ４、ＳＦ６、Ｏ２、Ａｒなどを用いる。一方、エッチング工程によって露出した半導体基板１１の表面のダメージを補償するために酸化工程を行い、酸化工程によって成長した酸化膜を除去するためのウェットエッチング工程を行う。
図１（ｄ）を参照すると、曲面からなる半導体基板１１の上部にトンネル酸化膜１５、第１導電層１６を形成した後、パターニングしてフローティングゲートパターンを形成する。そして、全体構造の上部に誘電体膜１７を形成した後、第２導電層１８を形成し、パターニングすることにより、フローティングゲートとコントロールゲートが積層されたスタックゲートを形成する。
図２（ａ）〜図２（ｄ）は本発明の実施例に係る半導体素子の製造方法を説明するために順次示した素子の断面図であって、フラッシュメモリ素子の製造方法を説明するためのものであり、フローティングゲートが素子分離膜の間に形成できるようにアクティブ領域の半導体基板をフローティングゲートの高さより深くエッチングして曲面に形成する。
図２（ａ）を参照すると、半導体基板２１の上部にパッド酸化膜２２およびパッド窒化膜２３を形成する。アクティブ領域とフィールド領域を画定するための素子分離マスクを用いたフォトおよびエッチング工程でパッド窒化膜２３およびパッド酸化膜２２の所定の領域を形成した後、露出した半導体基板２１を所定の深さにエッチングしてトレンチを形成する。トレンチの側壁にウォール酸化膜（図示せず）を形成した後、トレンチが埋め込まれるように全体構造の上部に絶縁膜２４を形成する。
図２（ｂ）を参照すると、絶縁膜２４を研磨してパッド窒化膜２３を露出させた後、パッド窒化膜２３を除去し、洗浄工程を行い、トレンチの内部に絶縁膜２４が埋め込まれた素子分離膜２４ａを形成する。
図２（ｃ）を参照すると、半導体基板２１の上部が曲面となるように半導体基板２１をエッチングするが、以後形成されるフローティングゲートが素子分離膜２４ａの間に形成できるようにフローティングゲートの高さより深く半導体基板２１をエッチングする。ここで、半導体基板２１をフローティングゲートの高さより深くエッチングし、半導体基板２１の表面を曲面にするために、ウェットエッチングまたはドライエッチング法を用いる。ドライエッチング工程を用いる場合、ブランケットエッチングまたはポリシリコンハードマスクを素子分離膜２４ａの上部に形成した後、ドライエッチング工程を行う。この際、エッチングガスとしては、Ｃｌ２、ＨＢｒ、ＣＦ４、ＳＦ６、Ｏ２、Ａｒなどを用いる。一方、エッチング工程によって露出した半導体基板２１の表面のダメージを補償するために酸化工程を行い、酸化工程によって成長した酸化膜を除去するためのウェットエッチング工程を行う。
図２（ｄ）を参照すると、曲面からなる半導体基板２１の上部にトンネル酸化膜２５、第１導電層２６を形成した後、パターニングして素子分離膜２４ａの間にフローティングゲートパターンを形成する。そして、全体構造の上部に誘電体膜２７を形成した後、第２導電層２８を形成し、パターニングすることにより、フローティングゲートとコントロールゲートが積層されたスタックゲートを形成する。これにより、フローティングゲートが素子分離膜２４ａの間に孤立した形で設けられる。
本発明の一実施例に係る半導体素子の製造方法を説明するために順次示した素子の断面図である。 本発明の他の実施例に係る半導体素子の製造方法を説明するために順次示した素子の断面図である。
１１及び２１ 半導体基板
１２及び２２ パッド酸化膜
１３及び２３ パッド窒化膜
１４及び２４ 絶縁膜
１４ａ及び２４ａ 素子分離膜
１５及び２５ トンネル酸化膜
１６及び２６ 第１導電層
１７及び２７ 誘電体膜
１８及び２８ 第２導電層

Claims (5)

  1. 半導体基板上の所定の領域にトレンチを形成した後、絶縁膜を埋め込むことにより、アクティブ領域とフィールド領域を画定する素子分離膜を形成する段階と、
    前記アクティブ領域の半導体基板を所定の深さにエッチングするが、表面が曲面となるようにエッチングする段階と、
    前記曲面からなる半導体基板の上部にトンネル酸化膜および第１導電層を形成した後、パターニングしてフローティングゲートパターンを形成する段階と、
    全体構造の上部に誘電体膜を形成した後、第２導電層を形成し、パターニングすることにより、フローティングゲートとコントロールゲートが積層されたスタックゲートを形成する段階と、を含み
    前記エッチングする段階は、アクティブ領域の半導体基板を前記フローティングゲートの高さより深くエッチングして、前記フローティングゲートが前記素子分離膜によって孤立するように形成するものであることを特徴とする半導体素子の製造方法。
  2. 前記半導体基板のエッチング工程は、ウェットエッチングまたはドライエッチング工程を用いることを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記ドライエッチング工程は、ブランケットエッチングを行うか、或いはハードマスクをフィールド領域の上部に形成した後行うことを特徴とする請求項２に記載の半導体素子の製造方法。
  4. 前記ドライエッチング工程は、Ｃｌ２、ＨＢｒ、ＣＦ４、ＳＦ６、Ｏ２、Ａｒガスを用いて行うことを特徴とする請求項２に記載の半導体素子の製造方法。
  5. 前記半導体基板をエッチングした後、前記半導体基板の表面のダメージを補償するための酸化工程を行い、前記酸化工程によって成長した酸化膜を除去するためのウェットエッチング工程を行う段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100937818B1 (ko) * 2007-08-20 2010-01-20 주식회사 하이닉스반도체 플래시 메모리 소자 및 그의 제조 방법
US20110133266A1 (en) * 2009-12-03 2011-06-09 Sanh Tang Flash Memory Having a Floating Gate in the Shape of a Curved Section
CN102064088B (zh) * 2010-10-11 2012-10-24 山东华光光电子有限公司 一种干法刻蚀与湿法腐蚀混合制备蓝宝石图形衬底的方法
CN105244278B (zh) * 2014-07-08 2018-06-12 中芯国际集成电路制造(上海)有限公司 Pmos晶体管的形成方法
CN113471138B (zh) * 2021-07-05 2023-10-24 长鑫存储技术有限公司 半导体基底的制备方法及半导体器件

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0878542A (ja) * 1994-08-31 1996-03-22 Toshiba Corp 不揮発性半導体装置
JPH0888285A (ja) * 1994-09-17 1996-04-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP3433016B2 (ja) 1996-08-19 2003-08-04 三洋電機株式会社 不揮発性半導体記憶装置の製造方法
US5710076A (en) * 1996-09-03 1998-01-20 Industrial Technology Research Institute Method for fabricating a sub-half micron MOSFET device with global planarization of insulator filled shallow trenches, via the use of a bottom anti-reflective coating
TW468202B (en) * 1999-06-17 2001-12-11 Koninkl Philips Electronics Nv Method of manufacturing electronic devices, and apparatus for carrying out such a method
JP2001077217A (ja) * 1999-09-07 2001-03-23 Sanyo Electric Co Ltd 不揮発性半導体記憶装置及びその製造方法
JP2002009178A (ja) * 2000-06-21 2002-01-11 Toshiba Corp 半導体装置の製造方法
JP2002134634A (ja) 2000-10-25 2002-05-10 Nec Corp 半導体装置及びその製造方法
US20020090797A1 (en) * 2001-01-09 2002-07-11 Hsin-Huei Chen Method for protecting insulation corners of shallow trenches by oxidation of poly silicon
KR100753401B1 (ko) * 2001-06-15 2007-08-30 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
KR100426483B1 (ko) 2001-12-22 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
KR100487532B1 (ko) * 2002-07-29 2005-05-03 삼성전자주식회사 얕은 트렌치 소자분리구조를 가지는 플래시 메모리 소자및 그제조방법
DE10333549B3 (de) 2003-07-23 2005-01-13 Infineon Technologies Ag Charge-Trapping-Speicherzelle
US7250651B2 (en) * 2004-08-19 2007-07-31 Infineon Technologies Ag Semiconductor memory device comprising memory cells with floating gate electrode and method of production
KR100605499B1 (ko) * 2004-11-02 2006-07-28 삼성전자주식회사 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법

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