JP2001077217A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JP2001077217A JP2001077217A JP25334199A JP25334199A JP2001077217A JP 2001077217 A JP2001077217 A JP 2001077217A JP 25334199 A JP25334199 A JP 25334199A JP 25334199 A JP25334199 A JP 25334199A JP 2001077217 A JP2001077217 A JP 2001077217A
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Abstract
(57)【要約】
【課題】不揮発性メモリ装置の書き込み効率及び消去特
性を向上する。 【解決手段】溝領域４にフローティングゲート８を実質
的に埋め込んだことにより、チャネルホットエレクトロ
ンの速度ベクトル方向にフローティングゲート８が位置
するために書き込み効率を向上でき、ドレイン領域１３
とソース領域１４との段差が解消され、平坦化がなされ
る。また、ホットエレクトロンが注入されるフローティ
ングゲート８の面積は溝領域４の深さによって調整され
る。さらに、フローティングゲート８の突起部分８ａの
高さを変更することにより、消去特性を容易に調節する
ことができる。
性を向上する。 【解決手段】溝領域４にフローティングゲート８を実質
的に埋め込んだことにより、チャネルホットエレクトロ
ンの速度ベクトル方向にフローティングゲート８が位置
するために書き込み効率を向上でき、ドレイン領域１３
とソース領域１４との段差が解消され、平坦化がなされ
る。また、ホットエレクトロンが注入されるフローティ
ングゲート８の面積は溝領域４の深さによって調整され
る。さらに、フローティングゲート８の突起部分８ａの
高さを変更することにより、消去特性を容易に調節する
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置及びその製造方法に関する。さらに、詳しく言え
ば、スプリットゲート型ＥＥＰＲＯＭの書き込み効率の
向上、平坦化及び高集積化を可能にする技術に関する。
憶装置及びその製造方法に関する。さらに、詳しく言え
ば、スプリットゲート型ＥＥＰＲＯＭの書き込み効率の
向上、平坦化及び高集積化を可能にする技術に関する。
【０００２】
【従来の技術】携帯電話やデジタルスチルカメラなどの
応用分野の拡大に伴い、電気的にプログラム及び消去可
能な読み出し専用メモリ装置（EEPROM; Electrically E
rasable and Programmable Read Only Memory）が急速
に普及している。そして、電気的に一括消去可能なＥＥ
ＰＲＯＭは、フラッシュＥＥＰＲＯＭと呼ばれている。
応用分野の拡大に伴い、電気的にプログラム及び消去可
能な読み出し専用メモリ装置（EEPROM; Electrically E
rasable and Programmable Read Only Memory）が急速
に普及している。そして、電気的に一括消去可能なＥＥ
ＰＲＯＭは、フラッシュＥＥＰＲＯＭと呼ばれている。
【０００３】ＥＥＰＲＯＭは、フローティングゲートに
所定の電荷量が蓄積されているか否かによって、２値ま
たはそれ以上の多値のデジタル情報を記憶し、その電荷
量に応じたチャネル領域の導通の変化によって、デジタ
ル情報を読み出す不揮発性半導体記憶装置である。
所定の電荷量が蓄積されているか否かによって、２値ま
たはそれ以上の多値のデジタル情報を記憶し、その電荷
量に応じたチャネル領域の導通の変化によって、デジタ
ル情報を読み出す不揮発性半導体記憶装置である。
【０００４】ＥＥＰＲＯＭは、スタックトゲート型とス
プリットゲート型に分類される。このうち、スプリット
ゲート型のＥＥＰＲＯＭは、例えば米国特許第５０２９
１３０号、第５０４５４８８号、５０６７１０８号など
に開示されている。
プリットゲート型に分類される。このうち、スプリット
ゲート型のＥＥＰＲＯＭは、例えば米国特許第５０２９
１３０号、第５０４５４８８号、５０６７１０８号など
に開示されている。
【０００５】スプリットゲート型ＥＥＰＲＯＭ装置の断
面構造を図１０に示す。Ｐ型半導体基板１０１上に所定
間隔を隔ててドレイン領域１０２及びソース領域１０３
が形成され、その間にチャネル領域１０４が形成されて
いる。このチャネル領域１０４の一部からソース領域１
０３の一部に至る領域上には、ゲート絶縁膜１０５を介
して、フローティングゲート１０６が形成されている。
そして、このフローティングゲート１０６上には、選択
酸化法によって形成された厚い酸化膜１０７（以下、ミ
ニロコスという）が設けられている。
面構造を図１０に示す。Ｐ型半導体基板１０１上に所定
間隔を隔ててドレイン領域１０２及びソース領域１０３
が形成され、その間にチャネル領域１０４が形成されて
いる。このチャネル領域１０４の一部からソース領域１
０３の一部に至る領域上には、ゲート絶縁膜１０５を介
して、フローティングゲート１０６が形成されている。
そして、このフローティングゲート１０６上には、選択
酸化法によって形成された厚い酸化膜１０７（以下、ミ
ニロコスという）が設けられている。
【０００６】そして、フローティングゲート１０６の側
面及びミニロコス１０７上の一部を被覆するトンネル酸
化膜１０８が形成されている。さらにトンネル酸化膜１
０８上とチャネル領域１０４の一部上からドレイン領域
１０２の一部上にコントロールゲート１０９が形成され
ている。
面及びミニロコス１０７上の一部を被覆するトンネル酸
化膜１０８が形成されている。さらにトンネル酸化膜１
０８上とチャネル領域１０４の一部上からドレイン領域
１０２の一部上にコントロールゲート１０９が形成され
ている。
【０００７】このスプリットゲート型ＥＥＰＲＯＭ装置
の動作は以下の通りである。まず、データを書き込むと
きには、コントロールゲート１０９とソース領域１０３
に所定の電圧（例えば、コントロールゲート１０９に２
Ｖ、ソース領域１０３に１２Ｖ）を印加し、チャネル領
域１０４に電流を流すことにより、フローティングゲー
ト１０６にチャネルホットエレクトロン（ＣＨＥ）を注
入して蓄積させる。
の動作は以下の通りである。まず、データを書き込むと
きには、コントロールゲート１０９とソース領域１０３
に所定の電圧（例えば、コントロールゲート１０９に２
Ｖ、ソース領域１０３に１２Ｖ）を印加し、チャネル領
域１０４に電流を流すことにより、フローティングゲー
ト１０６にチャネルホットエレクトロン（ＣＨＥ）を注
入して蓄積させる。
【０００８】一方、データを消去するときは、ドレイン
領域１０２及びソース領域１０３を接地し、コントロー
ルゲート１０９に所定の電圧（例えば、１５Ｖ）を印加
することにより、フローティングゲート１０６に蓄積さ
れた電子をファウラー・ノルドハイムトンネル電流（Fo
wler-Nordheim tunneling current、以下ＦＮ電流とい
う。）として、コントロールゲート１０９へ引き抜く。
このとき、フローティングゲート１０６の上縁には、尖
鋭部１０６ａが設けられているため、この部分に電界集
中が起こり、より低い電圧でＦＮトンネル電流を流し、
消去動作を行っている。
領域１０２及びソース領域１０３を接地し、コントロー
ルゲート１０９に所定の電圧（例えば、１５Ｖ）を印加
することにより、フローティングゲート１０６に蓄積さ
れた電子をファウラー・ノルドハイムトンネル電流（Fo
wler-Nordheim tunneling current、以下ＦＮ電流とい
う。）として、コントロールゲート１０９へ引き抜く。
このとき、フローティングゲート１０６の上縁には、尖
鋭部１０６ａが設けられているため、この部分に電界集
中が起こり、より低い電圧でＦＮトンネル電流を流し、
消去動作を行っている。
【０００９】しかしながら、上述のようなチャネルホッ
トエレクトロン注入では、書き込み効率に限界があっ
た。また、消去動作においては、フローティングゲート
１０６の尖鋭部１０６ａの形状によって消去特性が変動
するという問題があった。
トエレクトロン注入では、書き込み効率に限界があっ
た。また、消去動作においては、フローティングゲート
１０６の尖鋭部１０６ａの形状によって消去特性が変動
するという問題があった。
【００１０】そこで、ＥＥＰＲＯＭの書き込み効率を向
上するために、図１１に示すような構造を有するＥＥＰ
ＲＯＭ装置が提案された。これは、バリスティック注入
（Ballisti c Injection）と呼ばれる注入メカニズムを
採用したＥＥＰＲＯＭ装置である。図に示すように、半
導体基板２０１上に段差が形成されており、フローティ
ングゲート２０２は、段差部分に形成され、コントロー
ルゲート２０３は、平坦な半導体基板２０２上に形成さ
れている。このような構造によれば、チャネルホットエ
レクトロンの速度ベクトル方向にフローティングゲート
２０２が形成されているので、エレクトロンの注入効率
を向上することができる。なお、この種のＥＥＰＲＯＭ
装置は、例えば、特開平７−１１５１４２号公報に開示
されている。
上するために、図１１に示すような構造を有するＥＥＰ
ＲＯＭ装置が提案された。これは、バリスティック注入
（Ballisti c Injection）と呼ばれる注入メカニズムを
採用したＥＥＰＲＯＭ装置である。図に示すように、半
導体基板２０１上に段差が形成されており、フローティ
ングゲート２０２は、段差部分に形成され、コントロー
ルゲート２０３は、平坦な半導体基板２０２上に形成さ
れている。このような構造によれば、チャネルホットエ
レクトロンの速度ベクトル方向にフローティングゲート
２０２が形成されているので、エレクトロンの注入効率
を向上することができる。なお、この種のＥＥＰＲＯＭ
装置は、例えば、特開平７−１１５１４２号公報に開示
されている。
【００１１】
【発明が解決しようとする課題】上述のように、従来の
スプリットゲート型ＥＥＰＲＯＭ装置では、チャネルホ
ットエレクトロン注入では、書き込み効率に限界があっ
た。また、消去動作においては、フローティングゲート
１０６の尖鋭部１０６ａの形状によって消去特性が変動
するという問題があった。
スプリットゲート型ＥＥＰＲＯＭ装置では、チャネルホ
ットエレクトロン注入では、書き込み効率に限界があっ
た。また、消去動作においては、フローティングゲート
１０６の尖鋭部１０６ａの形状によって消去特性が変動
するという問題があった。
【００１２】また、バリスティック注入を用いたＥＥＰ
ＲＯＭ装置では、書き込み効率を向上することができる
が、図１１に示すように、半導体基板２０１の表面に段
差があるために、ドレイン領域２０４とソース領域２０
５との間に高低差が生じ、その後のコンタクト形成工程
や金属配線形成工程で加工精度が悪化するという問題が
あった。
ＲＯＭ装置では、書き込み効率を向上することができる
が、図１１に示すように、半導体基板２０１の表面に段
差があるために、ドレイン領域２０４とソース領域２０
５との間に高低差が生じ、その後のコンタクト形成工程
や金属配線形成工程で加工精度が悪化するという問題が
あった。
【００１３】
【課題を解決するための手段】そこで、本発明の不揮発
性半導体記憶装置は、半導体基板表面に形成された溝領
域と、第１の絶縁膜を介して前記溝領域に実質的に埋め
込まれ、端部が該溝領域から突起したフローティングゲ
ートと、前記フローティングゲート上に形成され、前記
溝領域を平坦化するように埋め込まれた第２の絶縁膜
と、前記半導体基板及び前記溝領域の一部上に形成さ
れ、前記フローティングゲートの突起部分を被覆する第
３の絶縁膜と、前記第３の絶縁膜上であり、前記半導体
基板及び前記溝領域の一部上に形成されたコントロール
ゲートと、前記コントロールゲートの一端に整合して形
成されたドレイン領域と、前記溝領域の一端に整合して
形成されたソース領域と、を有することを特徴としてい
る。
性半導体記憶装置は、半導体基板表面に形成された溝領
域と、第１の絶縁膜を介して前記溝領域に実質的に埋め
込まれ、端部が該溝領域から突起したフローティングゲ
ートと、前記フローティングゲート上に形成され、前記
溝領域を平坦化するように埋め込まれた第２の絶縁膜
と、前記半導体基板及び前記溝領域の一部上に形成さ
れ、前記フローティングゲートの突起部分を被覆する第
３の絶縁膜と、前記第３の絶縁膜上であり、前記半導体
基板及び前記溝領域の一部上に形成されたコントロール
ゲートと、前記コントロールゲートの一端に整合して形
成されたドレイン領域と、前記溝領域の一端に整合して
形成されたソース領域と、を有することを特徴としてい
る。
【００１４】かかる手段によれば、溝領域にフローティ
ングゲートを実質的に埋め込んだことにより、チャネル
ホットエレクトロンの速度ベクトル方向にフローティン
グゲートが位置するために書き込み効率を向上できると
共にソース領域とドレイン領域との段差を無くすことが
できる。また、ホットエレクトロンが注入されるフロー
ティングゲート面積は溝領域の深さによって調整でき
る。さらに、フローティングゲートの突起部分の高さを
変更することにより、消去特性を容易に調節することが
できる。
ングゲートを実質的に埋め込んだことにより、チャネル
ホットエレクトロンの速度ベクトル方向にフローティン
グゲートが位置するために書き込み効率を向上できると
共にソース領域とドレイン領域との段差を無くすことが
できる。また、ホットエレクトロンが注入されるフロー
ティングゲート面積は溝領域の深さによって調整でき
る。さらに、フローティングゲートの突起部分の高さを
変更することにより、消去特性を容易に調節することが
できる。
【００１５】また、本発明の不揮発性半導体記憶装置の
製造方法によれば、半導体基板上のフローティングゲー
ト形成予定領域に開口部を有するシリコン窒化膜を形成
する工程と、前記シリコン窒化膜をマスクとして半導体
基板をエッチングすることにより溝領域を形成する工程
と、前記溝領域の底面及び側面に第１の絶縁膜を形成す
る工程と、前記溝領域内を含む全面にシリコン膜、シリ
コン酸化膜を堆積する工程と、前記シリコン酸化膜及び
シリコン膜をＣＭＰを用いて表面研磨することにより、
前記溝領域に実質的に埋め込まれ端部が該溝領域から突
起したフローティングゲートと前記フローティングゲー
ト上に形成され前記溝領域を平坦化するように埋め込ま
れた第２の絶縁膜を形成する工程と、前記シリコン窒化
膜をエッチング除去する工程と、前記半導体基板及び前
記溝領域の上であり、かつ前記フローティングゲートの
突起部分を被覆する第３の絶縁膜を形成する工程と、前
記第３の絶縁膜上であり、前記半導体基板及び溝領域の
一部上にコントロールゲートを形成する工程と、前記コ
ントロールゲートの一端に整合したドレイン領域と前記
溝領域の一端に整合したソース領域をイオン注入により
形成する工程と、を有することを特徴としている。
製造方法によれば、半導体基板上のフローティングゲー
ト形成予定領域に開口部を有するシリコン窒化膜を形成
する工程と、前記シリコン窒化膜をマスクとして半導体
基板をエッチングすることにより溝領域を形成する工程
と、前記溝領域の底面及び側面に第１の絶縁膜を形成す
る工程と、前記溝領域内を含む全面にシリコン膜、シリ
コン酸化膜を堆積する工程と、前記シリコン酸化膜及び
シリコン膜をＣＭＰを用いて表面研磨することにより、
前記溝領域に実質的に埋め込まれ端部が該溝領域から突
起したフローティングゲートと前記フローティングゲー
ト上に形成され前記溝領域を平坦化するように埋め込ま
れた第２の絶縁膜を形成する工程と、前記シリコン窒化
膜をエッチング除去する工程と、前記半導体基板及び前
記溝領域の上であり、かつ前記フローティングゲートの
突起部分を被覆する第３の絶縁膜を形成する工程と、前
記第３の絶縁膜上であり、前記半導体基板及び溝領域の
一部上にコントロールゲートを形成する工程と、前記コ
ントロールゲートの一端に整合したドレイン領域と前記
溝領域の一端に整合したソース領域をイオン注入により
形成する工程と、を有することを特徴としている。
【００１６】かかる手段によれば、書き込み効率、消去
特性に優れ、かつ平坦性の良い不揮発性半導体記憶装置
を製造することができる。また、溝領域に対してセルフ
アラインでフローティングゲートを形成することができ
るので、微細化に適している。
特性に優れ、かつ平坦性の良い不揮発性半導体記憶装置
を製造することができる。また、溝領域に対してセルフ
アラインでフローティングゲートを形成することができ
るので、微細化に適している。
【００１７】
【発明の実施の形態】次に、本発明の不揮発性半導体記
憶装置及びその製造方法に係る実施の形態について、図
１乃至図９を参照しながら説明する。なお、図１〜図８
において、各図の（ａ）は、平面図、（ｂ）は（ａ）に
おけるＸ−Ｘ線断面図、（ｃ）は（ａ）におけるＹ−Ｙ
線断面図を示している。図９の（ａ）、（ｂ）、（ｃ）
は、Ｙ−Ｙ断面図を示している。以下では、まず不揮発
性半導体記憶装置の製造方法について説明を行い、その
後不揮発性半導体記憶装置の構造について説明する。
憶装置及びその製造方法に係る実施の形態について、図
１乃至図９を参照しながら説明する。なお、図１〜図８
において、各図の（ａ）は、平面図、（ｂ）は（ａ）に
おけるＸ−Ｘ線断面図、（ｃ）は（ａ）におけるＹ−Ｙ
線断面図を示している。図９の（ａ）、（ｂ）、（ｃ）
は、Ｙ−Ｙ断面図を示している。以下では、まず不揮発
性半導体記憶装置の製造方法について説明を行い、その
後不揮発性半導体記憶装置の構造について説明する。
【００１８】図１に示すように、Ｐ型シリコン基板１の
表面にトレンチ分離領域２（TrenchIsolation Area)を
形成する。トレンチ分離領域２は基板１の表面をエッチ
ングしてトレンチ溝を形成し、この溝にＳｉＯ２膜を埋
め込むことによって形成される。
表面にトレンチ分離領域２（TrenchIsolation Area)を
形成する。トレンチ分離領域２は基板１の表面をエッチ
ングしてトレンチ溝を形成し、この溝にＳｉＯ２膜を埋
め込むことによって形成される。
【００１９】このとき、Ｓｉ基板のエッチング条件は、
ＥＣＲエッチャーを用いた場合、Ｃｌ２（流量２７５ｓ
ｃｃｍ）、圧力３Ｐａ、ＲＦパワー８０Ｗ、マイクロ波
パワー３５０Ｗ程度が適している。ＳｉＯ２膜の埋め込
みは、ＨＤＰ（High DensityPlasma）ＣＶＤ装置によ
り、ＳｉＯ２膜をデポジションし、ＣＭＰ（ChemicalMe
chanical P olishing）によって表面を平坦化する。デ
ポジション時のＳｉＯ２膜の膜厚は、埋め込みが完全に
行われるように、トレンチ溝の深さに対して３０％〜５
０％程度厚く成膜するのがよい。
ＥＣＲエッチャーを用いた場合、Ｃｌ２（流量２７５ｓ
ｃｃｍ）、圧力３Ｐａ、ＲＦパワー８０Ｗ、マイクロ波
パワー３５０Ｗ程度が適している。ＳｉＯ２膜の埋め込
みは、ＨＤＰ（High DensityPlasma）ＣＶＤ装置によ
り、ＳｉＯ２膜をデポジションし、ＣＭＰ（ChemicalMe
chanical P olishing）によって表面を平坦化する。デ
ポジション時のＳｉＯ２膜の膜厚は、埋め込みが完全に
行われるように、トレンチ溝の深さに対して３０％〜５
０％程度厚く成膜するのがよい。
【００２０】次に、図２に示すように、シリコン基板１
上のフローティングゲート形成予定領域に開口部３ａを
有するシリコン窒化膜３をＬＰＣＶＤ法によって形成す
る。開口部３ａは、図２（ａ）に示すように、２つのト
レンチ分離領域２の一部上からその間に渡って形成され
る。ここで、開口部３ａはドライエッチングによって形
成するが、その端部（図において破線で示された部分）
は、垂直でも良いし、テーパー形成（斜め形状）であっ
ても良い。テーパー形状に加工された場合には、後にシ
リコン窒化膜３をエッチング除去する際に、メモリの誤
書き込み防止用のＳｉＮ側壁片が形成される利点があ
る。また、シリコン窒化膜３の厚さは、後にに形成され
るフローティングゲートの突起部分の高さを決めるが、
１０００Å〜２０００Åが適当である。
上のフローティングゲート形成予定領域に開口部３ａを
有するシリコン窒化膜３をＬＰＣＶＤ法によって形成す
る。開口部３ａは、図２（ａ）に示すように、２つのト
レンチ分離領域２の一部上からその間に渡って形成され
る。ここで、開口部３ａはドライエッチングによって形
成するが、その端部（図において破線で示された部分）
は、垂直でも良いし、テーパー形成（斜め形状）であっ
ても良い。テーパー形状に加工された場合には、後にシ
リコン窒化膜３をエッチング除去する際に、メモリの誤
書き込み防止用のＳｉＮ側壁片が形成される利点があ
る。また、シリコン窒化膜３の厚さは、後にに形成され
るフローティングゲートの突起部分の高さを決めるが、
１０００Å〜２０００Åが適当である。
【００２１】次に、図３に示すように、シリコン窒化膜
３をマスクとして、シリコン基板1をエッチングするこ
とにより溝領域４を形成する。このときのエッチング条
件は、トレンチ溝のエッチング条件と同様とすることが
できる。溝領域４の底部及び側面には、熱酸化によって
第１の絶縁膜５を形成する。その膜厚は、チャネルホッ
トエレクトロンの注入エネルギー、ＦＮ電流を考慮する
と、約８０Åが適当である。なお、図（ｂ）に示される
断面においては、溝領域４の側壁は、トレンチ分離領域
２のＳｉＯ２膜となっている。
３をマスクとして、シリコン基板1をエッチングするこ
とにより溝領域４を形成する。このときのエッチング条
件は、トレンチ溝のエッチング条件と同様とすることが
できる。溝領域４の底部及び側面には、熱酸化によって
第１の絶縁膜５を形成する。その膜厚は、チャネルホッ
トエレクトロンの注入エネルギー、ＦＮ電流を考慮する
と、約８０Åが適当である。なお、図（ｂ）に示される
断面においては、溝領域４の側壁は、トレンチ分離領域
２のＳｉＯ２膜となっている。
【００２２】次に、図４に示すように、溝領域４内を含
む全面にドープト・ポリシリコン膜６、シリコン酸化膜
７をＣＶＤ法によって堆積する。ポリシリコン膜の代わ
りにアモルファスシリコンを用いても良い。
む全面にドープト・ポリシリコン膜６、シリコン酸化膜
７をＣＶＤ法によって堆積する。ポリシリコン膜の代わ
りにアモルファスシリコンを用いても良い。
【００２３】次に、図５に示すように、シリコン酸化膜
７及びシリコン膜６をＣＭＰを用いて表面研磨する。こ
れにより、溝領域４に実質的に埋め込まれ端部が該溝領
域４から突起したフローティングゲート８、フローティ
ングゲート８上に形成され溝領域４を平坦化するように
埋め込まれた第２の絶縁膜９を形成する。このとき、シ
リコン窒化膜３はＣＭＰのストッパーとして働くので、
フローティングゲート８は、シリコン窒化膜３の開口部
３ａに対してセルフアラインで形成される。また、フロ
ーティングゲート８の突起部分８ａの高さは、シリコン
窒化膜３の厚さによってコントロールされる。
７及びシリコン膜６をＣＭＰを用いて表面研磨する。こ
れにより、溝領域４に実質的に埋め込まれ端部が該溝領
域４から突起したフローティングゲート８、フローティ
ングゲート８上に形成され溝領域４を平坦化するように
埋め込まれた第２の絶縁膜９を形成する。このとき、シ
リコン窒化膜３はＣＭＰのストッパーとして働くので、
フローティングゲート８は、シリコン窒化膜３の開口部
３ａに対してセルフアラインで形成される。また、フロ
ーティングゲート８の突起部分８ａの高さは、シリコン
窒化膜３の厚さによってコントロールされる。
【００２４】ここで、フローティングゲート８から後に
形成するコントロールゲートへ電子を引き抜くという消
去動作を効率的に行うためには、フローティングゲート
８の突起部分８ａはできるだけ鋭い（先端角度が小さ
い）ことが好ましい。その先端角度の調節は、シリコン
膜６の膜厚によって行われる。すなわち、膜厚が薄いほ
ど先端角度は小さくなり、電界集中が起きやすくなり消
去特性が良くなる。
形成するコントロールゲートへ電子を引き抜くという消
去動作を効率的に行うためには、フローティングゲート
８の突起部分８ａはできるだけ鋭い（先端角度が小さ
い）ことが好ましい。その先端角度の調節は、シリコン
膜６の膜厚によって行われる。すなわち、膜厚が薄いほ
ど先端角度は小さくなり、電界集中が起きやすくなり消
去特性が良くなる。
【００２５】次に、図６に示すように、シリコン窒化膜
３をドライエッチングによって除去する。このとき、シ
リコン窒化膜３の端がテーパー状であると、メモリの誤
書き込み防止用のＳｉＮ側壁片１０が自動的に形成され
る。ドライエッチング条件はは、等方性でも異方性でも
良いが、異方性の方がＳｉＮ側壁片１０が形成され易
い。
３をドライエッチングによって除去する。このとき、シ
リコン窒化膜３の端がテーパー状であると、メモリの誤
書き込み防止用のＳｉＮ側壁片１０が自動的に形成され
る。ドライエッチング条件はは、等方性でも異方性でも
良いが、異方性の方がＳｉＮ側壁片１０が形成され易
い。
【００２６】次に、図７に示すように、シリコン基板１
及び溝領域４上であり、かつフローティングゲート８の
突起部分８ａを被覆する第３の絶縁膜１１を形成する。
この第３の絶縁膜１１はトンネル酸化膜として働くもの
であり、ＦＮ電流が流れ易く、かつ膜質に優れたものが
求められる。このような要請に応えるために、例えば、
熱酸化膜（７０Å程度）＋ＣＶＤ酸化膜（７０Å程度）
の組み合わせが適当である。
及び溝領域４上であり、かつフローティングゲート８の
突起部分８ａを被覆する第３の絶縁膜１１を形成する。
この第３の絶縁膜１１はトンネル酸化膜として働くもの
であり、ＦＮ電流が流れ易く、かつ膜質に優れたものが
求められる。このような要請に応えるために、例えば、
熱酸化膜（７０Å程度）＋ＣＶＤ酸化膜（７０Å程度）
の組み合わせが適当である。
【００２７】ここで、熱酸化によって、フローティング
ゲート８の突起部分８ａは若干丸くなるが、従来例のス
プリットゲート型ＥＥＰＲＯＭ装置に比べて、フローテ
ィングゲートとコントロールゲートとの間のトンネル酸
化膜の膜厚が薄くなるので、消去特性が改善される。
ゲート８の突起部分８ａは若干丸くなるが、従来例のス
プリットゲート型ＥＥＰＲＯＭ装置に比べて、フローテ
ィングゲートとコントロールゲートとの間のトンネル酸
化膜の膜厚が薄くなるので、消去特性が改善される。
【００２８】図１０に示す従来例のＥＥＰＲＯＭ装置で
は、実際には、熱酸化により、ミニロコス１０７の内側
にフローティングゲート１０６の端が入り込むため、ト
ンネル酸化膜１０８が厚くなってしまう。これに対し
て、本実施形態のものでは、ＣＭＰによって研磨してい
るため、フローティングゲート８とコントロールゲート
との間のトンネル酸化膜（第３の絶縁膜１１）は、純粋
に熱酸化＋ＣＶＤ酸化膜の膜厚となる。
は、実際には、熱酸化により、ミニロコス１０７の内側
にフローティングゲート１０６の端が入り込むため、ト
ンネル酸化膜１０８が厚くなってしまう。これに対し
て、本実施形態のものでは、ＣＭＰによって研磨してい
るため、フローティングゲート８とコントロールゲート
との間のトンネル酸化膜（第３の絶縁膜１１）は、純粋
に熱酸化＋ＣＶＤ酸化膜の膜厚となる。
【００２９】次に、図８に示すように、第３の絶縁膜１
１上であり、半導体基板１及び溝領域４の一部上にコン
トロールゲート１２を形成する。さらに、コントロール
ゲート１２の一端に整合したドレイン領域１３と溝領域
４の一端に整合したソース領域１４をイオン注入により
形成する。
１上であり、半導体基板１及び溝領域４の一部上にコン
トロールゲート１２を形成する。さらに、コントロール
ゲート１２の一端に整合したドレイン領域１３と溝領域
４の一端に整合したソース領域１４をイオン注入により
形成する。
【００３０】この不揮発性半導体記憶装置（不揮性半導
体メモリセル）によれば、溝領域４にフローティングゲ
ート８を実質的に埋め込んだことにより、チャネルホッ
トエレクトロンの速度ベクトル方向にフローティングゲ
ート８が位置するために書き込み効率を向上できる。ま
た、ホットエレクトロンが注入されるフローティングゲ
ート８の面積は溝領域４の深さによって調整される。本
発明の大きな特徴は、ドレイン領域１３とソース領域１
４との段差が解消され、平坦化がなされる点である。さ
らに、フローティングゲート８の突起部分８ａの高さを
変更することにより、消去特性を容易に調節することが
できる。すなわち、フローティングゲート８の突起部分
８ａが高くなれば、コントロールゲート１２との対向す
る面積が大きくなるので、ＦＮ電流によって、フローテ
ィングゲート８からコントロールゲート１２へ電子が流
れ易くなる。
体メモリセル）によれば、溝領域４にフローティングゲ
ート８を実質的に埋め込んだことにより、チャネルホッ
トエレクトロンの速度ベクトル方向にフローティングゲ
ート８が位置するために書き込み効率を向上できる。ま
た、ホットエレクトロンが注入されるフローティングゲ
ート８の面積は溝領域４の深さによって調整される。本
発明の大きな特徴は、ドレイン領域１３とソース領域１
４との段差が解消され、平坦化がなされる点である。さ
らに、フローティングゲート８の突起部分８ａの高さを
変更することにより、消去特性を容易に調節することが
できる。すなわち、フローティングゲート８の突起部分
８ａが高くなれば、コントロールゲート１２との対向す
る面積が大きくなるので、ＦＮ電流によって、フローテ
ィングゲート８からコントロールゲート１２へ電子が流
れ易くなる。
【００３１】また、メモリの誤書き込み防止用のＳｉＮ
側壁片１０があるために、コントロールゲート１２の角
１２ａの角度が鋭角とならない。したがって、非選択の
メモリセルにおいて、コントロールゲート１２の角部１
２ａからフローティングゲート８へ電子が逆に注入され
誤書き込みが生じる現象（リバーストネリング）が防止
される。
側壁片１０があるために、コントロールゲート１２の角
１２ａの角度が鋭角とならない。したがって、非選択の
メモリセルにおいて、コントロールゲート１２の角部１
２ａからフローティングゲート８へ電子が逆に注入され
誤書き込みが生じる現象（リバーストネリング）が防止
される。
【００３２】次に、このような不揮発性半導体記憶装置
をサリサイド化する方法について述べる。図９（ａ）に
示すように、コントロールゲート１２をマスクとして第
３の絶縁膜１１をエッチングする。そして、露出してい
るフローティングゲート８の突起部分８ａをエッチング
して、フローティングゲート８の端を溝領域４の中に完
全に埋め込む。その後、図９（ｂ）に示すように、フロ
ーティングゲート８の側壁にスペーサＳｉＯ２膜１５を
形成する。そして、ドレイン領域１３とソース領域１４
をイオン注入により形成する。
をサリサイド化する方法について述べる。図９（ａ）に
示すように、コントロールゲート１２をマスクとして第
３の絶縁膜１１をエッチングする。そして、露出してい
るフローティングゲート８の突起部分８ａをエッチング
して、フローティングゲート８の端を溝領域４の中に完
全に埋め込む。その後、図９（ｂ）に示すように、フロ
ーティングゲート８の側壁にスペーサＳｉＯ２膜１５を
形成する。そして、ドレイン領域１３とソース領域１４
をイオン注入により形成する。
【００３３】そして、図９（ｃ）に示すように、選択Ｃ
ＶＤ法等によって、コントロールゲート１２上及びドレ
イン領域１３／ソース領域１４上に、Ｔｉシリサイド、
Ｃｏシリサイドなどをシリサイド反応によって形成す
る。ここで、ソース側のフローティングゲート８は完全
に溝領域４の中あり、スペーサＳｉＯ２膜１５によって
覆われているので、ソース領域１４と短絡することが防
止される。
ＶＤ法等によって、コントロールゲート１２上及びドレ
イン領域１３／ソース領域１４上に、Ｔｉシリサイド、
Ｃｏシリサイドなどをシリサイド反応によって形成す
る。ここで、ソース側のフローティングゲート８は完全
に溝領域４の中あり、スペーサＳｉＯ２膜１５によって
覆われているので、ソース領域１４と短絡することが防
止される。
【００３４】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置及びその製造方法によれば、書き込み効
率を向上することができる。
半導体記憶装置及びその製造方法によれば、書き込み効
率を向上することができる。
【００３５】また、フローティングゲートを実質的に溝
領域に埋め込んだことにより、ドレイン領域とソース領
域との段差が解消され、平坦化がなされる。
領域に埋め込んだことにより、ドレイン領域とソース領
域との段差が解消され、平坦化がなされる。
【００３６】さらに、フローティングゲートの突起部分
の高さを変更することにより、消去特性を容易に調節す
ることができる。
の高さを変更することにより、消去特性を容易に調節す
ることができる。
【００３７】さらにまた、誤書き込み防止用のＳｉＮ側
壁片が形成されることにより、選択されたメモリセルに
のみ書き込みを行うことができ、書き込み時の誤動作を
防止することができる。
壁片が形成されることにより、選択されたメモリセルに
のみ書き込みを行うことができ、書き込み時の誤動作を
防止することができる。
【図１】本発明の実施形態に係る不揮発性半導体記憶装
置の製造方法を説明する断面図である。
置の製造方法を説明する断面図である。
【図２】本発明の実施形態に係る不揮発性半導体記憶装
置の製造方法を説明する図である。
置の製造方法を説明する図である。
【図３】本発明の実施形態に係る不揮発性半導体記憶装
置の製造方法を説明する図である。
置の製造方法を説明する図である。
【図４】本発明の実施形態に係る不揮発性半導体記憶装
置の製造方法を説明する図である。
置の製造方法を説明する図である。
【図５】本発明の実施形態に係る不揮発性半導体記憶装
置の製造方法を説明する図である。
置の製造方法を説明する図である。
【図６】本発明の実施形態に係る不揮発性半導体記憶装
置の製造方法を説明する図である。
置の製造方法を説明する図である。
【図７】本発明の実施形態に係る不揮発性半導体記憶装
置の製造方法を説明する図である。
置の製造方法を説明する図である。
【図８】本発明の実施形態に係る不揮発性半導体記憶装
置及びその製造方法を説明する図である。
置及びその製造方法を説明する図である。
【図９】本発明の実施形態に係る不揮発性半導体記憶装
置及びその製造方法を説明する断面図である。
置及びその製造方法を説明する断面図である。
【図１０】従来例に係るスプリットゲート型ＥＥＰＲＯ
Ｍ装置の断面図である。
Ｍ装置の断面図である。
【図１１】従来例に係るバリスティック注入型ＥＥＰＲ
ＯＭ装置の断面図である。
ＯＭ装置の断面図である。
フロントページの続き Ｆターム(参考） 5F001 AA31 AA43 AA63 AB03 AC02 AC20 AC62 AD21 AD41 AD51 AD52 AE02 AE08 AG02 AG10 AG21 5F083 EP13 EP24 EP54 EP57 ER02 ER09 ER14 ER17 GA01 GA09 GA11 GA30 NA01 PR03 PR40
Claims (4)
- 【請求項１】半導体基板表面に形成された溝領域と、 第１の絶縁膜を介して前記溝領域に実質的に埋め込ま
れ、端部が該溝領域から突起したフローティングゲート
と、 前記フローティングゲート上に形成され、前記溝領域を
平坦化するように埋め込まれた第２の絶縁膜と、 前記半導体基板及び前記溝領域上に形成され、前記フロ
ーティングゲートの突起部分を被覆する第３の絶縁膜
と、 前記第３の絶縁膜上であり、前記半導体基板及び前記溝
領域の一部上に形成されたコントロールゲートと、 前記コントロールゲートの一端に整合して形成されたド
レイン領域と、 前記溝領域の一端に整合して形成されたソース領域と、 を有することを特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記フローティングゲートの突起部分に誤
書き込み防止用の側壁片が形成されていることを特徴と
する請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】半導体基板上のフローティングゲート形成
予定領域に開口部を有するシリコン窒化膜を形成する工
程と、 前記シリコン窒化膜をマスクとして半導体基板をエッチ
ングすることにより溝領域を形成する工程と、 前記溝領域の底面及び側面に第１の絶縁膜を形成する工
程と、 前記溝領域内を含む全面にシリコン膜、シリコン酸化膜
を堆積する工程と、 前記シリコン酸化膜及びシリコン膜をＣＭＰを用いて表
面研磨することにより、前記溝領域に実質的に埋め込ま
れ端部が該溝領域から突起したフローティングゲートと
前記フローティングゲート上に形成され前記溝領域を平
坦化するように埋め込まれた第２の絶縁膜を形成する工
程と、 前記シリコン窒化膜をエッチング除去する工程と、 前記半導体基板及び前記溝領域上であり、かつ前記フロ
ーティングゲートの突起部分を被覆する第３の絶縁膜を
形成する工程と、 前記第３の絶縁膜上であり、前記半導体基板及び溝領域
の一部上にコントロールゲートを形成する工程と、 前記コントロールゲートの一端に整合したドレイン領域
と前記溝領域の一端に整合したソース領域をイオン注入
により形成する工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項４】半導体基板上のフローティングゲート形成
予定領域に開口部を有するシリコン窒化膜を形成する工
程において、該開口部の端はテーパー状にエッチングさ
れることを特徴とする請求項３に記載の不揮発性半導体
記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25334199A JP2001077217A (ja) | 1999-09-07 | 1999-09-07 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25334199A JP2001077217A (ja) | 1999-09-07 | 1999-09-07 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001077217A true JP2001077217A (ja) | 2001-03-23 |
Family
ID=17249988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25334199A Pending JP2001077217A (ja) | 1999-09-07 | 1999-09-07 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001077217A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006287185A (ja) * | 2005-04-01 | 2006-10-19 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
-
1999
- 1999-09-07 JP JP25334199A patent/JP2001077217A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006287185A (ja) * | 2005-04-01 | 2006-10-19 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
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|---|---|---|---|
| RD01 | Notification of change of attorney |
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