JP4557678B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、多値化されたセルトランジスタを備えた半導体記憶装置、及びその製造方法に関するものである。
フラッシュメモリ等の不揮発性半導体記憶装置は現在広く普及しており、例えば、携帯電話機等に搭載されている。近年の携帯電話機等の電子機器の小型化、情報記憶の大規模化にともなって、不揮発性半導体記憶装置の小型化、或いはその記憶容量の大容量化を図るため、１つのセルトランジスタに２ビット以上のデータを書き込む多値化技術が注目されている。本出願人はこの事情を鑑み、電気的に孤立した一対のフローティングゲートを有するセルトランジスタに２ビット（４値）以上のデータを記憶することができる不揮発性半導体記憶装置を提案している（例えば、特許文献１参照）。
図４２は、特許文献１で開示されているセルトランジスタの構造を示す。セルトランジスタ１００は、コントロールゲートＣＧ（ワード線）、及びソース・ドレインとして機能する一対の拡散領域１０１に各々所定の電圧を印加すると、シリコン基板１０２に形成された凸部１０３の側面及び頂面の表層にチャネルが生成される。データ書き込み時には、チャネルに流れる電子（電荷粒子）の一部が大きなエネルギーを得てホットエレクトロンとなり、絶縁膜１０４のポテンシャル障壁を越えてドレイン側のフローティングゲートに注入される。データ読出し時には、チャネルに流れる電流（ドレイン電流）がソース側のフローティングゲートの電荷量に応じて変調される。また、データ消去時には、チャネルは生成されず、フローティングゲートＦＧ１，ＦＧ２に蓄積された電子が絶縁膜１０５をＦＮ（Fowler Nordheim ）トンネリングしてコントロールゲートＣＧに放出される。
特開２００４−２１４４９５号公報
上記セルトランジスタ１００は、コントロールゲートＣＧ（ワード線）が設けられる面、即ち、フローティングゲートＦＧ１，ＦＧ２上の絶縁膜１０５及び凸部１０３上の絶縁膜１０６の各々の上面が平坦に形成される。また、コントロールゲートＣＧと凸部１０３頂面との間の絶縁膜１０６が、シリコン酸化膜（ＳｉＯ2）１０６ａ、シリコン窒化膜（Ｓｉ3Ｎ4）１０６ｂ、シリコン酸化膜（ＳｉＯ2）１０６ｃが順に積層されてなるいわゆるＯＮＯ膜となっており、膜厚が比較的大きなものとなっている。このように絶縁膜１０６の膜厚が大きくなると、凸部頂面のチャネルのオン／オフ制御を行うためにはコントロールゲートＣＧに大きな電圧を印加する必要があることのみならず、以下の問題が生じる。
窒化膜１０６ｂは、後述するように、製造時に拡散領域１０１のイオン注入に対するマスクとして、及び表面酸化物及びフローティングゲートＦＧ１，ＦＧ２を含む上面をＣＭＰ（Chemical Mechanical Polishing）によって平坦化する際のストッパとして用いられ、これが残留したもので、上記の機能を果たすために比較的膜厚の大きな層として形成される。そしてこの窒化膜１０６ｂは酸化膜１０６ａ及び１０６ｃに比して著しく誘電率が高く、更にその大きな膜厚により大きな面積でフローティングゲートＦＧ１，ＦＧ２に対向することとなる。その結果、凸部頂面チャネルの近傍に酸化膜１０６ａを介して窒化膜１０６ｂが存在することとなり、書き込み時にホットエレクトロンとなった電子の一部が窒化膜１０６ｂに進入してトラップ（捕獲）される可能性がある。窒化膜１０６ｂに一旦トラップされた電子はその場に局在し、消去時の電界で取り除くことが困難である。このため、書き込み、消去が繰り返し行われると、窒化膜１０６ｂに多数の電子がトラップされ、その電荷によってセルトランジスタ１００の閾値電圧が上昇してしまう。
上記した窒化膜１０６ｂへの電子のトラップの可能性を除いて考慮しても、この窒化膜１０６ｂはセルトランジスタ１００の動作に著しい影響を及ぼす。即ち、窒化膜１０６ｂは、上記したようにその大きな膜厚により大きな面積でフローティングゲートＦＧ１及びＦＧ２と対向し、かつ著しく誘電率が高い。従って、窒化膜１０６ｂはフローティングゲートＦＧ１，ＦＧ２に発生した電位による影響を受けてしまう。つまり、フローティングゲートＦＧ１，ＦＧ２と該フローティングゲートＦＧ１，ＦＧ２近傍の凸部１０３頂面チャネルとの間にフリンジ寄生容量が形成されてしまい、凸部１０３頂面チャネルが、フローティングゲートＦＧ１，ＦＧ２の電位による閾値電圧（Ｖｔ）変調の影響を受けてしまう。その結果、コントロールゲートＣＧに付与される電位に応じてオン／オフされるべき上記凸部頂面チャネルにおけるチャネル長変調を助長してしまう。特に、凸部頂面上の絶縁層１０６の膜厚が大きい場合には、凸部頂面チャネルにおけるチャネル長変調の影響は大きく、またセルトランジスタ１００のサイズを微細化するに従い、凸部頂面チャネルにおけるチャネル長変調の影響を無視することができなくなり、該微細化を阻害する。
また、フローティングゲートＦＧ１，ＦＧ２は、コントロールゲートＣＧにその上面で対向し、その対向面積は大きい。フローティングゲートＦＧ１，ＦＧ２に蓄積された電子をコントロールゲートＣＧに効率よく放出するには、絶縁膜１０５の膜厚を小さくする必要がある。一方、絶縁膜１０５の膜厚を小さくすると、フローティングゲートＦＧ１，ＦＧ２の結合比（コントロールゲートＣＧとの静電容量を基板１０２との静電容量で割った値）が大きくなる。結合比が大きくなると、フローティングゲートＦＧ１，ＦＧ２とコントロールゲートとの間に電位差が生じにくいため、消去時にコントロールゲートＣＧへの印加電圧を大きくしなければならない。また、結合比が大きくなると、読み出し時のドレイン電流の変調量（電流ウインドウ）が小さくなるといった問題もある。
更に、フローティングゲートＦＧ１，ＦＧ２とコントロールゲートＣＧとの広い対向面積のいずれかの位置でフローティングゲートＦＧ１，ＦＧ２に蓄積された電子をコントロールゲートＣＧに放出可能な構成（実質的に絶縁膜１０５が均一な厚さを有する構成）とする場合、絶縁膜１０５として欠陥発生の可能性の低いプラズマ酸化膜（又はプラズマ窒化膜）を用いたとしても、その欠陥を皆無とすることができない。従って、その対向面の何れかにおいて、上記欠陥による電荷の放出の可能性が高くなり、フローティングゲートＦＧ１，ＦＧ２の電荷保持能力を低下させてしまう。これを防止するためには、フローティングゲートＦＧ１，ＦＧ２からコントロールゲートＣＧに電子を放出するための対向面の面積を小さくし、ここから集中して電子放出を行わせるようにすることが望ましい。このようにすれば、絶縁膜１０５における欠陥が存在する可能性を小さくすることができ、ひいては、フローティングゲートＦＧ１，ＦＧ２の電荷保持能力を高めることができる。
更に加えて、上記半導体記憶装置は、ロウ方向に連続するコントロールゲートＣＧ（ワード線ＷＬ）がコラム方向に複数配置され、このコントロールゲートＣＧの下方には絶縁膜１０６を介してコラム方向に連続する凸部１０３及び拡散領域１０１（ビット線ＢＬ）が交互にロウ方向に複数配置されている（図１参照）。更に、各コントロールゲートＣＧの形成されるワード線形成領域に限って、拡散領域１０１の上方には、上記凸部１０３側壁に沿って一対のフローティングゲートＦＧ１，ＦＧ２が設けられている。このような構成のコントロールゲートＣＧ及びフローティングゲートＦＧ１，ＦＧ２を製造するには、コラム方向の分離領域においてコントロールゲート及びフローティングゲート形成用の導電性材料を電気的に分離成形する必要があり、この分離方法の最適化が求められている。また、この導電性材料の分離成形は、形成されるコントロールゲートＣＧ及びフローティングゲートＦＧ１，ＦＧ２をコラム方向にセルフアライン（Self-Align）させるプロセスによりなされることが望まれる。
本発明は、上記課題を解決するためになされたものであり、上記課題の解決された半導体記憶装置、及びその製造方法を提供することを目的とする。
本発明の半導体記憶装置は、凸部が形成され、前記凸部を挟むようにソース又はドレインとして機能する一対の反対導電型領域が形成された一導電型半導体基板と、前記凸部に絶縁膜を介して対向するコントロールゲートと、前記凸部の側面と前記コントロールゲートとに絶縁膜を介して対向する平面、及び前記反対導電型領域に絶縁膜を介して対向する平面を有し、電気的に孤立した一対のフローティングゲートと、を備えたセルトランジスタが、コラム方向と、このコラム方向に垂直なロウ方向とに沿って２次元マトリクス状に複数配列されていることを特徴とする。
なお、前記コントロールゲートは、前記半導体基板の凸部の突出方向と反対方向に突出した凸部を備えており、両凸部の頂面は絶縁膜を介して対向していることが好ましい。
また、前記フローティングゲートと前記半導体基板との間で生じる静電容量が、前記フローティングゲートと前記コントロールゲートとの間で生じる静電容量より大きいことが好ましい。
また、前記フローティングゲートは、ＣＭＰ法によって平坦化され、絶縁膜を介して前記コントロールゲートと対向する平面を有し、前記ロウ方向に沿った断面がほぼ四角形であることが好ましい。また、前記フローティングゲートは、いずれの面もＣＭＰ法によって平坦化されておらず、前記ロウ方向に沿った断面がほぼ扇形であることも好適である。
また、前記ロウ方向に隣接する２つの前記セルトランジスタは、１つの前記反対導電型領域を共有していることが好ましい。また、前記コラム方向に配列された複数の前記セルトランジスタは、前記一対の反対導電型領域を共有していることが好ましい。また、前記ロウ方向に配列された複数の前記セルトランジスタの前記コントロールゲートが電気的に一体に形成されていることが好ましい。
また、前記絶縁膜は、シリコン酸化物からなることが好ましい。また、前記コントロールゲートは、アモルファスシリコン又はポリシリコンからなることが好ましい。また、前記フローティングゲートは、アモルファスシリコン又はポリシリコンからなることが好ましい。
また、前記半導体基板の凸部の各側面の表層には、反対導電型不純物が注入されていることが好ましい。また、前記半導体基板中の前記一対の反対導電型領域の間には、一導電型不純物の濃度が高められた高濃度領域が形成されていることが好ましい。
また、前記セルトランジスタの前記コントロールゲートと前記一対の反対導電型領域とに対して書き込み用又は読み出し用の電圧を印加したとき、前記半導体基板の凸部の各側面及び頂面の表層にチャネルが生成されることが好ましい。
また、前記セルトランジスタの前記コントロールゲートと前記一対の反対導電型領域とに対して書き込み用の電圧を印加したとき、前記チャネルに流れる電荷粒子の一部がドレイン側の前記フローティングゲートに注入されることが好ましい。
また、前記セルトランジスタの前記コントロールゲートと前記一対の反対導電型領域とに対して読み出し用の電圧を印加したとき、前記チャネルに流れる電流がソース側の前記フローティングゲートの電荷量に応じて変調されることが好ましい。
また、前記セルトランジスタの前記コントロールゲートと前記一対の反対導電型領域とに対して消去用の電圧を印加したとき、前記一対のフローティングゲートに蓄積された電荷粒子が前記コントロールゲートに放出されることが好ましい。
本発明の半導体記憶装置の製造方法は、前記コラム方向に延在する前記半導体基板の凸部の側面に沿うように形成された第１の導電性材料を所定の分離領域で分断して前記フローティングを形成する工程において、前記分離領域の前記半導体基板の凸部上に形成された絶縁膜の上に、前記コントロールゲートを形成するために全面に積層された第２の導電性材料の一部を残存させた状態で、前記第１の導電性材料の表面を覆う絶縁膜の一部をエッチング除去して表面を露呈させた後、前記分離領域から前記第１及び第２の導電性材料を完全にエッチング除去することを特徴とする。
なお、前記コラム方向に延在する前記半導体基板の凸部の側面に沿うように形成された第１の導電性材料を所定の分離領域で分断して前記フローティングを形成する工程において、前記コントロールゲートを形成するために全面に積層された第２の導電性材料を、前記分離領域から完全にエッチング除去した後、前記分離領域の前記半導体基板の凸部上に形成された絶縁膜の上を覆うようにフォトレジストを形成した状態で、前記第１の導電性材料の表面を覆う絶縁膜の一部をエッチング除去して表面を露呈させ、前記フォトレジストを除去した後、前記分離領域から前記第１の導電性材料を完全にエッチング除去することも好適である。
本発明の半導体記憶装置によれば、コントロールゲートと凸部の頂面との間の絶縁膜を薄く保ったまま、フローティングゲートの半導体基板とコントロールゲートとに対する結合比を下げることができるので、動作時にコントロールゲートへの印加電圧を効果的に寄与させることができる。つまり、データ消去時にコントロールゲートに印加するゲート電圧を低減することができ、また、低いゲート電圧でチャネルのオン／オフ制御を行うことができる。また、結合比を下げることにより、データ読出し時の電流ウィンドウが大きくなる。
また、本発明の半導体記憶装置によれば、コントロールゲートと凸部の頂面との間の絶縁膜から膜厚の大きな窒化膜を排除することができ、これによりデータ書き込み時にホットエレクトロンとなった電子の一部が、当該窒化膜にトラップされる危険性を排除することができ、更にこの窒化膜の存在によるフローティングゲートから凸部頂面チャネルにおけるフリンジ容量に基づくチャネル変調の問題を排除することができ、微細化を可能とする。
更に、本発明の半導体記憶装置によれば、消去時におけるフローティングゲートからコントロールゲート電子放出を限られた領域で行うことができるので、その部分における絶縁膜における欠陥の発生可能性を小さくすることができ、ひいてはフローティングゲートの電荷保持能力を高めることができる。
また更に、本発明の半導体記憶装置をマトリクスとして構成する際にコラム方向におけるコントロールゲートの分離及びフローティングゲートの分離を最適に行うことができ、更にこのコントロールゲート及びフローティングゲートの分離をセルフアラインプロセスで行うことができる。
図１において、メモリセルアレイ１０は、コラム方向（列方向）に延在する拡散領域からなる複数のビット線ＢＬと、これに交差するようにロウ方向（行方向）に延在する導電性シリコンからなる複数のワード線ＷＬとによるＶＧＡ（Virtual Ground Array）方式で構成されている。ビット線ＢＬとワード線ＷＬとの交差部には電気的に孤立した導電性シリコンからなるフローティングゲートＦＧ１，ＦＧ２が形成されている。メモリセルアレイ１０には複数のセルトランジスタ１１が２次元マトリックス状に形成されており、同図中の円で囲った領域はそのうちの１つのセルトランジスタ１１を示している。
同図において、ビット線ＢＬ間には、図２に示すシリコン基板（半導体基板）１２の凸部１３が形成されている。凸部１３はコラム方向に連続して延在しており、ワード線ＷＬとの交差部でチャネル領域を形成している。また、ワード線ＷＬの間には分離領域が形成されており、これはワード線ＷＬを構成する導電性シリコン、及びフローティングゲートＦＧ１，ＦＧ２を構成する導電性シリコンをエッチング除去してコラム方向に分離した領域である。この分離領域には、メモリセルアレイ１０の製造工程において酸化物等が充填されるようにメモリセルアレイ１０の全体に酸化膜が形成されて絶縁分離されている。
図２は、図１中のＡ−Ａ線に沿うセルトランジスタ１１の断面を示す。ｐ型（一導電型）のシリコン基板１２には上方へ突出した凸部１３が形成されている。凸部１３は、コラム方向に延在しており、対向する一対の側面１３ａ，１３ｂと頂面１３ｃとを備える。この凸部１３を挟むようにシリコン基板１２の表層には、コラム方向に延在する一対のｎ型（反対導電型）の拡散領域（反対導電型領域）１４ａ，１４ｂが形成されている。側面１３ａ，１３ｂの表層には、ｎ型領域１５ａ，１５ｂが形成されている。なお、ｐ型のシリコン基板１２を、ｎ型のシリコン基板に形成されたｐ型ウェル領域としてもよい。
また、拡散領域１４ａ，１４ｂ及び側面１３ａ，１３ｂの表面には、第１の絶縁膜１６ａ，１６ｂが形成されており、第１の絶縁膜１６ａ，１６ｂを介して側面１３ａ，１３ｂ及び拡散領域１４ａ，１４ｂに対向するように、一対のフローティングゲートＦＧ１，ＦＧ２が形成されている。なお、ｎ型領域１５ａ，１５ｂは、ｐ型基板に薄くｎ型不純物を注入して形成されるので、ｎ型とはならず、中性のイントリンジック状態となる場合や、濃度の薄いｐ型となる場合がある。このような場合であっても領域１５ａ，１５ｂには後述するチャネルの一部が生成される。
フローティングゲートＦＧ１，ＦＧ２は、導電性シリコン（アモルファスシリコン又はポリシリコン）によって形成されており導電性を備える。フローティングゲートＦＧ１，ＦＧ２のロウ方向に沿った断面形状はほぼ四角形であり、平面状の底面は、第１の絶縁膜１６ａ，１６ｂを介して拡散領域１４ａ，１４ｂに対向しており、平面状の上面は、第２の絶縁膜１７ａ，１７ｂを介してコントロールゲートＣＧに対向するとともに、凸部１３の頂面１３ｃより上方に位置している。
また、フローティングゲートＦＧ１，ＦＧ２の平面状の一方の側面は、第１の絶縁膜１６ａ，１６ｂを介して凸部１３の側面１３ａ，１３ｂに対向するとともに、第３の絶縁膜１８ａ，１８ｂを介してコントロールゲートＣＧに対向しており、他方の側面は、隣接するセルトランジスタ１１が備えるフローティングゲートＦＧ１，ＦＧ２の側面に絶縁体２０ａ，２０ｂを介して対向している。つまり、コントロールゲートＣＧには、下方へ突出した凸部が形成されており、該凸部の側面が第３の絶縁膜１８ａ，１８ｂを介してフローティングゲートＦＧ１，ＦＧ２に対向するとともに、該凸部の頂面が第４の絶縁膜１９を介して凸部１３の頂面１３ｃに対向している。
なお、第１の絶縁膜１６ａ，１６ｂ、第２の絶縁膜１７ａ，１７ｂ、第３の絶縁膜１８ａ，１８ｂ、第４の絶縁膜１９、及び絶縁体２０ａ，２０ｂは互いに接続されて絶縁体として一体化され、これによって、フローティングゲートＦＧ１，ＦＧ２はロウ方向において電気的に独立している。また、図１に示すようにコラム方向に隣接するセルトランジスタ１１の間に分離領域が形成され、かつ、この分離領域には絶縁体が充填されている。従ってフローティングゲートＦＧ１，ＦＧ２はロウ方向及びコラム方向において絶縁分離されて電気的に孤立している。
第１〜第４の絶縁膜は、いずれもシリコン酸化物（ＳｉＯ2）からなるシリコン酸化膜である。第３の絶縁膜１８ａ，１８ｂは、第２の絶縁膜１７ａ，１７ｂより薄く形成されている。これは、フローティングゲートＦＧ１，ＦＧ２に蓄積された電子をコントロールゲートＣＧに放出してセルトランジスタ１１に記憶されたデータを消去する際に、放出される電子の大部分を第３の絶縁膜１８ａ，１８ｂを通過させるためである。フローティングゲートＦＧ１，ＦＧ２に蓄積された電子をコントロールゲートＣＧに放出して消去する際、放出される電子の大部分を小さな面積の第３の絶縁膜１８ａ，１８ｂに限って通過させること、特に、コントロールゲートＣＧに対して電界が集中するフローティングゲートＦＧ１，ＦＧ２の角部における第３の絶縁膜１８ａ，１８ｂに限って通過させることによって、その部分における絶縁膜１８ａ，１８ｂに欠陥が存在する可能性を小さくすることができ、ひいてはフローティングゲートＦＧ１，ＦＧ２の電荷保持能力を高めることができる。
また、第４の絶縁膜１９には厚膜の窒化膜を含まないことも本発明の１つの特徴である。窒化膜は、拡散層１４ａ，１４ｂのイオン注入工程の際のマスクとして、及び後述するＣＭＰ工程におけるストッパとして働く層であり、比較的厚膜の層である。本発明においては、この厚膜の窒化膜を除去してこれを酸化膜のみとしている。これにより、フローティングゲートＦＧ１，ＦＧ２と凸部頂面チャネルとの間に寄生電界を発生するフリンジ容量を小さくし、当該凸部頂面チャネルにおけるチャネル長変調を生じる危険性を少なくすることができる。
また、電気的に孤立したフローティングゲートＦＧ１，ＦＧ２がコントロールゲートＣＧと基板１２（拡散領域１４ａ，１４ｂ及び側面１３ａ，１３ｂ）とに容量結合する割合を示す結合比ＣＲは、フローティングゲートＦＧ１，ＦＧ２とコントロールゲートＣＧとの間の静電容量ＣCFを、フローティングゲートＦＧ１，ＦＧ２と基板１２との静電容量ＣSFで割った値で表わされる（ＣＲ＝ＣCF／ＣSF）。結合比ＣＲは、０．５以下であり、小さいほど消去特性及び読み出し特性が良好である。結合比ＣＲをできるだけ小さくすることが好ましく、第１〜第４の絶縁膜の膜厚は、結合比ＣＲができるだけ小さくなるように設定される。
コントロールゲートＣＧは、導電性シリコン（アモルファスシリコン又はポリシリコン）によって形成され、図１に示したメモリセルアレイ１０のワード線ＷＬを構成する。また、拡散領域１４ａ，１４ｂは、メモリセルアレイ１０のビット線ＢＬを構成し、ＭＯＳ（Metal Oxide Semiconductor）型のセルトランジスタ１１における一対のソース・ドレインとして機能する。拡散領域１４ａ，１４ｂへ印加する印加電圧の設定変更により、ソース／ドレインを相互に切り替え可能である。なお、コラム方向に配列された複数のセルトランジスタ１１は拡散領域１４ａ，１４ｂを共有している。また、ロウ方向に配列された複数のセルトランジスタ１１の各コントロールゲートＣＧは、電気的に一体となっている。
また、凸部１３の側面１３ａ，１３ｂの表層には、ｎ型領域１５ａ，１５ｂが形成されている。従って、コントロールゲートＣＧに所定の電圧が印加されて、頂面１３ｃの表層付近に反転層が生じて凸部頂面チャネルが形成されると、フローティングゲートＦＧ１，ＦＧ２におけるソース及びドレイン電位及びフローティングゲートＦＧ１，ＦＧ２の蓄積電荷の有無による閾値（Ｖｔ）に応じて決まる凸部側面チャネルと協働して、拡散領域１４ａ，１４ｂで構成されるソース・ドレインを電気的に結び、電子（電荷粒子）の通路となるチャネルＣＨが凸部１３の表層全体に生成される。
さらに、シリコン基板１２のソース・ドレインを形成する拡散領域１４ａ，１４ｂを直線で結んだ埋込領域には、ｐ型不純物濃度の高い高不純物領域１２ａが形成されており、高不純物領域１２ａは、チャネルＣＨを介さずに電子が直接的にソース・ドレイン間を流れる現象（パンチスルー）を防止するための領域（パンチスルー防止領域）となる。
図３は、メモリセルアレイ１０とその周辺回路とからなる半導体記憶装置の構成を示す。アドレスバッファ２は、半導体記憶装置に外部から入力されたアドレス信号を増幅する。コラムデコーダ３は、アドレスバッファ２から出力されるコラムアドレス信号Ｃａをデコードしてビット線ＢＬを選択する。ロウデコーダ４は、アドレスバッファ２から出力されるロウアドレス信号Ｒａをデコードしてワード線ＷＬを選択する。従って、アドレス信号によりメモリセルアレイ１０内の所望のセルトランジスタ１１が選択される。
電圧発生回路５は、データ書き込み、読み出し、消去時に電圧を発生し、コラムデコーダ３を介して、ドレインとなる所望のビット線ＢＬにドレイン電位Ｖｄを印加するとともに、ロウデコーダ４を介して所望のワード線ＷＬにゲート電位Ｖｇを印加する。また、電圧発生回路５は、シリコン基板１２（又はｐ型ウェル領域）に基板電圧Ｖｓを供給し、さらに基準電流発生回路６にも電圧を供給する。
センスアンプ７は、データ読み出し時にビット線ＢＬ（ドレイン）から流れ出た読み出し電流Ｉｄと、基準電流発生回路６から流れ出た基準電流Ｉｒとを検出して比較する回路であって、比較結果としてデータＤｏｕｔ（“０”又は“１”）を出力する。データＤｏｕｔはデータラッチ８に入力される。
データラッチ８は、入力されたデータＤｏｕｔを保持し、入出力バッファ９を介してデータＤｏｕｔを半導体記憶装置の外部に出力する。また、データ書き込み時には、入出力バッファ９は半導体記憶装置の外部から入力されるデータＤｉｎを増幅してデータラッチ８に入力するとともに、データラッチ８は制御回路２１に入力データＤｉｎを送る。
制御回路２１は、半導体記憶装置の外部から制御信号を受け、データ読み出し／書き込みなどの各動作時において、電圧発生回路５、基準電流発生回路６、データラッチ８等の各部を制御する。なお、図示しないが、電源電圧Ｖｃｃが周辺回路の各部に供給されている。
図４（Ａ）は、セルトランジスタ１１のデータ書き込み動作を示す。書き込み時には、フローティングゲートＦＧ１，ＦＧ２のうちドレイン側のものに電子が注入される。例えば、フローティングゲートＦＧ２に電子を注入するとき、電圧発生回路５によりコラムデコーダ３を介して拡散領域１４ｂに５．０Ｖのドレイン電圧Ｖｄが印加され、拡散領域１４ａ及び基板１２が接地されるとともに、ロウデコーダ４を介してコントロールゲートＣＧに３．５Ｖ又は４．５Ｖのゲート電圧Ｖｇが印加される。このゲート電圧Ｖｇは、ソース側フローティングゲートの電荷蓄積状態に応じて決定され、これが非蓄積状態“１”であるときに３．５Ｖが選択され、蓄積状態“１”であるときに４．５Ｖが選択される。このとき、拡散領域１４ａはソース、拡散領域１４ｂはドレインとなる。
このデータ書き込み用の印加電圧（ゲート電圧Ｖｇ，ドレイン電圧Ｖｄ）によって凸部１３の頂面１３ｃ付近に反転層が生じ、側面１３ａ，１３ｂを含む凸部１３の各表層に沿ってソースからドレインへ電子の流路となるチャネルＣＨが生成される。ソースから流れ出た電子は、同図中の２つの経路Ｒ１，Ｒ２に分岐する。経路Ｒ１では、一部の電子がソース・ドレイン間の電位差で加速され、大きなエネルギーを得て運動量の大きいホットエレクトロンとなる。ホットエレクトロンとなった電子は、第１の絶縁膜１６ｂのポテンシャル障壁を乗り越えてフローティングゲートＦＧ２に注入される。経路Ｒ２では、フォノンや不純物等との散乱によりエネルギーを損失し、ホットエレクトロンとなり得なかった電子はドレインへ流れる。経路Ｒ１でホットエレクトロンとなった電子は、その進行方向に対してほぼ垂直な面を有する第１の絶縁膜１６ｂを通ってフローティングゲートＦＧ２に注入されるので、注入効率がよい。なお、上記とは逆に、拡散領域１４ａをドレイン、拡散領域１４ｂをソースとすることで、フローティングゲートＦＧ１に電子を注入することができる。
図４（Ｂ）は、セルトランジスタ１１のデータ読み出し動作を示す。データ読み出しは、フローティングゲートＦＧ１，ＦＧ２の電子状態を個別に判定することで行われる。例えば、アドレス信号Ｃａ，Ｒａにより選択されたセルトランジスタ１１のフローティングゲートＦＧ２の電子状態を判定するとき、拡散領域１４ａに１．２Ｖのドレイン電圧Ｖｄが印加され、拡散領域１４ａ及び基板１２が接地されるとともに、コントロールゲートＣＧに５Ｖのゲート電圧Ｖｇが印加される。このとき、拡散領域１４ａはドレイン、拡散領域１４ｂはソースとなる。
このデータ読み出し用の印加電圧（ゲート電圧Ｖｇ，ドレイン電圧Ｖｄ）によって凸部１３の頂面１３ｃ付近に反転層が生じ、側面１３ａ，１３ｂを含む凸部１３の各表層に沿ってソースからドレインへ電子の流路となるチャネルＣＨが生成される。ソースから流れ出た電子は、チャネルＣＨを通ってドレインへ流れる。この電子の流れによるドレイン電流（読み出し電流）Ｉｄは、ソース側のフローティングゲートＦＧ２の電荷量によって強く変調されるが、ドレイン側のフローティングゲートＦＧ１の電荷量による変調は小さく無視することができる。これは、フローティングゲートＦＧ１，ＦＧ２とソース・ドレインとの結合容量が大きい（結合比ＣＲが小さい）ことに起因している。すなわち、ソース側のフローティングゲートＦＧ１は、ソース電位（接地電位）に結合しているので、蓄積された電子の電荷量にドレイン電流が強く変調を受けるのに対し、ドレイン側のフローティングゲートＦＧ２は、電圧が印加されたドレインに結合して電位が上昇しているので、蓄積された電子の電荷量によるドレイン電流の変調が小さくなるためである。
従って、ソース側のフローティングゲートＦＧ２に電子が蓄積されている場合には、読み出し電流Ｉｄは変調を受け、基準電流発生回路６が発生する基準電流Ｉｒより小さくなる（Ｉｄ＜Ｉｒ）。このとき、センスアンプ７によって判定が行われ、データＤｏｕｔは“０”となる。また、フローティングゲートＦＧ２に電子が蓄積されていない場合には、読み出し電流Ｉｄは基準電流Ｉｒより大きくなる（Ｉｄ＞Ｉｒ）。このとき、データＤｏｕｔは“１”となる。なお、上記とは逆に、拡散領域１４ａをソース、拡散領域１４ｂをドレインとすることで、フローティングゲートＦＧ１の電子状態を判定することができる。
図５は、セルトランジスタ１１のデータ消去動作を示す。データ消去時には、２つのフローティングゲートＦＧ１，ＦＧ２に蓄積された電子は同時にコントロールゲートＣＧへ放出される。また、このデータ消去は、ロウ方向に配列された複数のセルトランジスタ１１毎（ワード線ＷＬ毎）に一括して行われる。まず、均一な消去を行うためにフローティングゲートＦＧ１，ＦＧ２の双方にデータが書き込まれる（電子が注入される）。この後、全てのビット線ＢＬ（拡散領域１４ａ，１４ｂ）及びシリコン基板１２は接地され、ワード線ＷＬ（コントロールゲートＣＧ）毎に電圧発生回路５から１３Ｖのゲート電圧Ｖｇが印加される。なお、このゲート電圧Ｖｇはシリコン基板１２（又はｐ型ウェル領域）に対する相対的な電圧であってよく、例えばゲート電圧Ｖｇを６．５Ｖ、シリコン基板１２を−６．５Ｖのように分割して設定してもよい。シリコン基板１２に−６．５Ｖの電圧を印加する場合には、拡散領域１４ａ，１４ｂを浮遊状態（フローティング状態）とすればよい。
このデータ消去用の電圧印加（ゲート電圧Ｖｇ）によって、フローティングゲートＦＧ１，ＦＧ２とコントロールゲートＣＧとの間に介在する第２の絶縁膜１７ａ，１７ｂ及び第３の絶縁膜１８ａ，１８ｂには高電界がかかる。第３の絶縁膜１８ａ，１８ｂの膜厚（ｄ3）を第２の絶縁膜１７ａ，１７ｂの膜厚（ｄ2）より薄くしているので（ｄ2＞ｄ3）、第３の絶縁膜１８ａ，１８ｂにはより高い電界がかかる。例えば、膜厚ｄ2を２２ｎｍ、膜厚ｄ3を１２ｎｍとすると、第２の絶縁膜１７ａ，１７ｂにかかる電界は約４．６ＭＶ／ｃｍ、第３の絶縁膜１８ａ，１８ｂの電界は約８．５ＭＶ／ｃｍとなる。
また、第３の絶縁膜１８ａ，１８ｂは、フローティングゲートＦＧ１，ＦＧ２の角部と、コントロールゲートＣＧの角部との間に位置する部分の電界が最も高くなり（電界集中が生じ）、フローティングゲートＦＧ１，ＦＧ２に蓄積されている電子の大部分は、ＦＮトンネリングによってこの角部間を通過してコントロールゲートＣＧに放出される。このようにすることによって、第３の絶縁膜１８ａ，１８ｂにおいて限られた面積でフローティングゲートＦＧ１，ＦＧ２に蓄積された電子を放出可能とするから、この部分における第３の絶縁膜１８ａ，１８ｂにおいて欠陥が発生する確率を低くすることができ、フローティングゲートＦＧ１，ＦＧ２における電荷保持能力を高めることができる。なお、データ消去時のフローティングゲートＦＧ１，ＦＧ２の電荷状態（極性）を正（例えば、電子５００個程度が過剰に放出された状態）とするように、いわゆる過消去（Over Erasure）を行うことが望ましい。
このようにして、セルトランジスタ１１は、“（０，０），（０，１），（１，０），（１，１）”の２ビット（４値）のデータを書き換え自在に記憶することができる。
次に、図６〜図１６を用いてセルトランジスタ１１からなるメモリセルアレイ１０の製造方法の一例を示す。各図は、メモリセルアレイ１０の形成領域をロウ方向に沿って仮想的に切断した断面を示す。まず、図６（Ａ）において、シリコン基板１２にｐ型不純物（例えば、ボロンＢ+）を一様にイオン注入し、約１×１０16ｃｍ-3の不純物濃度とした後、さらにイオン注入を行い、表層から深さ３０〜５０ｎｍ程度の位置にｐ型不純物濃度を約１×１０18ｃｍ-3に高めた高濃度層１２ａを形成する。次いで、シリコン基板１２の表面上に、膜厚が２０〜３０ｎｍ程度のシリコン酸化膜３０、膜厚が２０ｎｍ程度のシリコン窒化膜３１、膜厚が６０ｎｍ程度のシリコン酸化膜３２を形成する。なお、シリコン酸化膜３０はシリコン基板１２の熱酸化によって形成し、シリコン窒化膜３１及びシリコン酸化膜３２は化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）法によって形成する。
この後、詳しく図示しないが、酸化膜３２の上にフォトレジストを塗布して露光・現像することにより、ビット線ＢＬの形成領域に対応する帯状（ストライプ状）の開口部を形成する。この開口部に位置する酸化膜３２をエッチングにより除去した後、フォトレジストを完全に除去し、残存した酸化膜３２をハードマスクとして、窒化膜３１、酸化膜３０、及びシリコン基板１２を順に異方性エッチングする。これにより、図６（Ｂ）に示すトレンチ（溝）３３が掘られ、シリコン基板１２に凸部１３が形成される。ハードマスクとしての酸化膜３２は、エッチング後において同図に示すように薄膜化される。シリコン基板１２に形成された溝の深さ（凸部１３の高さ）は約４０ｎｍであり、隣接するトレンチ３３間の間隔（凸部１３の横幅）は約９０ｎｍである。また、トレンチ３３の横幅は約１３５ｎｍである。
図７（Ａ）において、熱酸化を行い、シリコン基板１２の露出面に膜厚が約４ｎｍのシリコン酸化膜３４を形成する。この状態で、斜め方向からｎ型不純物（例えば、ヒ素Ａｓ+）をイオン注入することで、約２×１０12ｃｍ-3の不純物濃度を有するｎ型領域３５をシリコン基板１２の表層（凸部１３側面及びトレンチ３３底部の表層）に形成する。このとき、イオン注入は、入射方向ｎ1がシリコン基板１２の法線ｎ0に対して±３０°の角度をなすように傾けて行う。次いで、図７（Ｂ）において、ＣＶＤ法により全面に膜厚が約６ｎｍのシリコン酸化膜３６を形成する。
図８（Ａ）において、ＣＶＤ法により全面に膜厚が約３０ｎｍのシリコン窒化膜３７を形成する。次いで、図８（Ｂ）において、全面に形成された窒化膜３７に対して鉛直方向に異方性エッチングを行い、凸部１３の左右にサイドウォールを形成する。また、２つのサイドウォールに挟まれたトレンチ底部に位置するシリコン基板１２の表層にｎ型不純物（例えば、ヒ素Ａｓ+）をイオン注入し、約３×１０15ｃｍ-3の不純物濃度を有するｎ+型の拡散領域３８を形成する。
この後、ＲＴＡ（Rapid Thermal Anneal）と呼ばれる熱処理を約１０００℃で約１０秒間実施し、イオン注入された不純物を活性化させる。また、図９（Ａ）において、サイドウォールとして残存していた窒化膜３７をエッチングにより除去した後、さらに約６０秒間、約８５０℃で熱処理を行う。次いで、図９（Ｂ）において、全面を覆っていた酸化膜３４，３６をエッチングによって完全に除去する。
図１０（Ａ）において、プラズマ酸化（シリコンに酸素ラジカル（Ｏ*）を作用させて行う酸化）を行い、膜厚が約８ｎｍの均一なシリコン酸化膜３９をシリコン基板１２の露出面（拡散領域３８の表面及び凸部１３の側面）に形成する。この工程において、酸化膜３９は、シリコン基板１２が表面から内部側に３ｎｍ程度浸食されるとともに、外部側に５ｎｍ程度膨出して形成される挙動を示す。次いで、図１０（Ｂ）において、ＣＶＤ法により全面に膜厚が約７０ｎｍのフローティングゲート形成用導電性シリコン（アモルファスシリコン又はポリシリコン）４０を積層する。
図１１（Ａ）において、導電性シリコン４０を鉛直方向に異方性エッチングすることによって酸化膜３２の表面を露呈させるとともに、トレンチ底部から酸化膜３９の一部を露呈させる。これによって、積層された導電性シリコン４０はロウ方向に分断される。分断された導電性シリコン４０は、凸部１３の左右に一対となるように残存する。次いで、図１１（Ｂ）において、ＣＶＤ法により全面に膜厚が約１００ｎｍの高密度プラズマ（ＨＤＰ）酸化膜４１を形成する。
図１２（Ａ）において、酸化膜４１が形成されてなる全面をＣＭＰ（Chemical Mechanical Polishing ）法で研磨して平坦化する。この平坦化は、酸化膜３２が完全に除去されて窒化膜３１の表面が露呈する位置まで行われる。このとき、導電性シリコン４０は、その上部がＣＭＰ法により研磨されて平坦化され、ロウ方向に沿った断面形状はほぼ四角形となる。
図１２（Ｂ）において、熱酸化を行い、平坦化された導電性シリコン４０の上面に約２２ｎｍのシリコン酸化膜４２を形成する。このとき、導電性シリコン４０の露出面（上面）は内部側に浸食されるとともに、外部側に膨出する。
図１３（Ａ）において、ＣＭＰ法による研磨のストッパとして使用された窒化膜３１をエッチングにより除去して、酸化膜３０の上面及び導電性シリコン４０の側面の一部を露呈させる。この窒化膜３１の除去には、燐酸系の薬液によるウエットエッチングが用いられる。例えば、８５％のＨ3ＰＯ4 を約１８０℃で作用させることで、窒化膜３１を選択的にエッチング除去することができる。ことのき、酸化膜４１，４２及び導電性シリコン４０は殆どエッチングされることはない。
図１３（Ｂ）において、プラズマ酸化（ラジカル酸化）を行い、露呈した導電性シリコン４０の側面に膜厚が約１２ｎｍのシリコン酸化膜４３を形成する。このとき、導電性シリコン４０の該側面のうち、酸化膜３０により覆われた部分の一部も同時に酸化される。また、このとき、プラズマ酸化により、該側面の上端部（角部）が僅かに丸くなる。なお、この後さらにプラズマ窒化（ラジカル窒化）を行って各酸化膜の表面を浅く窒化してリーク電流の低減を図るようにしてもよい。
図１４（Ａ）において、ＣＶＤ法により全面にコントロールゲート形成用導電性シリコン（アモルファスシリコン又はポリシリコン）４４を積層し、積層した導電性シリコン４４の上面をＣＭＰ法で平坦化する。次いで、図１４（Ｂ）において、導電性シリコン４４の上に、ＣＶＤ法によりシリコン酸化膜４５を形成する。なお、シリコン酸化膜４５に代えてシリコン窒化膜を形成するようにしてもよい。この後、図示しないが、酸化膜４５の上にフォトレジストを塗布し、露光・現像することにより帯状（ストライプ状）の開口部を形成する。この開口部は、図１に示すワード線ＷＬ間の分離領域に対応する。
以下の図１５（Ａ）〜図１６（Ａ）は、図１中のＢ−Ｂ線に沿う断面（分離領域の断面）を示す。ただし、この断面の奥行き方向に存在するワード線形成領域の積層物については図示を省略している。図１５（Ａ）において、不図示のフォトレジストに形成された開口部（分離領域）に位置する酸化膜４５をエッチングにより除去した後、全面からフォトレジストを完全に除去し、ワード線形成領域に残存する酸化膜４５をハードマスクとして分離領域の導電性シリコン４４を異方性エッチングする。このエッチングは、酸化膜４１，４２が露呈した時点で停止させる。
図１５（Ｂ）において、ワード線形成領域に残存する酸化膜４５をハードマスクとして分離領域のシリコン酸化物（酸化膜４１，４２，４３）に対してエッチングを行い、導電性シリコン４０の上面及び側面の一部を露呈させる。このエッチングは時間管理によって行う。このエッチング時に、凸部１３の上方は導電性シリコン４４で被覆されているので、分離領域の酸化膜３０はエッチングされることはなく、かつワード線形成領域の酸化膜３０がエッチングされる危険性はない。なお、導電性シリコン４４のマスクとしての耐久性を高めるために、このエッチングの前に導電性シリコン４４の表面をプラズマ窒化しておいてもよい。
そして、図１６（Ａ）において、ワード線形成領域に残存する酸化膜４５をハードマスクとして分離領域のフローティングゲート形成用導電性シリコン４０及びコントロールゲート形成用導電性シリコン４４に対して異方性エッチングを行い、分離領域から導電性シリコン４０，４４を完全に除去する。このとき、分離領域の酸化膜４１，４３も多少エッチングされる。この後、分離領域に不図示の絶縁物（シリコン酸化物等）を充填するように半導体記憶装置の全体を絶縁膜で被覆するとメモリアレイ１０が完成する。
導電性シリコン４０，４４は、各分離領域でコラム方向に分断される。分断された導電性シリコン４０によってフローティングゲートＦＧ１，ＦＧ２が形成され、分断された導電性シリコン４４によってワード線ＷＬ（コントロールゲートＣＧ）が形成される。
図１６（Ｂ）は、メモリセルアレイ１０が完成した状態における図１中のＡ−Ａ線に沿う断面（ワード線形成領域の断面）を示す。ここで、酸化膜３９は前述の第１の絶縁膜１６ａ，１６ｂに、酸化膜４２は前述の第２の絶縁膜１７ａ，１７ｂに、酸化膜４３は前述の第３の絶縁膜１８ａ，１８ｂに、酸化膜３０は前述の第４の絶縁膜１９に、酸化膜４１は前述の絶縁体２０ａ，２０ｂに対応する。また、拡散領域３８は前述の拡散領域１４ａ，１４ｂに、ｎ型領域３５は前述のｎ型領域１５ａ，１５ｂに対応する。
上記製造工程では、図１５（Ａ）〜図１６（Ａ）の工程によりワード線間の分離（ワード線及びフローティングゲートの形成）を行ったが、このワード線間の分離には、図１５（Ａ）〜図１６（Ａ）の工程に代えて、以下に説明する図１７（Ａ）〜図１９の工程を用いることも可能である。
図１４（Ｂ）までの工程を実施した後、図１７（Ａ）において、前述不図示のフォトレジストに形成された開口部（分離領域）に位置する酸化膜４５をエッチングにより除去する。この後、全面からフォトレジストを完全に除去し、ワード線形成領域に残存する酸化膜４５をハードマスクとして分離領域のコントロールゲート形成用導電性シリコン４４を異方性エッチングし、分離領域から導電性シリコン４４を完全に除去して、凸部頂面上の酸化膜３０を露呈させる。これにより、導電性シリコン４４はコラム方向に分断され、分断された導電性シリコン４４によってワード線ＷＬ（コントロールゲートＣＧ）が形成される。
図１７（Ｂ）において、フォトレジストを全面に塗布して、これを露光・現像し、図２０に示すようなコラム方向に帯状（ストライプ状）の開口部４７を有するフォトレジスト４６を形成する（図２０は、図１７（Ｂ）を上方から見た平面図である）。フォトレジスト４６は、分離領域においては凸部頂面上の酸化膜３０、及びフローティングゲート形成用導電性シリコン４０の側面酸化膜４３の全て及び上面酸化膜４２の一部を覆う。一方、ワード線形成領域においては、コントロールゲート用導電性シリコン４４上に形成されたハードマスクとして作用する酸化膜４５を覆い、コラム方向に延在するように連続したストライプ状に形成されている。開口部４７は、分離領域において、酸化膜４１及び導電性シリコン４０の上面酸化膜４２の一部を露呈させる。一方、開口部４７は、ワード線形成領域においては、上記ハードマスクとして作用する酸化膜４５を露呈させる。
図１８（Ａ）において、フォトレジスト４６をマスクとしてシリコン酸化物（酸化膜４１，４２）に対して異方性エッチングを行い、分離領域においてフローティングゲート形成用導電性シリコン４０の上面及び側面の一部を露呈させる。このエッチングは時間管理によって行う。一方、ワード線形成領域における開口部４７にあっては、酸化膜４１，４２は、コントロールゲート形成用導電性シリコン４４及びハードマスクとして働く酸化膜４５によって覆われているので、この酸化膜４５の一部がエッチングされるのみで酸化膜４１，４２はエッチングされることはない。次いで、図１８（Ｂ）において、全面からフォトレジスト４６を完全に除去する。
そして図１９において、ワード線形成領域の酸化膜４５をハードマスクとして分離領域におけるフローティングゲート形成用導電性シリコン４０に対してエッチングを行い、分離領域から導電性シリコン４０を完全に除去する。このとき、分離領域の酸化膜４１，４２，４３が多少エッチングされる。この後、分離領域に不図示の絶縁物（シリコン酸化物等）を充填するように半導体記憶装置の全面を絶縁物で被覆するとメモリアレイ１０が完成する。完成後のワード線形成領域の断面は図１６（Ｂ）と同一である。
図１７（Ａ）〜図１９に示した工程を用いてワード線間の分離を行うと、図１８（Ａ）においてシリコン酸化膜をエッチングする際に、凸部１３の上方はフォトレジスト４６で覆われているので、分離領域の酸化膜３０，４３が同時にエッチングされることはなく、ワード線形成領域の酸化膜３０，４３がエッチングされる危険性はない。また同様に、ワード線形成領域の凸部１３の側面を覆う酸化膜３９がエッチングされる危険性もない。
図１５（Ａ）〜図１６（Ａ）に示した工程及び図１７（Ａ）〜図１９に示した工程を通じて、コントロールゲート形成用導電性シリコン４４をコラム方向に分離する際のハードマスクとしてのシリコン酸化膜４５により、当該分離領域におけるシリコン酸化膜４１，４２のエッチング、及びフローティングゲート形成用導電性シリコン４０のエッチングを行うことができるので、これらをコラム方向にセルフアライン（Self-Align）させて形成することができる。
上記製造工程において、セルトランジスタ１１の第１〜第４の絶縁膜の膜厚ｄ1，ｄ2，ｄ3，ｄ4は、各々適宜の値にすることができる。図２１は、膜厚ｄ1を８ｎｍ、膜厚ｄ3を１２ｎｍとし、膜厚ｄ2を変化させて前述の結合比ＣＲをシミュレーションした計算結果の一例を示す。このように、膜厚ｄ2を大きくすると、フローティングゲートＦＧ１，ＦＧ２とコントロールゲートＣＧとの間の静電容量ＣCFが小さくなるので、これに伴って結合比ＣＲは小さくなる。従って、データ消去時に電子を通過させる第３の絶縁膜の膜厚ｄ3を小さく保ったまま、結合比ＣＲを小さくすることができるので、データ消去時のゲート電圧Ｖｇを低く抑えることが可能となる。また、結合比ＣＲが小さいほどフローティングゲートＦＧ１，ＦＧ２はソース・ドレインに強く結合するので、データ書き込み速度が速くなる。さらに、結合比ＣＲが小さいほどデータ読み出し時に電流ウィンドウが大きくなり、その結果、読み出し速度が速くなる。
また、第４の絶縁膜１９の膜厚ｄ4の大きさを調整することで、チャネルの生成を制御するために必要なゲート電圧Ｖｇの値を適宜の値に設定することができる。膜厚ｄ4を小さくすることで、低いゲート電圧Ｖｇでチャネルのオン／オフ制御を行うことが可能となる。
図２２は、データ消去時に第２の絶縁膜１７ａ，１７ｂ及び第３の絶縁膜１８ａ，１８ｂにかかる電界を、膜厚ｄ1を８ｎｍ、膜厚ｄ3を１２ｎｍ、ゲート電圧Ｖｇを１３Ｖとし、膜厚ｄ2を変化させてシミュレーションした計算結果の一例を示す。同図中のＥｖは第２の絶縁膜１７ａ，１７ｂにかかる電界の値を示し、Ｅｈは第３の絶縁膜１８ａ，１８ｂにかかる電界の値を示す。このように、膜厚ｄ2を大きくするにつれて、電界Ｅｖは小さくなり電界Ｅｈは大きくなる。従って、膜厚ｄ2が大きいほど、データ消去時にフローティングゲートＦＧ１，ＦＧ２からコントロールゲートＣＧに放出される電子は、第３の絶縁膜１８ａ，１８ｂを通過する割合が高くなる。
次に、図２３は、上記セルトランジスタ１１の変形例を示す。セルトランジスタ５０は、フローティングゲートＦＧ１，ＦＧ２の形状と、フローティングゲートＦＧ１，ＦＧ２を覆う絶縁膜の構成とが異なる他はセルトランジスタ１１の構成とほぼ同一であって、セルトランジスタ１１と同一の部分については同一の符号を付しており、これらの説明は省略する。
セルトランジスタ５０において、フローティングゲートＦＧ１，ＦＧ２は、ロウ方向に沿った断面形状がほぼ扇形をしており、その上面は平坦化されていない。フローティングゲートＦＧ１，ＦＧ２の平面状の底面は、第１の絶縁膜１６ａ，１６ｂを介して拡散領域１４ａ，１４ｂに対向している。フローティングゲートＦＧ１，ＦＧ２の平面状の側面は、第１の絶縁膜１６ａ，１６ｂを介して凸部１３の側面１３ａ，１３ｂに対向するとともに第３の絶縁膜１８ａ，１８ｂを介してコントロールゲートＣＧに対向している。
フローティングゲートＦＧ１，ＦＧ２の湾曲面は、絶縁体５１ａ，５１ｂを介して隣接するセルトランジスタ５０が備えるフローティングゲートＦＧ１，ＦＧ２と対向している。また、フローティングゲートＦＧ１，ＦＧ２の上部とコントロールゲートＣＧとの間にも絶縁体５１ａ，５１ｂが介在しており、この間の間隔は、第３の絶縁膜１８ａ，１８ｂの膜厚に比して極めて大きい。また、セルトランジスタ５０は、コントロールゲートＣＧの下方に突出する凸部の突出量が、上記セルトランジスタ１１に比して大きい。
このように構成されたセルトランジスタ５０の駆動方法は上記セルトランジスタ１１の場合と同様であり、上記セルトランジスタ１１と同様な書き込み、読み出し、消去動作を行う（図４，図５参照）。セルトランジスタ５０では、データ消去時に、フローティングゲートＦＧ１，ＦＧ２に蓄積された電子の大部分は膜厚の小さい第３の絶縁膜１８ａ，１８ｂを通過してコントロールゲートＣＧに放出される。特に、フローティングゲートＦＧ１，ＦＧ２の角部とコントロールゲートＣＧの角部との間に電界が集中し、主にこの間で電子放出が行われる。
また、セルトランジスタ５０は、静電容量ＣCFが静電容量ＣSFに比べて極めて小さいので、結合比ＣＲはセルトランジスタ１１に比して小さい。よって、セルトランジスタ５０の書き込み、消去、読み出し特性は、セルトランジスタ１１に比して向上する。
次に、図２４〜図２９を用いてセルトランジスタ５０からなるメモリセルアレイ１０の製造方法の一例を示す。各図は、メモリセルアレイ１０の形成領域をロウ方向に沿って仮想的に切断した断面を示す。図２４（Ａ）の構造が形成されるまでの工程は、図６（Ａ）〜図１０（Ｂ）に示した工程と同様である。
図２４（Ａ）において、各部には上記実施形態と同一の符号を付しており、上記実施形態と同一の材質で形成されていることを意味する。この各部の製造方法は前述の通りであり、詳しい説明は省略する。ただし、シリコン窒化膜３１の厚さは、セルトランジスタ１１の製造時と比べて大きく、例えば４０ｎｍ程度とする。また、フローティングゲート形成用導電性シリコン４０の異方性エッチングは、セルトランジスタ１１の製造時より深い位置まで行う。つまり、このエッチングにより、凸部１３左右に残存した導電性シリコン４０の上端の位置を、窒化膜３１の上面より低く、かつ窒化膜３１の下面より高くする。
この後、図２４（Ｂ）において、ＣＶＤ法により全面に膜厚が約１００ｎｍの高密度プラズマ（ＨＤＰ）酸化膜５２を形成する。次いで、図２５（Ａ）において、酸化膜５２が形成されてなる全面をＣＭＰ法で研磨して平坦化する。この平坦化は、酸化膜３２が完全に除去されて窒化膜３１の表面が露呈する位置まで行われる。このとき、導電性シリコン４０が研磨されることはない。
図２５（Ｂ）において、ＣＭＰ法による研磨のストッパとして使用された窒化膜３１をエッチングにより除去して、酸化膜３０の上面及び導電性シリコン４０の側面の一部を露呈させる。この窒化膜３１の除去には、燐酸系の薬液によるウエットエッチングが用いられる。例えば、８５％のＨ3ＰＯ4 を約１８０℃で作用させることで、シリコン窒化膜３１を選択的にエッチング除去することができる。ことのき、酸化膜５２及び導電性シリコン４０は殆どエッチングされることはない。
図２６（Ａ）において、プラズマ酸化（ラジカル酸化）を行い、露呈した導電性シリコン４０の側面に膜厚が約１２ｎｍのシリコン酸化膜５３を形成する。このとき、導電性シリコン４０の該側面のうち、酸化膜３０により覆われた部分も同時に酸化され、導電性シリコン４０の該側面はほぼ平坦（平面）になる。また、このとき、プラズマ酸化により、該側面の上端部（角部）が僅かに丸くなる。なお、この後さらにプラズマ窒化（ラジカル窒化）を行って各酸化膜の表面を浅く窒化してリーク電流の低減を図るようにしてもよい。この後、図２６（Ｂ）において、ＣＶＤ法により全面にコントロールゲート形成用導電性シリコン（アモルファスシリコン又はポリシリコン）５４を積層し、積層した導電性シリコン５４の上面をＣＭＰ法で平坦化する。
図２７（Ａ）において、導電性シリコン５４の上に、ＣＶＤ法によりシリコン酸化膜５５を形成する。なお、シリコン酸化膜５５に代えてシリコン窒化膜を形成するようにしてもよい。この後、図示しないが、酸化膜５５の上にフォトレジストを塗布し、露光・現像することにより帯状（ストライプ状）の開口部を形成する。この開口部は、図１に示すワード線ＷＬ間の分離領域に対応する。
以下に示す図２７（Ｂ）〜図２８（Ｂ）は、図１中のＢ−Ｂ線に沿う断面（分離領域の断面）を示す。ただし、この断面の奥行き方向に存在するワード線形成領域の積層物については図示を省略している。図２７（Ｂ）において、不図示のフォトレジストに形成された開口部（分離領域）に位置する酸化膜５５をエッチングにより除去した後、全面からフォトレジストを完全に除去し、ワード線形成領域に残存するシリコン酸化膜５５をハードマスクとして分離領域の導電性シリコン５４を異方性エッチングする。このエッチングは、酸化膜５２が露呈した時点で停止させる。
図２８（Ａ）において、ワード線形成領域に残存するシリコン酸化膜５５をハードマスクとして分離領域の酸化膜５２に対してエッチングを行い、導電性シリコン４０の湾曲面の一部を露呈させる。このエッチングは時間管理によって行う。このエッチング時に、凸部１３の上方はコントロールゲート形成用導電性シリコン５４で被覆されているので、分離領域における酸化膜３０が同時にエッチングされることはなく、ワード線形成領域の酸化膜３０がエッチングされる危険性はない。なお、導電性シリコン５４のマスクとしての耐久性を高めるために、このエッチングの前に導電性シリコン５４の表面をプラズマ窒化しておいてもよい。
図２８（Ｂ）において、ワード線形成領域に残存する酸化膜５５をハードマスクとして分離領域のフローティングゲート形成用導電性シリコン４０、及びコントロールゲート形成用導電性シリコン５４に対して異方性エッチングを行い、分離領域から導電性シリコン４０及び５４を完全に除去する。この後、分離領域に不図示の絶縁物（シリコン酸化物等）を充填するように半導体記憶装置の全面を絶縁物で被覆するとセルトランジスタ５０からなるメモリセルアレイ１０が完成する。
導電性シリコン４０及び５４は、各分離領域でコラム方向に分断される。分断された導電性シリコン４０によってフローティングゲートＦＧ１，ＦＧ２が形成され、分断された導電性シリコン５４によってワード線ＷＬ（コントロールゲートＣＧ）が形成される。
そして、図２９は、メモリセルアレイ１０が完成した状態における図１中のＡ−Ａ線に沿う断面（ワード線形成領域の断面）を示す。ここで、酸化膜３９は前述の第１の絶縁膜１６ａ，１６ｂに、酸化膜５３は前述の第３の絶縁膜１８ａ，１８ｂに、酸化膜３０は前述の第４の絶縁膜１９に、酸化膜５２は前述の絶縁体５１ａ，５１ｂに対応する。また、拡散領域３８は前述の拡散領域１４ａ，１４ｂに、ｎ型領域３５は前述のｎ型領域１５ａ，１５ｂに対応する。
上記製造工程では、図２７（Ｂ）〜図２８（Ｂ）の工程によりワード線間の分離（ワード線及びフローティングゲートの形成）を行ったが、このワード線間の分離には、図２７（Ｂ）〜図２８（Ｂ）の工程に代えて、以下に説明する図３０（Ａ）〜図３２の工程を用いることも可能である。
図２７（Ａ）までの工程を実施した後、図３０（Ａ）において、前述不図示のフォトレジストに形成された開口部（分離領域）に位置する酸化膜５５をエッチングにより除去する。この後、全面からフォトレジストを完全に除去し、ワード線形成領域に残存する酸化膜４５をハードマスクとして分離領域のコントロールゲート形成用導電性シリコン５４を異方性エッチングし、分離領域から導電性シリコン５４を完全に除去して、凸部頂面上の酸化膜３０を露出させる。これにより、導電性シリコン５４はコラム方向に分断され、分断された導電性シリコン５４によってワード線ＷＬ（コントロールゲートＣＧ）が形成される。
図３０（Ｂ）において、フォトレジストを全面に塗布して、これを露光・現像し、図１７（Ｂ）の開口部４７と同様なコラム方向に帯状（ストライプ状）の開口部５７を有するフォトレジスト５６を形成する。フォトレジスト５６は、分離領域においては凸部頂面上の酸化膜３０、及びフローティングゲート形成用導電性シリコン４０の側面酸化膜５３の全て及び上面酸化膜５２の一部を覆う。一方、ワード線形成領域においては、コントロールゲート用導電性シリコン５４上に形成されたハードマスクとして作用する酸化膜５５を覆うようにコラム方向に延在する連続したストライプ状に形成されている。開口部５７は、分離領域において、フローティングゲート形成用導電性シリコン４０の上面酸化膜５２の一部を露呈させる。一方、開口部５７は、ワード線形成領域においては、上記ハードマスクとして作用する酸化膜５５を露呈させる。
図３１（Ａ）において、フォトレジスト５６をマスクとして酸化膜５２に対して異方性エッチングを行い、分離領域においてフローティングゲート形成用導電性シリコン４０の一部を露呈させる。このエッチングは時間管理によって行う。一方、ワード線形成領域における開口部５７にあっては、酸化膜５２は、コントロールゲート形成用導電性シリコン５４及びハードマスクとして働く酸化膜５５によって覆われているので、この酸化膜５５の一部がエッチングされるのみで酸化膜５２はエッチングされることはない。次いで、図３１（Ｂ）において、全面からフォトレジスト４６を完全に除去する。
そして図３２において、ワード線形成領域の酸化膜５５をハードマスクとして分離領域におけるフローティングゲート形成用導電性シリコン４０に対してエッチングを行い、分離領域から導電性シリコン４０を完全に除去する。このとき、分離領域の酸化膜５２が多少エッチングされる。この後、分離領域に不図示の絶縁物（シリコン酸化物等）を充填するように半導体記憶装置の全面に絶縁物を形成してメモリアレイ１０が完成する。完成後のワード線形成領域の断面は、図２９と同一である。
図３０（Ａ）〜図３２に示した工程を用いてワード線間の分離を行うと、図３１（Ａ）において酸化膜５２をエッチングする際に、凸部１３の上方はフォトレジスト５６で覆われているので、分離領域の酸化膜３０，５３が同時にエッチングされることはなく、ワード線形成領域の酸化膜３０，５３がエッチングされる危険性はない。また同様に、ワード線形成領域の凸部１３の側面を覆う酸化膜３９がエッチングされる危険性もない。
図２７（Ｂ）〜図２８（Ｂ）及び図３０（Ａ）〜図３２に示した工程においても、前述した工程と同様にコントロールゲート形成用導電性シリコン５４をコラム方向に分離する際のハードマスクとしてのシリコン酸化膜５５により、当該分離領域におけるシリコン酸化膜５２のエッチング、及びフローティングゲート形成用導電性シリコン４０のエッチングを行うことができ、これらをセルフアライン（Self-Align）により形成することができる。
次に、図３３は、上記とは別の実施形態のメモリセルアレイ６０を示す。メモリセルアレイ６０は、上記実施形態のメモリセルアレイ１０と同様に、コラム方向（列方向）に延在する拡散領域からなる複数のビット線ＢＬと、これに交差するようにロウ方向（行方向）に延在する導電性シリコンからなる複数のワード線ＷＬとによるＶＧＡ方式で構成されており、ビット線ＢＬとワード線ＷＬとの交差部にはフローティングゲートＦＧ１，ＦＧ２が形成されている。
メモリセルアレイ６０には複数のセルトランジスタ６１が２次元マトリクス状に形成されており、同図中の円で囲った領域はそのうちの１つセルトランジスタ６１を示している。セルトランジスタ６１のフローティングゲートＦＧ１，ＦＧ２と、これとロウ方向に隣接するセルトランジスタ６１が備えるフローティングゲートＦＧ１，ＦＧ２との間には導電体６２ａ，６２ｂが設けられている。
図３４は、図３３中のＣ−Ｃ線に沿うセルトランジスタ６１の断面を示す。セルトランジスタ６１において、図２のセルトランジスタ１１と同一の符号を付した部分は、上記セルトランジスタ１１と同一の材質で構成されており、それらの詳しい説明は省略する。
導電体６２ａ，６２ｂは、導電性シリコン（アモルファスシリコン又はポリシリコン）によって形成されており、ソース・ドレインとして機能する拡散領域１４ａ，１４ｂに電気的に接続されている。導電体６２ａ，６２ｂは拡散領域１４ａ，１４ｂと同電位になっている。導電体６２ａ，６２ｂの側面とフローティングゲートＦＧ１，ＦＧ２との間には、第５の絶縁膜６３ａ，６３ｂが介在している。また、導電体６２ａ，６２ｂの上面とコントロールゲートＣＧとの間には、第６の絶縁膜６４ａ，６４ｂが介在している。
このように構成されたセルトランジスタ６１の駆動方法は上記セルトランジスタ１１の場合と同様であり、上記セルトランジスタ１１と同様な書き込み、読み出し、消去動作を行う（図４，図５参照）。
セルトランジスタ６１において、フローティングゲートＦＧ１，ＦＧ２は、第１の絶縁膜１６ａ，１６ｂを介してソース・ドレイン（拡散領域１４ａ，１４ｂ）と容量結合するほか、第５の絶縁膜６３ａ，６３ｂを介してソース・ドレインと容量結合している。従って、フローティングゲートＦＧ１，ＦＧ２とソース・ドレインとの間の静電容量は、フローティングゲートＦＧ１，ＦＧ２とコントロールゲートＣＧとの間の静電容量より著しく大きいので、結合比ＣＲは、上記セルトランジスタ１１の場合と比べて著しく小さくなる。よって、セルトランジスタ６１の書き込み、消去、読み出し特性は、セルトランジスタ１１に比して向上する。
また、導電体６２ａ，６２ｂは、隣接するセルトランジスタ６１のフローティングゲートＦＧ１，ＦＧ２に蓄積された電荷がフローティングゲートＦＧ１，ＦＧ２に及ぼす電界を遮蔽するので、隣接するセルトランジスタ６１のフローティングゲートＦＧ１，ＦＧ２からの電界による影響で生じる誤読み出し、いわゆるクロストークを防止することができる。
次に、図３５〜図４０を用いてセルトランジスタ６１からなるメモリセルアレイ６０の製造方法の一例を示す。各図は、メモリセルアレイ６０の形成領域をロウ方向に沿って仮想的に切断した断面を示す。図３５（Ａ）の構造が形成されるまでの工程は、図６（Ａ）〜図１０（Ａ）に示した工程と同一である。
図１０（Ａ）の工程の後、図３５（Ａ）において、全面に膜厚が約２５ｎｍのフローティングゲート形成用導電性シリコン（アモルファスシリコン又はポリシリコン）７０を積層する。次いで、図３５（Ｂ）において、導電性シリコン７０を鉛直方向に異方性エッチングし、シリコン酸化膜３２の表面を露呈させるとともに、トレンチ底部から酸化膜３９の一部を露呈させる。これによって、積層された導電性シリコン７０はロウ方向に分断される。分断された導電性シリコン７０は、凸部１３の左右に一対となるように残存する
図３６（Ａ）において、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の順に積層されてなる膜厚が約１６ｎｍのＯＮＯ膜７１を全面に形成し、さらにＯＮＯ膜７１の上に、厚さが約２０ｎｍのシリコン窒化膜７２を形成する。なお、ＯＮＯ膜７１に代えてシリコン酸化膜を形成するようにしてもよい。
図３６（Ｂ）において、シリコン窒化膜７２及びＯＮＯ膜７１を鉛直方向に異方性エッチングし、トレンチ底部からシリコン窒化膜７２及びＯＮＯ膜７１を除去して酸化膜３９の一部を露呈させる。このとき、酸化膜３２，３９の一部も同時にエッチングされる可能性があるが、後述する工程から明らかなように、たとえこれらがエッチングされても問題が生じることはない。
図３７（Ａ）において、残存する窒化膜７２をマスクとして、トレンチ底部から露呈したシリコン酸化膜３９をエッチングして除去し、拡散領域３８の表面の一部を露呈させる。次いで、図３７（Ｂ）において、窒化膜７２をエッチングによって完全に除去する。このエッチングには、前述の燐酸系の薬液によるウエットエッチングが用いられ、窒化膜７２が選択的にエッチング除去される。
図３８（Ａ）において、トレンチ部を埋めるように、ＣＶＤ法により全面にコントロールゲート形成用導電性シリコン（アモルファスシリコン又はポリシリコン）７３を積層する。ここで、導電性シリコン７３と導電性シリコン７０とがＯＮＯ膜７１が除去された部分で電気的に接続される可能性があるが、この部分は、次の工程でＣＭＰ法によって除去されるので問題が生じることはない。
図３８（Ｂ）において、導電性シリコン７３が積層されてなる全面をＣＭＰ法で研磨して表面を平坦化する。この平坦化は、酸化膜３２が完全に除去されて窒化膜３１が露呈するまで行われる。このとき、トレンチ部に残存した導電性シリコン７３は、拡散領域３８に電気的に接続され、ＯＮＯ膜７１を介して導電性シリコン７０と対向する。また、このとき、導電性シリコン７０はその上部が削られてロウ方向に沿った断面形状がほぼ四角形となる。
次いで、図３９（Ａ）において、熱酸化を行い、導電性シリコン７０，７３の上面に約２２ｎｍのシリコン酸化膜７４，７５を形成する。次いで、図３９（Ｂ）において、ＣＭＰ法による研磨のストッパとして使用された窒化膜３１をエッチングにより除去し、酸化膜３０及び導電性シリコン７０の側面の一部を露呈させる。このエッチングには、前述の燐酸系の薬液によるウエットエッチングが用いられ、シリコン窒化膜３１が選択的にエッチング除去される。
図４０（Ａ）において、プラズマ酸化（ラジカル酸化）を行い、露呈した導電性シリコン７０の側面に膜厚が約１２ｎｍの酸化膜７６を形成する。このとき、導電性シリコン７０の該側面のうち、酸化膜３０により覆われた部分も同時に酸化される。また、このとき、プラズマ酸化により、該側面の上端部（角部）が僅かに丸くなる。なお、この後さらにプラズマ窒化（ラジカル窒化）を行って各酸化膜の表面を浅く窒化してリーク電流の低減を図るようにしてもよい。
この後、図４０（Ｂ）において、ＣＶＤ法により全面に導電性シリコン７７を積層してこの上面をＣＭＰ法で平坦化し、導電性シリコン７７の上に、ＣＶＤ法によりハードマスクとしてのシリコン酸化膜７８を形成する。なお、シリコン酸化膜７８に代えてシリコン窒化膜を形成するようにしてもよい。
そして、上記と同様な方法により、分離領域の導電性シリコン７０，７３，７７を完全に削除すると、導電性シリコン７０，７３，７７は、各分離領域でコラム方向に分断される。分断された導電性シリコン７０によってフローティングゲートＦＧ１，ＦＧ２が形成され、分断された導電性シリコン７７によってワード線ＷＬ（コントロールゲートＣＧ）が形成される。また、分断された導電性シリコン７３によって前述の導電体６２ａ，６２ｂが形成される。
このようにして、セルトランジスタ６１からなるメモリセルアレイ６０が完成する。ここで、酸化膜７４は第２の絶縁膜１７ａ，１７ｂに、酸化膜７６は前述の第３の絶縁膜１８ａ，１８ｂに、ＯＮＯ膜７１は前述の第５の絶縁膜６３ａ，６３ｂに、酸化膜７５は前述の第６の絶縁膜６４ａ，６４ｂに対応している。
なお、上記各実施形態において、図６（Ａ）に示すような予め高不純物領域１２ａが形成されたシリコン基板１２を用いてセルトランジスタの製造を行うことにより、ソース・ドレイン間にパンチスルー防止領域を形成するようにしたが、パンチスルー防止領域の形成方法はこれに限られるものではない。この他の方法として、均一な不純物濃度を有するシリコン基板１２を用いて図６（Ａ）〜図９（Ａ）の工程を行った後、熱処理の前に、図４１に示すように、ｐ型不純物（例えば、ボロンＢ+）のイオン注入を入射方向ｎ2がシリコン基板１２の法線ｎ0に対して±４５°の角度をなすように傾けて行うことによって、パンチスルー防止領域を形成することができる。このイオン注入後は、上記各実施形態に応じた製造工程を実施すればよい。
また、上記各実施形態で示したメモリセルアレイ１０，６０の製造方法の工程順序は代表的な一例に過ぎず、適宜変更することができる。また、ＣＭＯＳトランジスタによって回路構成される周辺回路部分は、メモリセルアレイ１０，６０の製造時に同時に製造することができる。
また、上記各実施形態では、シリコン基板１２の導電型（一導電型）をｐ型、拡散領域１４ａ，１４ｂの導電型（反対導電型）をｎ型として、セルトランジスタをｎ型ＭＯＳトランジスタとして構成し、チャネルに流れる電荷粒子を電子としたが、本発明はこれに限られるものではなく、これに代えて、シリコン基板１２の導電型（一導電型）をｎ型とし、拡散領域１４ａ，１４ｂの導電型（反対導電型）をｐ型として、セルトランジスタをｐ型ＭＯＳトランジスタとして構成し、チャネルに流れる電荷粒子を正孔としてもよい。
メモリセルアレイの構成を示す平面図である。 図１のＡ−Ａ線に沿うセルトランジスタの断面図である。 半導体記憶装置の電気的構成を示すブロック図である。 （Ａ）は、セルトランジスタの書き込み動作を説明する図であり、（Ｂ）は、セルトランジスタの読み出し動作を説明する図である。 セルトランジスタの消去動作を説明する図である。 セルトランジスタの製造工程を示す断面図（その１）である。 セルトランジスタの製造工程を示す断面図（その２）である。 セルトランジスタの製造工程を示す断面図（その３）である。 セルトランジスタの製造工程を示す断面図（その４）である。 セルトランジスタの製造工程を示す断面図（その５）である。 セルトランジスタの製造工程を示す断面図（その６）である。 セルトランジスタの製造工程を示す断面図（その７）である。 セルトランジスタの製造工程を示す断面図（その８）である。 セルトランジスタの製造工程を示す断面図（その９）である。 セルトランジスタの製造工程を示す断面図（その１０）である。 セルトランジスタの製造工程を示す断面図（その１１）である。 ワード線間分離工程の別の実施形態を示す断面図（その１）である。 ワード線間分離工程の別の実施形態を示す断面図（その２）である。 ワード線間分離工程の別の実施形態を示す断面図（その３）である。 ワード線間分離工程においてパターン形成されるフォトレジストを示す平面図である。 フローティングゲートの結合比の一例を示すグラフである。 消去動作時における電界の一例を示すグラフである。 セルトランジスタの変形例を示す断面図である。 図２３のセルトランジスタの製造工程を示す断面図（その１）である。 図２３のセルトランジスタの製造工程を示す断面図（その２）である。 図２３のセルトランジスタの製造工程を示す断面図（その３）である。 図２３のセルトランジスタの製造工程を示す断面図（その４）である。 図２３のセルトランジスタの製造工程を示す断面図（その５）である。 図２３のセルトランジスタの製造工程を示す断面図（その６）である。 ワード線間分離工程の別の実施形態を示す断面図（その１）である。 ワード線間分離工程の別の実施形態を示す断面図（その２）である。 ワード線間分離工程の別の実施形態を示す断面図（その３）である。 メモリセルアレイの別の実施形態を示す平面図である。 図３３のＣ−Ｃ線に沿うセルトランジスタの断面図（その１）である。 図３４のセルトランジスタの製造工程を示す断面図（その２）である。 図３４のセルトランジスタの製造工程を示す断面図（その３）である。 図３４のセルトランジスタの製造工程を示す断面図（その４）である。 図３４のセルトランジスタの製造工程を示す断面図（その５）である。 図３４のセルトランジスタの製造工程を示す断面図（その６）である。 図３４のセルトランジスタの製造工程を示す断面図（その７）である。 パンチスルー防止領域の別の形成方法を示す断面図である。 従来のセルトランジスタの構造を示す断面図である。
符号の説明
１０，６０ メモリセルアレイ
１１，５０，６１ セルトランジスタ
１２ シリコン基板（半導体基板）
１２ａ 高濃度領域
１３ 凸部
１３ａ，１３ｂ 側面
１３ｃ 頂面
１４ａ，１４ｂ 拡散領域（反対導電型領域）
１５ａ，１５ｂ ｎ型領域
１６ａ，１６ｂ 第１の絶縁膜
１７ａ，１７ｂ 第２の絶縁膜
１８ａ，１８ｂ 第３の絶縁膜
１９ 第４の絶縁膜
２０ａ，２０ｂ 絶縁体
ＣＧ コントロールゲート
ＦＧ１，ＦＧ２ フローティングゲート

Claims (16)

  1. 一導電型の半導体基板上に、互いに直交するコラム方向及びロウ方向に沿って複数のセルトランジスタがマトリクス状に形成された半導体記憶装置において、
    前記セルトランジスタは、
    前記半導体基板に形成された一対の側面を有する第１の凸部と、
    前記半導体基板の前記第１の凸部の両側に形成され、ソース及びドレインとして機能する一対の反対導電型領域と、
    前記反対導電型領域の表面及び前記第１の凸部の側面に形成された第１の絶縁膜と、
    前記第１の絶縁膜を介して第１の凸部の側面に対向し、かつ前記第１の凸部の頂面より上方に突出した側面と、前記第１の絶縁膜を介して前記反対導電型領域に対向した底面とを有する一対のフローティングゲートと、
    前記各フローティングゲート上に形成された第２の絶縁膜と、
    前記第２の絶縁膜を介して前記フローティングゲートの上方に形成され、かつ前記第１の凸部の頂面及び前記フローティングゲートの側面に対向するように前記第１の凸部の突出方向とは反対方向に突出した第２の凸部が形成されたコントロールゲートと、
    前記各フローティングゲートの側面と前記第２の凸部との間に形成され、膜厚が前記第２の絶縁膜の膜厚より薄い第３の絶縁膜と、
    前記第１の凸部と前記第２の凸部との間に形成された第４の絶縁膜と、
    を備えることを特徴とする半導体記憶装置。
  2. 前記フローティングゲートと前記半導体基板との間で生じる静電容量が、前記フローティングゲートと前記コントロールゲートとの間で生じる静電容量より大きいことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記フローティングゲートの上面は、ＣＭＰ法によって平坦化されており、前記ロウ方向に沿った断面がほぼ四角形であることを特徴とする請求項１又は２いずれか記載の半導体記憶装置。
  4. 前記フローティングゲートは、いずれの面もＣＭＰ法によって平坦化されておらず、前記ロウ方向に沿った断面がほぼ扇形であることを特徴とする請求項１又は２いずれか記載の半導体記憶装置。
  5. 前記ロウ方向に隣接する２つの前記セルトランジスタは、１つの前記反対導電型領域を共有していることを特徴とする請求項１ないし４いずれか記載の半導体記憶装置。
  6. 前記コラム方向に配列された複数の前記セルトランジスタは、前記一対の反対導電型領域を共有していることを特徴とする請求項１ないし５いずれか記載の半導体記憶装置。
  7. 前記ロウ方向に配列された複数の前記セルトランジスタの前記コントロールゲートが電気的に一体に形成されていることを特徴とする請求項１ないし６いずれか記載の半導体記憶装置。
  8. 前記第１〜第４の絶縁膜は、シリコン酸化物からなることを特徴とする請求項１ないし７いずれか記載の半導体記憶装置。
  9. 前記コントロールゲートは、アモルファスシリコン又はポリシリコンからなることを特徴とする請求項１ないし８いずれか記載の半導体記憶装置。
  10. 前記フローティングゲートは、アモルファスシリコン又はポリシリコンからなることを特徴とする請求項１ないし９いずれか記載の半導体記憶装置。
  11. 前記第１の凸部の各側面の表層には、反対導電型不純物が注入されていることを特徴とする請求項１ないし１０いずれか記載の半導体記憶装置。
  12. 前記半導体基板中の前記一対の反対導電型領域の間には、前記半導体基板より一導電型不純物の濃度が高められた高濃度領域が形成されていることを特徴とする請求項１ないし１１いずれか記載の半導体記憶装置。
  13. 前記コントロールゲートと前記一対の反対導電型領域とに対して書き込み用又は読み出し用の電圧を印加したとき、前記第１の凸部の各側面及び頂面の表層にチャネルが生成されることを特徴とする請求項１ないし１２いずれか記載の半導体記憶装置。
  14. 前記コントロールゲートと前記一対の反対導電型領域とに対して書き込み用の電圧を印加したとき、前記チャネルに流れる電荷粒子の一部がドレイン側の前記フローティングゲートに注入されることを特徴とする請求項１３記載の半導体記憶装置。
  15. 前記コントロールゲートと前記一対の反対導電型領域とに対して読み出し用の電圧を印加したとき、前記チャネルに流れる電流がソース側の前記フローティングゲートの電荷量に応じて変調されることを特徴とする請求項１３記載の半導体記憶装置。
  16. 前記コントロールゲートと前記一対の反対導電型領域とに対して消去用の電圧を印加したとき、前記一対のフローティングゲートに蓄積された電荷粒子が前記コントロールゲートに放出されることを特徴とする請求項１ないし１５いずれか記載の半導体記憶装置。
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Publication number Priority date Publication date Assignee Title
JP4521253B2 (ja) * 2004-11-24 2010-08-11 イノテック株式会社 半導体記憶装置の製造方法
JP2007158196A (ja) * 2005-12-07 2007-06-21 Sharp Corp 不揮発性半導体装置およびその製造方法
US7755132B2 (en) * 2006-08-16 2010-07-13 Sandisk Corporation Nonvolatile memories with shaped floating gates
WO2008036552A2 (en) * 2006-09-19 2008-03-27 Sandisk Corporation Array of non-volatile memory cells with floating gates formed of spacers in substrate trenches
JP2008166379A (ja) * 2006-12-27 2008-07-17 Oki Electric Ind Co Ltd 半導体記憶装置及びその製造方法
US8247861B2 (en) * 2007-07-18 2012-08-21 Infineon Technologies Ag Semiconductor device and method of making same
US20090200635A1 (en) * 2008-02-12 2009-08-13 Viktor Koldiaev Integrated Circuit Having Electrical Isolation Regions, Mask Technology and Method of Manufacturing Same
US8900941B2 (en) * 2012-05-02 2014-12-02 Globalfoundries Inc. Methods of forming spacers on FinFETs and other semiconductor devices
JP6994296B2 (ja) * 2016-08-23 2022-01-14 ユナイテッド・セミコンダクター・ジャパン株式会社 不揮発性記憶装置及び不揮発性記憶装置のプログラム方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003224215A (ja) * 2001-11-22 2003-08-08 Innotech Corp トランジスタとそれを用いた半導体メモリ、およびトランジスタの駆動方法
JP2004006658A (ja) * 2002-03-27 2004-01-08 Innotech Corp 半導体装置および半導体メモリ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3435786B2 (ja) * 1994-03-31 2003-08-11 株式会社日立製作所 不揮発性半導体記憶装置の製造方法
US5440158A (en) * 1994-07-05 1995-08-08 Taiwan Semiconductor Manufacturing Company Ltd. Electrically programmable memory device with improved dual floating gates
US6538925B2 (en) * 2000-11-09 2003-03-25 Innotech Corporation Semiconductor memory device, method of manufacturing the same and method of driving the same
DE10153493A1 (de) * 2001-10-30 2003-05-15 Infineon Technologies Ag Floatinggatespeicherzelle, Verfahren zu deren Herstellung un Halbleiterspeichereinrichtung
JP4191975B2 (ja) * 2001-11-01 2008-12-03 イノテック株式会社 トランジスタとそれを用いた半導体メモリ、およびトランジスタの製造方法
JP2004214495A (ja) * 2003-01-07 2004-07-29 Innotech Corp トランジスタとそれを用いた半導体メモリ、および半導体メモリの製造方法
US6861315B1 (en) * 2003-08-14 2005-03-01 Silicon Storage Technology, Inc. Method of manufacturing an array of bi-directional nonvolatile memory cells
JP4521253B2 (ja) * 2004-11-24 2010-08-11 イノテック株式会社 半導体記憶装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003224215A (ja) * 2001-11-22 2003-08-08 Innotech Corp トランジスタとそれを用いた半導体メモリ、およびトランジスタの駆動方法
JP2004006658A (ja) * 2002-03-27 2004-01-08 Innotech Corp 半導体装置および半導体メモリ

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