しかしながら、上記特許文献1の不揮発性半導体装置では、記憶保持部となるシリコン窒化膜803が、ホットエレクトロンが発生する領域より上方に存在し、かつ、ホットエレクトロンが走行する方向に平行に設けられている。そのため、記憶保持部803aもしくは記憶保持部803bの下側で発生するホットエレクトロンが上記記憶保持部803aもしくは記憶保持部803bに注入されるには、ホットエレクトロンが散乱を受けて、その移動方向を変えなければならない。これはすなわち、ドレイン端において、ホットエレクトロンのフォノン散乱による、ゲート電極方向へ約90°の散乱角を持つ希少な散乱を必要とするということになり、効率が悪いという問題がある。
また、制御ゲート805に高電圧を印加して、ホットエレクトロンをシリコン窒化膜803よりなる記憶保持部803a・803bの方向へ引き寄せることにより、注入効率を高める方法もある。しかしながら、この場合もホットエレクトロンの運動エネルギーを利用することなく、高い電圧を用いてホットエレクトロンの軌道を曲げなければならず、効率が良いとは言い難い。
さらに、記憶保持部803a・803bが一層の膜構造であるため、ソース領域806及びドレイン領域807に挟まれたチャネル領域のチャネル長が短くなるにつれ、記憶保持部803a・803bの2箇所に蓄積された電荷が互いに干渉し、2ビット動作が困難になる。したがって、微細化することが難しいという問題がある。
また、記憶保持部803a・803bに電荷のリークパスが一つでもあると、注入された電荷が散逸するため、やはり2ビット動作が困難になる。
上記特許文献2の不揮発性半導体装置では、ホットエレクトロンの注入効率を高めようとしてドレイン電圧を高くすると、浮遊ゲート904とドレインとの間の電位差が低下して、ホットエレクトロンの注入効率が逆に低下するという問題がある。
また、反対に、制御ゲート906に印加する電圧を高くすると基板面に平行な電界強度が小さくなるため、ホットエレクトロンの注入効率が低下してしまう。
したがって、制御ゲート906又はドレイン領域909に高電圧を印加するだけでは、注入効率を向上させることは難しく、書込み速度の向上を図ることができないという問題がある。
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、ホットエレクトロンの注入効率を向上させると共に、電荷干渉の小さな複数ビット動作を可能とし、かつ、微細化に適した不揮発性半導体装置およびその製造方法を提供することにある。
本発明の不揮発性半導体装置は、上記課題を解決するために、半導体基板の表面に形成された、基板裏面側を基準位置として第1の高さを有する第1表面領域と、半導体基板の表面に形成された、第1の高さよりも低い第2の高さを有する第2表面領域と、前記第1表面領域と前記第2表面領域とを連結するように半導体基板の表面に形成された段差表面領域と、前記第1表面領域の上方のみに形成されたゲート電極と、何れか一方が前記第2表面領域を含むように半導体基板に形成されたソース領域およびドレイン領域とを備え、さらに、少なくともその一部が基板裏面側を基準位置として前記第1表面領域と同じ高さに存在するように、前記第1表面領域、前記第2表面領域および前記段差表面領域のうちの少なくとも1つの領域の上方に形成された電荷保持部を備えていることを特徴している。
上記の構成によれば、前記第1表面領域と前記第2表面領域には高低差が設けられているため、前記段差表面領域近傍において発生したホットエレクトロンを前記電荷保持部へ注入する際に、ホットエレクトロンの運動方向を変化させる必要がない。さらに、前記ゲート電極が前記第1表面領域の上方のみに形成されていることにより、前記段差表面領域近傍におけるゲート電界がドレイン電界と比べて相対的に弱くなる。したがって、前記段差表面領域近傍において発生したホットエレクトロンは、主にドレイン電界によって軌道が曲げられることとなる。その際、上述したように、ホットエレクトロンはドレイン電界とほぼ同じ方向に運動エネルギーをもっている。そのため、前記第1表面領域を含むように半導体基板に形成されるチャネル領域中におけるホットエレクトロンの走行方向の運動エネルギーをほぼ保ったままの状態で、ホットエレクトロンを前記電荷保持部へ注入させることができる。
したがって、ホットエレクトロンの大部分を前記ドレイン領域に流入させることなく、前記電荷保持部への注入効率の向上を図ることが可能となり、書込み速度の速い不揮発性半導体装置を実現することができる。
また、本発明の不揮発性半導体装置は、上記課題を解決するために、半導体基板の表面に形成された、基板裏面側を基準位置として第1の高さを有する第1表面領域と、前記第1表面領域を挟むように半導体基板の表面に形成された、第1の高さよりも低い第2の高さを有する一対の第2表面領域と、前記第1表面領域と前記第2表面領域とを連結するように半導体基板の表面に形成された段差表面領域と、前記第1表面領域の上方のみに形成されたゲート電極と、前記第2表面領域の一方を含むように半導体基板に形成されたソース領域、および、前記第2表面領域の他方を含むように半導体基板に形成されたドレイン領域とを備え、さらに、少なくともその一部が基板裏面側を基準位置として前記第1表面領域と同じ高さに存在するように、前記第1表面領域、前記第2表面領域および前記段差表面領域のうちの少なくとも1つの領域の上方に、前記ゲート電極を挟むようにして形成された一対の電荷保持部を備えていることを特徴としている。
上記の構成によれば、前記第1表面領域と前記第2表面領域には高低差が設けられているため、前記段差表面領域近傍において発生したホットエレクトロンを前記電荷保持部へ注入する際は、ホットエレクトロンの運動方向を変化させる必要がない。さらに、前記ゲート電極が前記第1領域の上方のみに形成されていることにより、前記段差表面領域近傍におけるゲート電界がドレイン電界と比べて相対的に弱くなる。したがって、前記段差表面領域近傍において発生したホットエレクトロンは、主にドレイン電界によって電子軌道が曲げられることとなる。その際、上述したように、ホットエレクトロンはドレイン電界とほぼ同じ方向に運動エネルギーをもっている。そのため、前記第1表面領域を含むように半導体基板に形成されるチャネル領域中でのホットエレクトロンの走行方向の運動エネルギーをほぼ保ったままの状態で、前記電荷保持部へ注入させることができる。
したがって、ホットエレクトロンの大部分を前記ドレイン領域に流入させることなく、前記電荷保持部への注入効率の向上を図ることが可能となり、書込み速度の速い不揮発性半導体装置を実現することができる。
また、前記一対の電荷保持部は、前記ゲート電極によって電気的に分離されているので、前記電荷保持部の担うメモリ機能と、前記第1表面領域と前記ゲート電極の間に形成されたゲート絶縁膜の担うトランジスタ動作機能とは分離されている。そのため、各々の電荷保持部に蓄積された電荷が散逸、混ざり合い、干渉を起こすことはなく、十分なメモリ機能を有しつつ、2ビット動作を保持したまま微細化することができる。
また、本発明の前記ソース領域およびドレイン領域の少なくとも一方は、前記段差表面領域の一部を含んでいることがより好ましい。
これにより、前記段差表面領域を含むように半導体基板にオフセット領域が形成される。このオフセット領域により、ホットエレクトロンの発生する箇所を前記段差表面領域近傍に限定し、より効率良くホットエレクトロンを前記電荷保持部に注入することが可能となる。すなわち、前記段差表面領域近傍において発生したホットエレクトロンの大部分は、最短距離で前記電荷保持部へ到達することになる。したがって、より書込み速度の速い不揮発性半導体装置を実現することができる。
また、本発明の前記電荷保持部は、半導体基板における前記段差表面領域と対向する面が、該段差表面領域と平行になっていることがより好ましい。
これにより、前記電荷保持部に蓄積された電荷の多寡の影響を、前記段差表面領域を含むように半導体基板に形成されるオフセット領域全体に及ぼすことが可能となる。
例えば、前記電荷保持部に電子が蓄積されていない場合、前記ゲート電極からの電界によって、比較的低いゲート電圧により、前記段差表面領域を含むように半導体基板に形成されるオフセット領域の一部に反転層が形成される。一方、前記電荷保持部に電子が蓄積されている場合、ゲート電界が前記電荷保持部内の電子によって終端し、前記ゲート電極に高電圧を印加しなければ、前記オフセット領域の一部に反転層は形成されない。
このようにして、前記電荷保持部に蓄積された電荷の多寡の影響を前記オフセット領域全体に及ぼすことにより、反転層の形成され易さをより効果的に制御することができる。
したがって、前記電荷保持部が、半導体基板における前記段差表面領域と対向する面が、該段差表面領域と平行な面を有する本構造により、前記電荷保持部に電子が蓄積されている場合と、前記電荷保持部に電子が蓄積されていない場合との電流のオン・オフ比をより大きく採ることができる。つまり、書込み・読出し時の電流値の変化を大きくすることが可能となる。よって、読出し時に電流が大きく流れることとなり、より読出し速度の速い不揮発性半導体装置を提供することができる。
また、本発明の前記電荷保持部は、少なくともその一部が前記第2表面領域の上方に形成されていることがより好ましい。
これにより、前記電荷保持部に電子が蓄積されている場合、前記段差表面領域を含むように半導体基板に形成されるオフセット領域の一部に反転層が形成され難くなる。つまり、前記オフセット領域の一部に形成された反転層があたかも抵抗のような役割を果たすことにより、書込み・読出し時の電流値の変化をより大きくすることが可能となる。よって、読出し時に電流が大きく流れることとなり、より読出し速度の速い不揮発性半導体装置を提供することができる。
また、本発明の前記第1の高さと第2の高さとの差が、10nm以上、100nm以下であることがより好ましい。
これにより、電流値の変化を読出す速度の向上、およびホットエレクトロンの注入効率のさらなる向上を図ることが可能となる。
また、本発明の前記第2表面領域と前記段差表面領域とのなす角度が、30°〜70°であることがより好ましい。
これにより、電流値の変化を読出す速度の向上、および書込み動作と読出し動作の区別をより明確にすることが可能となる。
また、本発明の前記段差表面領域を含むように半導体基板に形成されるオフセット領域の導電型と、前記ソース領域およびドレイン領域の導電型とは互いに等しく、かつ、前記オフセット領域の不純物濃度は、ソース領域およびドレイン領域の不純物濃度よりも低いことがより好ましい。
これにより、電荷保持部に蓄積された電荷の多寡により、前記オフセット領域の一部における反転層の形成され易さをより効果的に制御することができ、読出し速度を格段に向上させることができる。
さらに、読出し時に、前記オフセット領域の一部に反転層が形成され易いため、読出し速度を格段に向上させるだけでなく、より低電圧で駆動電流の大きな不揮発性半導体装置を実現することができる。
また、本発明の前記段差表面領域を含むように半導体基板に形成されるオフセット領域の導電型と、前記ソース領域およびドレイン領域の導電型とは互いに異なり、かつ、前記オフセット領域の不純物濃度は、前記第1表面領域を含むように半導体基板に形成されるチャネル領域の不純物濃度よりも低いことがより好ましい。
これにより、前記電荷保持部へホットエレクトロン注入する際に、ホットエレクトロンの発生率を低下させることがない。つまり、前記チャネル領域とドレイン領域間に生じる空乏層のポテンシャルエネルギー差の増大により、ホットエレクトロンの発生効率のさらなる向上を図ることが可能となる。
また、電荷保持部に蓄積された電荷の多寡により、前記オフセット領域の一部における反転層の形成され易さを効果的に制御することができる。したがって、高速書込みを保持したまま、書込み時と消去時の電流量の差(メモリウィンドウ)のより大きな不揮発性半導体装置を提供することができる。
また、本発明の前記電荷保持部は、直径が0.5nm以上、20nm以下の金属ナノ粒子を含む絶縁体からなることがより好ましい。
これにより、前記段差表面領域近傍において発生したホットエレクトロンを安定状態に留めておくことができる。
より具体的には、前記絶縁体と前記金属ナノ粒子との仕事関数差は、数eVであり、従来、電荷保持部として使用されている材料(ポリシリコンやシリコン窒化膜)よりも格段に大きくなる。したがって、一旦、前記金属ナノ粒子に注入された電荷は、仕事関数差に相当するポテンシャル壁を透過または飛び越えることができない。特に、この効果が顕著になるのは前記金属ナノ粒子の直径が20nm以下のときであって、サイズ縮小効果によって発生した量子準位にトラップされた電荷は、安定状態を保ち、温度揺らぎなどの外的要因によって散逸することがない。これにより、さらに記憶保持効率の良い不揮発性半導体装置を提供することができる。
また、本発明の不揮発性半導体装置は、上記の不揮発性半導体装置を1ユニットとして、該ユニットを複数備えていることがより好ましい。
上記構成によれば、各々の電荷保持部に蓄積された電荷が散逸し混ざり合って干渉することはなく、十分なメモリ機能を有しつつ、複数ビットの動作を保持したままさらに微細化することができる。
また、本発明の製造方法は、上記の不揮発性半導体装置を製造する方法であって、前記絶縁体に金属イオンを負イオン注入することによって、前記金属ナノ粒子を形成することがより好ましい。
これにより、前記金属イオンは負イオン注入されるため、無帯電状態で前記絶縁体中に位置することが可能になる。これにより、注入による前記絶縁体の電気的絶縁破壊および前記不揮発性半導体装置のトランジスタ動作に関わる閾値変動を格段に抑制することが可能となる。
また、負イオン注入を行った後、金属原子を凝集させるために、500℃以上、1000℃以下で熱処理を行うことがより好ましい。
これにより、負イオン注入によって前記絶縁体中の受けたダメージをより回復することができる。
さらに、前記金属原子を凝集させる際に、熱処理温度および熱処理時間を調整することにより、前記金属ナノ粒子の大きさおよび単位体積あたりの密度を制御することが可能となる。
本発明の不揮発性半導体装置は、以上のように、第1表面領域と第2表面領域に高低差が設けられているため、段差表面領域近傍において発生したホットエレクトロンを電荷保持部へ注入する際に、ホットエレクトロンの運動方向を変化させる必要がない。さらに、ゲート電極が第1表面領域の上方のみに形成されていることにより、前記段差表面領域近傍におけるゲート電界がドレイン電界と比べて相対的に弱くなる。したがって、前記段差表面領域近傍において発生したホットエレクトロンは、主にドレイン電界によって軌道が曲げられることとなる。その際、上述したように、ホットエレクトロンはドレイン電界とほぼ同じ方向に運動エネルギーをもっている。
それゆえ、前記第1表面領域を含むように半導体基板に形成されるチャネル領域中におけるホットエレクトロンの走行方向の運動エネルギーをほぼ保ったままの状態で、ホットエレクトロンを前記電荷保持部へ注入させることができる。したがって、ホットエレクトロンの大部分を前記ドレイン領域に流入させることなく、前記電荷保持部への注入効率の向上を図ることが可能となり、書込み速度の速い不揮発性半導体装置を実現することができる。
また、一対の電荷保持部が、ゲート電極によって電気的に分離されているので、電荷保持部の担うメモリ機能と、前記第1表面領域と前記ゲート電極の間に形成されたゲート絶縁膜の担うトランジスタ動作機能とは分離されている。
それゆえ、各々の電荷保持部に蓄積された電荷が散逸し混ざり合って干渉することはなく、十分なメモリ機能を有しつつ、2ビット動作を保持したまま微細化することができる。
このように、ホットエレクトロンの注入効率が向上すると共に、電荷干渉の小さな複数ビット動作を実現することができる不揮発性半導体装置及およびその製造方法を実現することができるという効果を奏する。
〔実施の形態1〕
本発明の一実施形態について図1ないし図13に基づいて説明すれば、以下の通りである。なお本実施の形態では、半導体基板としてはp型シリコン基板を、不揮発性半導体装置としては1素子2ビットの不揮発性半導体装置を例に挙げて説明する。
本実施の形態の不揮発性半導体装置は図1に示すように、p型半導体基板101と、ゲート絶縁膜103と、n型の導電型を有するソース領域109およびドレイン領域110と、電荷保持部104aおよび電荷保持部104bと、散逸防止絶縁膜107と、ゲート電極108と、サイドウォールスペーサ114・114とで主要部が構成されている。
p型半導体基板101の表面には段差が形成されており、その段差は、基板裏面側を基準位置として第1の高さを有する第1表面領域111と、第1の高さよりも低い第2の高さを有する第2表面領域112・112と、これらを連結する段差表面領域113・113とから構成されている。
前記第1表面領域111と第2表面領域112・112との高低差は、好ましくは10nm〜100nmであり、前記第2表面領域112・112と段差表面領域113・113とのなす角度φは、好ましくは30°〜70°である。
また、p型半導体基板101において、前記第2表面領域112・112の一方を含むようにソース領域109、および、前記第2表面領域112・112の他方を含むようにドレイン領域110がそれぞれ形成されている。また、前記ソース領域109およびドレイン領域110は、前記段差表面領域113・113の一部も含むように形成されている。
次に、電荷保持部104aおよび電荷保持部104bは、p型半導体基板101表面に形成された例えば厚さ10nmのゲート絶縁膜103を介して、p型半導体基板101よりも上方に形成されている。
さらに、前記電荷保持部104aおよび電荷保持部104bの側壁、前記第2表面領域112・112および第1表面領域111上のゲート絶縁膜103の上には、蓄積された電荷の散逸を防止する機能を有する例えば厚さ7nmの散逸防止絶縁膜107が形成されている。
また、前記第1表面領域111上のゲート絶縁膜103の上には、ゲート電極108が形成されている。
さらに、前記ゲート電極108の側壁および散逸防止絶縁膜107上には、例えば40nmの厚さを有するサイドウォールスペーサ114・114が形成されている。このサイドウォールスペーサ114・114の役割は、前記ゲート電極108と前記ソース領域109およびドレイン領域110との間にオフセット領域を形成し、ホットエレクトロンの発生位置を制御することにある。
以下に、上記のように構成された不揮発性半導体装置の動作を説明する。
最初に、電子を前記電荷保持部104bに注入する場合を例に挙げて、書込み動作について説明する。
まず、前記ドレイン領域110に4〜7V程度の電圧を、前記ゲート電極108に4〜7V程度の電圧を、前記ソース領域109および基板電位を与える図示しない基板電極に0Vの電圧をそれぞれ印加する。このとき、p型半導体基板101における前記ゲート電極108の下にチャネル領域が形成される。
一方、前記ドレイン領域110の近傍には空乏層が広がるため、基板表面に沿ってドレイン領域110側からソース領域109側に向かって電位の降下が起こり、基板面に平行な方向に電界が発生する。当該電界によって、キャリアである電子を高エネルギー状態(ホットエレクトロン)にし、ゲート電圧によってポテンシャルバリアの低くなったゲート絶縁膜103を飛び越えさせて、前記電荷保持部104bにホットエレクトロンを注入することができる。
また、前記ソース領域109とドレイン領域110との印加電圧を入れ替えることで、ソース領域側にある電荷保持部104aに電子を注入することが可能となる。
さらに、前記電荷保持部104aおよび電荷保持部104bは、裏面側を基準位置として前記第1表面領域111と同じ高さに、少なくともその一部が存在するように形成されている。そのため、前記ゲート電極108下において発生したホットエレクトロンを前記電荷保持部104aまたは電荷保持部104bへ注入する際に、ホットエレクトロンの運動方向を変化させる必要がない。すなわち、チャネル領域中におけるホットエレクトロンの走行方向(基板面に平行な方向)の運動エネルギーをほとんど保ったままの状態で、前記電荷保持部104aまたは電荷保持部104bへホットエレクトロンを注入させることが可能である。
したがって、ホットエレクトロンの大部分を前記ソース領域109または前記ドレイン領域110に流入させることなく、前記電荷保持部104aまたは電荷保持部104bへのホットエレクトロンの注入効率の向上を図ることが可能となる。
また、前記ソース領域109およびドレイン領域110は、前記段差表面領域113・113の一部を含むように形成されるため、前記ソース領域109およびドレイン領域110と前記第1表面領域111との間には、間隔(オフセット領域)ができる。このオフセット領域により、ホットエレクトロンの発生する箇所を段差表面領域113・113近傍に限定し、効率良くホットエレクトロンを電荷保持部104aおよび電荷保持部104bに注入することが可能となる。すなわち、前記段差表面領域113・113近傍において発生したホットエレクトロンの大部分は、最短距離で前記電荷保持部104aおよび電荷保持部104bへ到達することになる。したがって、書込み速度の速い不揮発性半導体装置を実現することができる。よって、本構成により、書込み速度の速い1素子2ビットの不揮発性半導体装置を実現することができる。
なお、ここでいう段差表面領域113・113近傍とは、半導体基板とドレイン領域の接合部を中心に、半径約30nmの範囲をいう。
次に、電荷保持部104bに蓄積された電子を引き抜く場合を例にとり、消去動作について説明する。
まず、ドレイン領域110に4〜7V程度の電圧を、ゲート電極108に−5〜−8V程度の電圧を、ソース領域109および基板電位を与える図示しない基板電極に0Vの電圧をそれぞれ印加する。
このような電圧を印加したとき、電荷保持部104bに蓄積されていた電子は、ファウラーノルドハイム(FN)トンネリングにより、ゲート絶縁膜103を透過する。
また、ソース領域109とドレイン領域110との印加電圧を入れ替えることで、ソース領域側にある電荷保持部104aに蓄積された電子を引き抜くことが可能となる。
さらに、電荷保持部104aおよび電荷保持部104bの両方に電子が蓄積されている場合、ソース領域109およびドレイン領域110に4〜7V程度の電圧を、ゲート電極108に−5〜−8V程度の電圧を、基板電位を与える図示しない基板電極に0Vの電圧をそれぞれ印加することにより、電荷保持部104aおよび電荷保持部104b内の両方の電子を引き抜くことも可能である。
なお、電子を引き抜く際には、p型半導体基板101の段差表面領域113・113から正孔(ホール)をトンネリングさせることも可能である。正孔のトンネリングは、消去時における電圧の印加時間を調節することによって制御することができる。
次に、ソース領域109側に存在する電荷保持部104aの記憶情報を読出す場合を例にとり、データの読出し動作について説明する。
まず、ドレイン領域110に1〜3V程度の電圧を、ゲート電極108に2〜4V程度の電圧を、ソース領域109および基板電位を与える図示しない基板電極に0Vの電圧をそれぞれ印加する。このときの各電極に与える電圧は、書込み動作が行われないように、充分小さくしておく必要がある。
また、ソース領域109とドレイン領域110との印加電圧を入れ替えることで、ドレイン領域110側に存在する電荷保持部104bの記憶情報を読出すことが可能である。
したがって、電荷保持部104aおよび電荷保持部104bは、各々、電子が蓄積した書込み状態と、電子が引き抜かれた、または正孔が蓄積した消去状態との2つの状態を持つので、本不揮発性半導体装置全体としては、「2×2=4」通りの記憶状態を持ち得ることになる。それぞれの記憶状態における読出し時の「ドレイン電流」対「ゲート電圧」の模式的なグラフを描くと、図2に示すようになる。
図2は、各々の記憶状態を読出した際のドレイン電流値を表している。ここで、“EE”とは電荷保持部104aと電荷保持部104bとの両方が消去状態である場合、“EW”とは電荷保持部104aが消去状態かつ電荷保持部104bが書込み状態である場合、“WE”とは電荷保持部104aが書込み状態かつ電荷保持部104bが消去状態である場合、“WW”とは電荷保持部104aと電荷保持部104bとの両方が書込み状態である場合、をそれぞれ表している。
ドレイン電流“EW”とドレイン電流“WE”との差がメモリウィンドウ201であり、この値が大きいほど、2ビットの読出しは容易になる。すなわち、1素子2ビットの不揮発性半導体装置としての性能が向上することとなる。
本実施の形態においては、電荷保持部104aおよび電荷保持部104bは、前記第1表面領域111の両側部に1箇所ずつ形成され、各々はゲート電極108によって、電気的に分離されている。すなわち、電荷保持部104aおよび電荷保持部104bの担うメモリ機能と、ゲート絶縁膜103の担うトランジスタ動作機能とは分離されている。そのため、各々の電荷保持部に蓄積された電荷が散逸し混ざり合って干渉することはなく、十分なメモリ機能を有しつつ、2ビット動作を保持したまま微細化することが容易となる。
また、本実施の形態においては、電荷保持部104aおよび電荷保持部104bのp型半導体基板101における前記段差表面領域113・113と対向する面は、該段差表面領域113・113と平行に形成されている。これにより、電荷保持部104aおよび電荷保持部104bに蓄積された電荷の多寡の影響をオフセット領域全域に及ぼすことが可能であり、p型半導体基板101における段差表面領域113・113での反転層の形成され易さを効果的に制御することが可能となる。
言い換えれば、電荷保持部104aまたは電荷保持部104bの一部分のみが前記段差表面領域113・113と平行である場合には、電荷保持部104aまたは電荷保持部104bが、前記段差表面領域113・113の表面の法線方向にどれだけ長く形成されていても、電荷保持部104aまたは電荷保持部104bに蓄積された電荷の発する電界を段差表面領域113・113に充分伝えることができない。それゆえ、電荷の多寡の影響をオフセット領域全域に及ぼすことができなくなる。
また、本実施の形態においては、電荷保持部104aおよび電荷保持部104bは、少なくともその一部が前記第2表面領域112・112の上方に形成されている。本構成により、前記電荷保持部104aおよび電荷保持部104bに蓄積した電荷の多寡による、トランジスタ読出し動作時の電流値の変化を格段に大きくすることができる。それによって、読出し速度も格段に向上するため、読出し速度の速い半導体記憶装置を提供することができる。
また、本実施の形態においては、上述したように、第1表面領域111と第2表面領域112・112との高低差は、10nm〜100nmであり、第2表面領域112・112と段差表面領域113・113とのなす角度φは、30°〜70°である。本構成により、ホットエレクトロンの注入効率のより一層の向上を図ることが可能となる。
すなわち、高低差が10nm以下であると、電荷保持部104aおよび電荷保持部104bのごく一部のみが該高低差に相当する部分に位置し、注入効率の更なる向上を図ることが難しくなるおそれがある。
一方、高低差が100nm以上であると、前記ソース領域109とドレイン領域110との間の長さであるゲート長が長くなる。これにより、前記電荷保持部104aおよび電荷保持部104bに電子が無い状態での電流値が小さくなり、前記電荷保持部104aおよび電荷保持部104bの電荷の多寡による電流値の変化を読出す速度が低下するおそれがある。また、ゲート長が長くなると、不揮発性半導体装置全体の小型化を阻害する場合がある。また、前記電荷保持部部104a・104bに蓄積された電荷の多寡を、充分に閾値や読出し電流に反映させることが難しくなる場合がある。
また、第2表面領域112・112と段差表面領域113・113とのなす角度φが30°以下であると、前記ソース領域109とドレイン領域110との間の長さであるゲート長が長くなる。これにより、前記電荷保持部104aおよび電荷保持部104bに電子が無い状態での電流値が小さくなり、前記電荷保持部104aおよび電荷保持部104bの電荷の多寡による電流値の変化を読出す速度が低下するおそれがある。また、ゲート長が長くなると、不揮発性半導体装置全体の小型化を阻害する場合がある。
一方、第2表面領域112・112と段差表面領域113・113とのなす角度が70°以上であると、データの読出し時にも関わらず、第1表面領域111に形成された、ソース領域109およびドレイン領域110に挟まれたチャネル領域中の電子が、前記電荷保持部104aおよび電荷保持部104bに注入される確率が高くなってしまうおそれがある。これにより、書込み動作と読出し動作の区別が明確にできなくなる場合がある。
次に、上記のように構成された不揮発性半導体装置の製造工程について、図面を参照しながら詳細に説明する。
図3ないし図13は、本実施の形態に係る不揮発性半導体装置の製造時における各工程の状態を示す断面図である。
まず、図3に示すp型半導体基板101は、p型半導体領域を含む単結晶シリコンからなっている。当該p型半導体領域は、例えばB(ホウ素)が10〜20keV、5×1012〜5×1013/cm2 程度で注入されているものとする。
前記p型半導体基板101上に、まず、フォトリソグラフィ法によりパターニングされた第1レジスト膜102を形成する。
次に、図4に示すように、p型半導体基板101を、第1レジスト膜102をマスクとして用いて、異方性エッチングする。より詳細には、HBr(臭化水素)およびCl2(塩素)の混合ガスによってエッチングするドライエッチング法にて、上記段差表面領域113・113を形成する。また、HBrおよびCl2の流量比を変化させることで、前記第2表面領域112・112と前記段差表面領域113・113とのなす角度を任意に形成することが可能となる。
これにより、p型半導体基板101の表面には、基板裏面側を基準位置として第1の高さを有する第1表面領域111と、第1の高さよりも低い第2の高さを有する第2表面領域112・112と、前記第1表面領域111と前記第2表面領域112・112とを連結する段差表面領域113・113とが形成される。このとき、前記第1表面領域111と前記第2表面領域112・112との高低差は、10nm〜100nmであることが好ましく、前記第2表面領域112・112と前記段差表面領域113・113とのなす角度φは、30°〜70°であることが好ましい。
次に、図5に示すように、第1レジスト膜102を除去し、約900℃の酸素雰囲気中でp型半導体基板101を熱酸化することにより、p型半導体基板101上に10nm程度の第1熱酸化膜を形成する。この第1熱酸化膜がゲート絶縁膜103として機能する。
さらに、図6に示すように、もう一度、約900℃の酸素雰囲気中で熱酸化することにより、前記ゲート絶縁膜103上に7nm程度の第2熱酸化膜を形成する。なお、ゲート絶縁膜103として機能する第1熱酸化膜およびその上に形成される第2熱酸化膜は、同時に形成してもよい。そして、図6に示すように、第2熱酸化膜の上方(図で矢印方向)から負イオン注入を行う。具体的には、例えば、金属イオンであるAu、Ag、Cu、Pt、Co、Wなどや、半導体系イオンであるSi、Geなどを負イオンとして注入する。注入エネルギーは、1〜20keV程度、注入濃度は1×1014〜5×1016/cm2 程度である。
ここで、負イオン注入の特徴は、ほぼ無帯電状態で第2熱酸化膜中にイオン注入することができる点であり、電荷保持膜104の電気的絶縁破壊および前記不揮発性半導体装置のトランジスタ動作に関わる閾値変動を格段に抑制することが可能である。例えば、本実施の形態に示した不揮発性半導体装置を他のLSI(Large Scale Integrated circuit)におけるロジック素子と混載する際には、他のMOS(Metal Oxide Semiconductor)トランジスタなどの電気的絶縁破壊および前記不揮発性半導体装置のトランジスタ動作に関わる閾値変動を格段に抑制することが可能となる。
なお、前記ゲート絶縁膜103上に形成された第2熱酸化膜は、負イオン注入されたのち、電荷保持膜104として機能することとなる。
なお、従来技術においては、正イオン注入方法を用いるのが一般的である。当該方法を用いた場合、該金属イオンは帯電した状態で電荷保持絶縁体に注入され、結果として、前記電荷保持絶縁体中に固定電荷を生成する。これによると、トランジスタに閾値の変動および動作の不安定性を招くこととなってしまうという欠点がある。
次に、図7に示すように、負イオン注入された電荷保持膜104上に、フォトリソグラフィ法によりパターニングされた第2レジスト膜105・105を形成する。この第2レジスト膜105・105をマスクとして用い、前記電荷保持膜104を異方性エッチングする。このとき、前記ゲート絶縁膜103はエッチングしない。
さらに、図8に示すように、フォトリソグラフィ法によりパターニングされた第3レジスト膜106を形成する。ここで、第3レジスト膜106は第1表面領域111と段差表面領域113・113上とにわたって形成されているが、重要な点は、第3レジスト膜106のゲート長方向の長さは、第1表面領域111の長さよりも長く、第1表面領域111両側の段差表面領域113・113の上方にも形成されていることである。これにより、段差表面領域113・113上に、負イオン注入された電荷保持膜104・104が残ることとなる。
そこで、図9に示すように、この第3レジスト膜106をマスクとして用い、イオン注入された電荷保持膜104・104を異方性エッチングする。このとき、上述したように、電荷保持膜104・104は、第1表面領域111両側の段差表面領域113・113の上方にも形成されているため、負イオン注入された電荷保持膜104・104は段差表面領域113・113上に残る。
その後、第3レジスト膜106を除去し、約900℃の酸素雰囲気中で熱酸化することにより、10nm程度の散逸防止絶縁膜を形成する。これが、段差表面領域113・113上の2箇所に形成された電荷保持部104aおよび電荷保持部104bに蓄積された電子を散逸させないための散逸防止絶縁膜107として機能することとなる。
その後、図10に示すように、第1表面領域111上に、パターニングされ、後にゲート電極108となるポリシリコン層を形成し、全面をTEOS(Tetra Ethyl Ortho Silicate)などの酸化膜で覆った後、エッチバックを行う。これにより、ポリシリコン層の側壁に厚さ40nm程度のサイドウォールスペーサ114・114が形成される。
また、図11に示すように、このサイドウォールスペーサ114・114をエッチバックする際に、散逸防止絶縁膜107およびゲート絶縁膜103も同時にエッチングしてもよい。
その後、図12に示すように、例えばAs(砒素)を20〜40keV、1×1015〜1×1016/cm2 程度で注入する。この注入方法としては、ソース領域およびドレイン領域を形成するための、公知のイオン注入技術を用いると良い。
さらに、活性化アニールを800〜950℃の温度下で10分〜60分程度行い、図13に示すように、ゲート電極108、ソース領域109およびドレイン領域110を形成する。このとき、与えられた熱により、電荷保持部104aおよび電荷保持部104bに負イオン注入された金属イオンまたは半導体系イオンは自己凝縮を行い、ナノメートルオーダー(10−9m程度)の粒子が形成される。
ここで、上記活性化アニール温度が低い場合、例えば500℃以下の場合、金属イオン同士が凝集しようとする力が強くなる。これにより、金属ナノ粒子は等方的な球形ではなく、歪んだ粒塊のような形状になる。そのため、メモリ効果のばらつきが大きくなり、安定した動作を得ることが難しくなる。
また、上記活性化アニール温度が高い場合、例えば1000℃以上の場合、金属イオンは大きな熱エネルギーを得て拡散する。これにより、非常に体積密度の小さな金属ナノ粒子しか形成されず、メモリ効果が小さくなるという欠点がある。
ここで、一例として、負イオン注入された電荷保持部104b内に形成された金属ナノ粒子の模式図を図14に示す。
図14に示すように、電荷保持部104b内に、活性化アニール熱により、金属ナノ粒子115…が形成される。金属ナノ粒子115…の粒径および単位体積あたりの個数密度は、電荷保持部104b内に注入する負イオンの濃度、加熱温度および加熱時間によって制御することが可能である。前記金属ナノ粒子の直径は、0.5nm以上、20nm以下であることが好ましく、個数密度は、1×1018〜1×1019/cm3 程度であることが好ましい。
金属ナノ粒子の目的は、本発明の構成において発生したホットエレクトロンを蓄積することである。前記金属ナノ粒子115…とそれを包む絶縁体の仕事関数差は、数eVであるため、従来、絶縁体として使用されている材料(ポリシリコンやシリコン窒化膜)よりも格段に大きく、一旦、前記金属ナノ粒子115…に注入された電荷は、仕事関数差に相当するポテンシャル壁を透過または飛び越えることができない。特に、この効果が顕著になるのは前記金属ナノ粒子115…の直径が20nm以下のときであって、サイズ縮小効果によって発生した量子準位にトラップされた電荷は、安定状態を保ち、温度揺らぎなどの外的要因によって散逸することがない。従って、金属ナノ粒子を用いることにより、記憶保持効率の良い不揮発性半導体装置を提供することができる。
また、前記金属ナノ粒子115…の直径が0.5nm以下である場合、メモリとして有効な量子井戸を形成できなくなるという欠点がある。
なお、本実施の形態において、前記電荷保持部104bは金属ナノ粒子を含んで形成されているとしたが、必ずしも金属ナノ粒子を含んで形成されている必要はなく、電荷トラップを多数有するシリコン窒化膜(Si3 N4 )やポリシリコン膜で形成されていてもよい。これらの材料は、従来のCVD(Chemical Vapor Deposition)法により容易に堆積することができる。
〔実施の形態2〕
本発明の他の実施の形態について、図15を用いて説明すれば、以下の通りである。
なお、本実施の形態において説明すること以外の構成は、前記実施の形態1と同じである。また、説明の便宜上、前記実施の形態1の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
本実施の形態の不揮発性半導体装置は、前記実施の形態1の不揮発性半導体装置の構成に加えて、前記段差表面領域を含むように半導体基板に形成されるオフセット領域の導電型が、前記ソース領域およびドレイン領域の導電型と等しく、かつ、前記オフセット領域の不純物濃度が、前記ソース領域およびドレイン領域の不純物濃度よりは低くなるように形成されている。すなわち、本実施の形態の不揮発性半導体装置の構造は、LDD(Lightly Doped Drain)構造となっている。前記オフセット領域は図15においては、オフセット領域116・116で示されている。
なお、本実施の形態は、上述した実施の形態1の製造方法において、ゲート電極108を形成した後、すなわち、サイドウォールスペーサ114・114を形成する前の工程で、P(リン)またはAs(砒素)を1×1012〜1×1013/cm3 程度で注入することにより実現することができる。
本実施の形態によれば、前記電荷保持部104aおよび電荷保持部104bに蓄積された電荷の多寡により、オフセット領域116・116における反転層の形成され易さを効果的に制御することができる。したがって、メモリ効果を大きくすることができる。
また、読出し時に反転層が形成され易いので、読出し速度を格段に向上させることが可能となる。
また、上記LDD構造により、読出し速度が速いだけでなく、低電圧で駆動電流の大きな不揮発性半導体装置を実現することができる。
〔実施の形態3〕
本発明のさらに他の実施の形態について、図15を用いて説明すれば、以下の通りである。
なお、本実施の形態において説明すること以外の構成は、前記実施の形態1と同じである。また、説明の便宜上、前記実施の形態1の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
本実施の形態の不揮発性半導体装置は、前記実施の形態1の不揮発性半導体装置の構成に加えて、前記段差表面領域を含むように半導体基板に形成されるオフセット領域の導電型が、前記ソース領域およびドレイン領域の導電型と異なり、かつ、前記オフセット領域の不純物濃度が、前記第1表面領域を含むように半導体基板に形成されるチャネル領域の不純物濃度よりは低くなるように形成されている。前記オフセット領域は図15において、オフセット領域116・116で示されている。
なお、本実施の形態は、前記実施の形態1の製造方法において、ゲート電極108を形成した後、すなわち、サイドウォールスペーサ114・114を形成する前の工程で、B(ホウ素)を1×1012〜1×1013/cm3 程度で注入することにより実現することができる。
本実施の形態によれば、ホットエレクトロン注入時に、ホットエレクトロンの発生率を低下させることが無い。つまり、前記チャネル領域とドレイン領域110との間に生じる空乏層のポテンシャルエネルギー差の増大により、ホットエレクトロンの発生効率の向上を図ることが可能となる。
また、前記電荷保持部104aおよび前記電荷保持部104bに蓄積された電荷の多寡により、オフセット領域116・116での反転層の形成され易さを効果的に制御することができ、メモリ効果を大きくすることができる。したがって、高速書込みを保持したまま、書込み時と消去時の電流量の差(メモリウィンドウ)の大きな不揮発性半導体装置を提供することができる。
〔実施の形態4〕
本発明のさらに他の実施の形態について、図16を用いて説明すれば、以下の通りである。なお、本実施の形態では、半導体基板としてはp型シリコン基板を、不揮発性半導体装置としては1素子2ビットの不揮発性半導体装置を例に挙げて説明する。
また、本実施の形態において説明すること以外の構成は、前記実施の形態1と同じである。
本実施の形態の不揮発性半導体装置は図16に示すように、p型半導体基板401と、ゲート絶縁膜403と、n型の導電型を有するソース領域408およびドレイン領域409と、電荷保持部406aおよび電荷保持部406bと、散逸防止絶縁膜405・405と、ゲート電極404と、サイドウォールスペーサ407・407とで主要部が構成されている。
p型半導体基板401の表面には段差が形成されており、基板裏面側を基準位置として第1の高さを有する第1表面領域411と、第1の高さよりも低い第2の高さを有する第2表面領域412・412と、これらを連結する段差表面領域413・413とから構成されている。
ここで、第1表面領域411と第2表面領域412・412との高低差は、好ましくは10nm〜100nmであり、第2表面領域412・412と段差表面領域413・413とのなす角度φは、好ましくは30°〜70°である。
また、p型半導体基板401においては、前記第2表面領域412・412の一方を含むようにソース領域408、および、前記第2表面領域412・412の他方を含むようにドレイン領域409がそれぞれ形成されている。また、前記ソース領域408およびドレイン領域409は、前記段差表面領域413・413の一部も含むように形成されている。
さらに、第1表面領域411上には例えば2nm〜7nmのゲート絶縁膜403が形成されており、前記ゲート絶縁膜403上にゲート電極404が形成されている。なお、ゲート絶縁膜403は前記第1表面領域411上にのみ形成されている。そして、前記ゲート電極404、前記段差表面領域413・413、および前記第2表面領域412・412上に跨って、例えば7nmの散逸防止絶縁膜405・405が形成されている。さらに、散逸防止絶縁膜405・405上には、電荷保持部406aおよび電荷保持部406bが形成されている。
さらに、ゲート電極404上の散逸防止絶縁膜405・405の側壁と電荷保持部406aおよび電荷保持部406bの側壁とには、例えば40nmの厚みを有するサイドウォールスペーサ407・407が形成されている。
ここで、本実施の形態の不揮発性半導体装置の動作原理は、前記実施の形態1と同じである。
本実施の形態においては、電荷保持部406aおよび電荷保持部406bは前記第1表面領域411の両側部に1箇所ずつ形成され、各々はゲート電極404によって、電気的に分離されている。すなわち、電荷保持部406aおよび電荷保持部406bの担うメモリ機能と、ゲート絶縁膜403の担うトランジスタ動作機能とは分離されている。そのため、各々の電荷保持部に蓄積された電荷が散逸し混ざり合って干渉することはなく、十分なメモリ機能を有しつつ、2ビット動作を保持したまま微細化することが容易となる。
また、電荷保持部406aおよび電荷保持部406bのp型半導体基板401における前記段差表面領域413・413と対向する面が、該段差表面領域413・413と平行に形成されている。これにより、電荷保持部406aおよび電荷保持部406bに蓄積された電荷の多寡の影響をオフセット領域全域に及ぼすことが可能であり、p型半導体基板401におけるオフセット領域での反転層の形成され易さを効果的に制御することが可能となる。
言い換えれば、電荷保持部406aまたは電荷保持部406bの一部分のみがp型半導体基板における段差表面領域413・413と平行である場合には、電荷保持部406aまたは電荷保持部406bが、前記段差表面領域413・413の表面の法線方向にどれだけ長く形成されていても、電荷保持部406aまたは電荷保持部406bに蓄積された電荷の発する電界を段差表面領域413・413に充分伝えることができない。それゆえ、電荷の多寡の影響をオフセット領域全域に及ぼすことができなくなる。
また、本実施の形態においては、電荷保持部406aおよび電荷保持部406bは、少なくともその一部が前記第2表面領域412・412の上方に形成されている。本構成により、前記電荷保持部406aおよび電荷保持部406bの蓄積した電荷の多寡による、トランジスタ読出し動作時の電流値の変化を格段に大きくすることができる。それによって、読出し速度も格段に向上するので、読出し速度の速い不揮発性半導体装置を提供することができる。
また、本実施の形態においては、上述したように、第1表面領域411と第2表面領域412・412との高低差は、好ましくは10nm〜100nmであり、第2表面領域412・412と段差表面領域413・413とのなす角度φは、好ましくは30°〜70°である。本構成により、ホットエレクトロンの注入効率のより一層の向上を図ることが可能となる。
すなわち、高低差が10nm以下であると、電荷保持部406aおよび電荷保持部406bのごく一部のみが該高低差に相当する部分に位置し、注入効率の向上を図ることが難しくなる場合がある。
一方、高低差が100nm以上であると、前記ソース領域408とドレイン領域409との間の長さであるゲート長が長くなる。これにより、前記電荷保持部406aおよび電荷保持部406bに電子が無い状態での電流値が小さくなり、前記電荷保持部406aおよび電荷保持部406bの電荷の多寡による電流値の変化を読出す速度が低下するおそれがある。また、ゲート長が長くなると、不揮発性半導体装置全体の小型化を阻害する場合がある。また、前記電荷保持部に蓄積された電荷の多寡を充分に閾値や読出し電流に反映させることが難しくなるおそれがある。
また、第2表面領域412・412と段差表面領域413・413とのなす角度φが30°以下であると、前記ソース領域408とドレイン領域409との間の長さであるゲート長が長くなる。これにより、前記電荷保持部406aおよび電荷保持部406bに電子が無い状態での電流値が小さくなり、前記電荷保持部406aおよび電荷保持部406bの電荷の多寡による電流値の変化を読出す速度が低下するおそれがある。また、ゲート長が長くなると、不揮発性半導体装置全体の小型化を阻害する場合がある。
一方、第2表面領域412・412と段差表面領域413・413とのなす角度が70°以上であると、データの読出し時にも関わらず、第1表面領域411に形成された、ソース領域408およびドレイン領域409に挟まれたチャネル領域内の電子が、前記電荷保持部406aおよび電荷保持部406bに注入される確率が高くなるおそれがある。これにより、書込み動作と読出し動作の区別が明確にできなくなる場合がある。
次に、上記のように構成された不揮発性半導体装置の製造工程について、図面を参照しながら詳細に説明する。
図17ないし図22は、本実施の形態に係る不揮発性半導体装置の製造時における各工程の状態を示す断面図である。
まず、図17に示すp型半導体基板401は、p型半導体領域を含む単結晶シリコンからなっている。当該p型半導体領域は、例えばB(ホウ素)が10〜20keV、5×1012〜5×1013/cm2 程度で注入しているものとする。
前記p型半導体基板401上に、まず、フォトリソグラフィ法によりパターニングされたレジスト膜402を形成する。
次に、図18に示すように、p型半導体基板401を、レジスト膜402をマスクとして用い、異方性エッチングする。これにより、p型半導体基板401の表面に、第1表面領域411と、第2表面領域412・412と、前記第1表面領域411と前記第2表面領域412・412とを連結する段差表面領域413・413とが形成される。このとき、第1表面領域411と第2表面領域412・412との高低差は、10nm〜100nmであることが好ましく、第2表面領域412・412と段差表面領域413・413とのなす角度φは、30°〜70°であることが好ましい。
次に、図19に示すように、レジスト膜402を除去し、約900℃の酸素雰囲気中でp型半導体基板401を熱酸化することにより、p型半導体基板401上に例えば10nmのゲート絶縁膜403を形成する。さらに、その上にゲート電極404となるポリシリコンを、CVD(Chemical Vapor Deposition;化学的気相成長)法により堆積する。
また、図20に示すように、ゲート電極404となるポリシリコンおよびゲート絶縁膜403を異方性エッチングする。重要な点は、前記ゲート電極404となるポリシリコンおよびゲート絶縁膜403は、前記第1表面領域411上にのみ残るようにエッチングされる点であり、前記第2表面領域412・412および前記段差表面領域413・413上に残渣が存在しないようにする。
次に、図21に示すように、900℃程度の酸素雰囲気で熱酸化することにより、ゲート絶縁膜403上およびゲート電極404となるポリシリコンの側壁部に、散逸防止絶縁膜405を形成する。その後、さらに、約900℃の酸素雰囲気中で熱酸化することにより、散逸防止絶縁膜405上に電荷保持膜406となる熱酸化膜を形成する。なお、散逸防止絶縁膜405および電荷保持膜406となる熱酸化膜は、同時に形成してもよい。そして、電荷保持膜406となる熱酸化膜上から負イオン注入を行い、例えば、金属イオンであるAu、Ag、Cu、Pt、Co、Wなどや、半導体系イオンであるSi、Geなどを負イオンとして注入する。注入エネルギーは1〜20keV程度、注入濃度は1×1014〜5×1016/cm2 程度である。
ここで重要なのは、前記ゲート絶縁膜403中には負イオンを注入しないため、本トランジスタのゲート絶縁膜403への各種トラップの生成は殆ど無いことである。そのため、前記熱酸化膜が電荷保持膜406として機能することとなる。
また、負イオン注入の特徴は、ほぼ無帯電状態で前記熱酸化膜中にイオン注入することができる点であり、電荷保持膜406の電気的絶縁破壊および前記不揮発性半導体装置のトランジスタ動作に関わる閾値変動を格段に抑制することが可能である。例えば、本実施の形態に示した不揮発性半導体装置を他のLSI(Large Scale Integrated circuit)におけるロジック素子と混載する際には、他のMOS(Metal Oxide Semiconductor)トランジスタなどの電気的絶縁破壊および前記不揮発性半導体装置のトランジスタ動作に関わる閾値変動を格段に抑制することが可能となる。
次に、図22に示すように、酸化膜を堆積し、エッチバックすることにより、例えば40nmの厚さを有するサイドウォールスペーサ407・407を形成する。その後、前記ソース領域408、ドレイン領域409およびゲート電極404に導電性を与えるために、例えばP(リン)を20〜40keV、1×1015〜1×1016/cm2 程度で注入する。この注入方法としては、ソース領域およびドレイン領域を形成するための、公知のイオン注入技術を用いると良い。
さらに、活性化アニールを800〜950℃の温度下で10〜60分程度行い、ゲート電極404、ソース領域408およびドレイン領域409を形成する。このとき、与えられた熱により、電荷保持部406aおよび電荷保持部406bに負イオン注入された金属イオンまたは半導体系イオンは自己凝縮を行い、ナノメートルオーダー(10−9m程度)の金属ナノ粒子115…が形成される。
ここで、上記活性化アニール温度が低い場合、例えば500℃以下の場合、金属イオン同士が凝集しようとする力が強くなる。これにより、金属ナノ粒子は等方的な球形ではなく、歪んだ粒塊のような形状になる。そのため、メモリ効果のばらつきが大きくなり、安定した動作を得ることが難しくなる。
また、上記活性化アニール温度が高い場合、例えば1000℃以上の場合、金属イオンは大きな熱エネルギーを得て拡散する。これにより、非常に体積密度の小さな金属ナノ粒子しか形成されず、メモリ効果が小さくなるという欠点がある。
上記金属ナノ粒子115…の粒径および単位体積あたりの個数密度は、電荷保持部406aおよび電荷保持部406b内に注入する負イオンの濃度、加熱温度および加熱時間によって制御することが可能である。また、前記金属ナノ粒子115…の平均粒子径は、0.5〜20nmであることが好ましい。
金属ナノ粒子の目的は、本発明の構成において発生したホットエレクトロンを蓄積することである。前記金属ナノ粒子115…とそれを包む絶縁体との仕事関数差は、数eVであるため、従来、絶縁体として使用されている材料(ポリシリコンやシリコン窒化膜)よりも格段に大きく、一旦、前記金属ナノ粒子115…に注入された電荷は仕事関数差に相当するポテンシャル壁を透過または飛び越えることができない。特に、この効果が顕著になるのは前記金属ナノ粒子115…の直径が20nm以下のときであって、サイズ縮小効果によって発生した量子準位にトラップされた電荷は、安定状態を保ち、温度揺らぎなどの外的要因によって散逸することがない。したがって、金属ナノ粒子を用いることにより、記憶保持効率の良い不揮発性半導体装置を提供することができる。
また、前記金属ナノ粒子115…の直径が0.5nm以下である場合、メモリとして有効な量子井戸を形成できなくなるという欠点がある。
なお、前記電荷保持部104aおよび電荷保持部104bは必ずしも、金属ナノ粒子を含んで形成されている必要はなく、電荷トラップを多数有するシリコン窒化膜(Si3 N4 )やポリシリコン膜で形成されていてもよい。これらの材料は、従来のCVD法により容易に堆積することができる。
なお、上述した各実施形態では、基板として、p型シリコン基板を例に挙げて説明したが、必ずしもp型シリコン基板を用いる必要はなく、n型シリコン基板を用いてもよい。
また、不揮発性半導体装置として、1素子2ビットの不揮発性半導体装置を例に挙げて説明したが、必ずしも1素子2ビットの不揮発性半導体装置である必要はなく、電荷保持部を一つだけ備え、ソース領域およびドレイン領域の何れか一方が前記第2表面領域を含むように半導体基板に形成される1素子1ビットの不揮発性半導体装置であってもよい。または、不揮発性半導体装置を1ユニットとして、該ユニットを複数備えている不揮発性半導体装置、すなわち、複数個の不揮発性半導体素子からなる複数ビットの不揮発性半導体装置であってもよい。
また、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。